CN111383696A - 嵌入式快闪存储单元数据读取电路 - Google Patents

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Abstract

本申请涉及存储器技术领域，具体涉及一种嵌入式快闪存储单元数据读取电路。包括：开关电路、电流钳位电路、电流镜像电路、参考电流源、预充电电路和比较电路；开关电路包括传输门，传输门的一传输端通过位线连接嵌入式快闪存储单元的漏极，传输门的另一端连接电流钳位电路的检测端；传输门在第一控制端接收到第一开关控制电压，和/或第二控制端接收到第二开关控制电压时导通；电流钳位电路的响应端连接数据节点；电流镜像电路连接参考电流源和数据节点；预充电电路的输出端连接数据节点；比较电路的一输入端连接数据节点，另一输入端连接参考电压。本申请通过其电路结构能够解决相关技术中因开关控制电压过小而使得开关电路无法正常连通的问题。

Description

嵌入式快闪存储单元数据读取电路
技术领域
本申请涉及存储器技术领域，具体涉及一种嵌入式快闪存储单元数据读取电路。
背景技术
嵌入式快闪存储单元(EmbeddedFlash，eflash)，以其低成本、低功耗、存取速度快等性能优势，已经在非易失存储器领域占据越来越重要的地位。随着科技的发展，数据存储介质应用也由一些传统的非易失存储器专向闪存型存储器，以闪存为主要存储介质的大容量固态存储设备已经成为当今数据存储的主流方案之一。
通常，快闪存储单元包括浮栅结构，通过向快闪存储单元中的控制栅极、中间电极和源极施加不同的操作电压，实现对快闪存储单元的读操作、写操作以及擦除操作。快闪存储单元中的存储内容取决于浮栅结构存储电子的状态，若浮栅结构为没有电子的状态，则快闪存储单元中的数据为1，若浮动栅为有电子的状态，则快闪存储单元中的数据为0。
在读取快闪存储单元中的数据时，通过字线(WordLine,WL)向快闪存储单元的中间电极施加第一读取电压，通过位线BL向漏极施加第二读取电压，当快闪存储单元存储数据为1(即浮动栅为没有电子的状态)，则快闪存储单元的源极和漏极之间由于大量电子移动会产生较大电流；当快闪存储单元存储数据为0(即浮动栅为有电子的状态)，由于浮动栅结构中的电子会吸收施加在中间电极上的电压，使得漏源沟道中传导的电子减少，从而产生的电流较小。通过判断上述流过快闪存储单元中电流的大小，进而能够判断出快闪存储单元中存储的数据。
在相关技术中，用于读取快闪存储单元数据的读取电路包括：开关模块、参考电流源模块和电压比较模块，开关模块的一端连接快闪存储单元，另一端与参考电流源模块连接形成数据节点，电压比较模块的其中一输入端连接数据节点。在读取数据操作时，开关模块为导通状态，参考电流源模块提供的参考电流源与快闪存储单元中的电流进行比较，根据比较结果对数据节点进行充电或放电，以升高或降低数据节点的电压，电压比较模块判断数据节点的电压并输出判断结果。
然而，对于55nm工艺中的eflash，其核心器件电压为1.2V+/-10％，对于高阈值N沟道的阈值电压在最坏情况下为0.6V。在传统读取电路工作以进行读操作时，需要通过对开关模块施加开关控制电压(VDD)以使开关模块导通，从而向位线BL传送0.6V的电压，当开关控制电压小于1.2V，例如开关控制电压为1.05V时，则开关模块无法导通，即无法向位线(BitLine，BL)传送0.6V的电压，从而读取电路失效。
发明内容
本申请提供了一种嵌入式快闪存储单元数据读取电路，可以解决相关技术中因开关控制电压过小而使得开关电路无法正常连通的问题。
本申请提供一种嵌入式快闪存储单元数据读取电路，包括：
开关电路，所述开关电路包括传输门，所述传输门的一传输端通过位线连接所述嵌入式快闪存储单元的漏极，所述传输门的另一端连接所述电流钳位电路的检测端；所述传输门在其第一控制端接收到第一开关控制电压，和/或第二控制端接收到第二开关控制电压时导通；
电流钳位电路，所述电流钳位电路的响应端连接数据节点；
电流镜像电路，所述电流镜像电路连接所述参考电流源和数据节点，用于对所述参考电流源进行镜像输出；
预充电电路，所述预充电电路的输出端连接所述数据节点，用于在接收到预充电信号时能对所述数据节点充电至预充电电压；
比较电路，所述比较电路的一输入端连接所述数据节点，另一输入端连接参考电压，用于在接收到第二使能信号时，对所述参考电压和所述数据节点的电压进行比较，根据比较结果输出所述嵌入式快闪存储单元存储的数据。
可选的，所述第一开关控制电压为高电平，所述第二开关控制电压为低电平。
可选的，还包括第二开关控制电压产生模块，所述第二开关控制电压产生模块用于输出所述第二开关控制电压；
所述第二开关控制电压产生模块包括第四电阻，所述第四电阻的一端连接所述第一开关控制电压，所述第四电阻的另一端连接第五电阻的一端，所述第五电阻的另一端连接第六电阻的一端，所述第六电阻的另一端连接第七电阻的一端，所述第七电阻的另一端连接第一电容的一端，所述第一电容接地；
所述第六电阻和第七电阻相连的节点连接第二比较器的一输入端，所述第二比较器的另一输入端连接地端，所述第二比较器的输出端连接第二反相器的输入端，所述第二反相器的输出端连接负电荷泵的使能端，所述负电荷泵带的输出端连接所述第七电阻的另一端；所述第七电阻与所述第一电容相连的节点为所述第二开关控制电压产生模块的输出节点。
可选的，所述传输门包括第一NMOS管和第一PMOS管，所述第一NMOS管的源极与所述第一PMOS管的源极相连形成所述传输门的一传输端，所述第一NMOS管的漏极与所述第一PMOS管的漏极相连形成所述传输门的另一传输端，所述第一NMOS管的栅极为所述传输门的第一控制端，所述第一PMOS管的栅极为所述传输门的第二控制端。
可选的，所述数据节点和地线之间连接等效位线电容。
可选的，所述电流钳位电路包括第二NMOS管和第一反相器，所述第一反相器的输入端与所述第二NMOS管的源极形成所述电流钳位电路的检测端，所述第一反相器的输出端连接所述第二NMOS管的栅极，所述第二NMOS管的漏极为所述电流钳位电路的响应端。
可选的，所述电流镜像电路包括：第二PMOS管和第三PMOS管，所述第二PMOS管的栅极与所述第三PMOS管的栅极相连，所述第二PMOS管的源极和第三PMOS管的源极均连接电源电压，所述第二PMOS管的漏极与所述第二PMOS管的栅极短接，并且所述第二PMOS管的漏极连接所述参考电流源的一端，所述第三PMOS管的漏极为所述电流镜像电路的输出端，所述电流镜像电路的输出端连接所述数据节点。
可选的，所述预充电电路包括第四PMOS管，所述第四PMOS管的源极连接预充电电压，所述第四PMOS管的栅极用于接收所述预充电信号，所述第四PMOS管的漏极为所述预充电电路的输出端。
可选的，所述比较电路包括第一比较器、第一缓冲器和第二缓冲器，所述第一比较器的反相输入端连接所述数据节点，所述第一比较器的正相输入端连接参考电压，所述第一比较器的输出端依次连接第一缓冲器和第二缓冲器，所述第二缓冲器的输出端为所述读取电路的输出端。
本申请技术方案，至少包括如下优点：在数据读取电路工作时，通过第一开关控制电压和/或第二开关控制电压输入对应的控制端均能够使得在准备阶段后所述数据节点能够与位线通过所述开关电路正常连通，从而避免因开关控制电压过小而使得开关电路无法正常连通的问题，保证读取电路所读取数据的可靠性，更为适用于55nm工艺中的eflash。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个示例性实施例提供的嵌入式快闪存储单元数据读取电路的电路图；
图2是本申请一个示例性实施例提供的第二开关控制电压产生模块的电路图；
图3是本申请一个示例性实施例提供的第四开关控制电压产生模块的电路图；
图4是本申请一个示例性实施例提供的导通状态的传输门示意图；
图5是本申请一个示例性实施例提供的断开状态的传输门示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图1，其示出了本申请一个示例性实施例提供的嵌入式快闪存储单元数据读取电路的电路图；参考图2，其示出了本申请一个示例性实施例提供的第二开关控制电压产生模块的电路图；参考图4，本申请一个示例性实施例提供的导通状态的传输门示意图。
如图1所示，该数据读取电路用于读取嵌入式快闪存储单元Cell中存储的数据，该嵌入式快闪存储单元Cell存储的数据为1或0，嵌入式快闪存储单元Cell的中间电极连接到字线WL，嵌入式快闪存储单元Cell的漏极连接到位线BL，嵌入式快闪存储单元Cell的源极接地，该数据读取电路包括：
开关电路100，开关电路100包括一传输门。如图2和图4所示，传输门的一传输端通过位线BL连接嵌入式快闪存储单元的漏极，传输门的另一端连接电流钳位电路200的检测端；传输门在第一控制端接收到第一开关控制电压Y1，和/或，第二控制端接收到第二开关控制电压Y2时导通。第二开关控制电压Y2产生模块用于输出第二开关控制电压Y2，可选的，第一开关控制电压Y1为高电平，第二开关控制电压Y2为低电平；可选的，第二开关控制电压Y2是第一开关控制电压Y1的负三分之一。
可选地，第二开关控制电压Y2产生模块包括第四电阻R4，第四电阻R4的一端连接第一开关控制电压Y1，第四电阻R4的另一端连接第五电阻R5的一端，第五电阻R5的另一端连接第六电阻R6的一端，第六电阻R6的另一端连接第七电阻R7的一端，第七电阻R7的另一端连接第一电容C1的一端，第一电容C1接地；第六电阻R6和第七电阻R7相连的节点连接第二比较器COMP2的一输入端，第二比较器COMP2的另一输入端连接地端GND，第二比较器COMP2的输出端连接第二反相器INV2的输入端，第二反相器INV2的输出端连接负电荷泵的使能端，负电荷泵的输出端连接第七电阻R7的另一端；第七电阻R7与第一电容C1相连的节点为第二开关控制电压Y2产生模块的输出节点。
以传输门包括第一NMOS管N1和第一PMOS管P1为例，第一NMOS管N1的源极与第一PMOS管P1的源极相连形成传输门的一传输端，第一NMOS管N1的漏极与第一PMOS管P1的漏极相连形成传输门的另一传输端，第一NMOS管N1的栅极为传输门的第一控制端，第一PMOS管P1的栅极为传输门的第二控制端；第一开关控制电压Y1为高电平时，优选VDD，则第一NMOS管N1导通，当第二开关控制电压Y2为低电平时，优选-1/3VDD，则第一PMOS管P1导通。从而使得当第一开关控制电压Y1较低使得第一NMOS管N1在准备阶段无法导通，仍可以通过施加在第一PMOS管P1上的第二开关控制电压Y2使得第一PMOS管P1导通，进而能够使得在准备阶段后数据节点E能够与位线BL通过开关电路100正常连通。其中，高电平为施加在对应MOS管栅极，大于该MOS管的阈值电压，且使得该MOS管导通的电压；低电平为施加在对应MOS管栅极，小于该MOS管的阈值电压，且使得该MOS管截止的电压。
电流钳位电路200，电流钳位电路200的响应端连接数据节点E。可选的，电流钳位电路200包括第二NMOS管N2和第一反相器INV1，第一反相器INV1的输入端与第二NMOS管N2的源极形成电流钳位电路200的检测端，第一反相器INV1的输出端连接第二NMOS管N2的栅极，第二反相的使能端用于接收第一使能信号SEN1，第二NMOS管N2的漏极为电流钳位电路200的响应端。
电流镜像电路300，电流镜像电路300连接参考电流源(Irefcell)和数据节点E，用于对参考电流源(Irefcell)进行镜像输出；可选的，电流镜像电路300包括：第二PMOS管P2和第三PMOS管P3，第二PMOS管P2的栅极与第三PMOS管P3的栅极相连，第二PMOS管P2的源极和第三PMOS管P3的源极均连接电源电压VDD，第二PMOS管P2的漏极与第二PMOS管P2的栅极短接，并且第二PMOS管P2的漏极连接参考电流源(Irefcell)的一端，参考电流源(Irefcell)的另一端接地，第三PMOS管P3的漏极为电流镜像电路300的输出端，电流镜像电路300的输出端连接数据节点E，电流镜像电路300能够镜像输出的镜像电流为参考电流源(Irefcell)产生电流的30％。
预充电电路400，预充电电路400的输入端连接预充电电压VDD，预充电电路400的输出端连接数据节点E，用于在接收到预充电信号Precharge-enb时能对数据节点E充电至预充电电压；可选的，预充电电路400包括第四PMOS管P4，第四PMOS管P4的源极连接预充电电压VDD，第四PMOS管P4的栅极用于接收预充电信号Precharge-enb，第四PMOS管P4的漏极为预充电电路400的输出端。
比较电路500，比较电路500的一输入端连接数据节点E，另一输入端连接参考电压Vref，用于在接收到第二使能信号SEN2时，对参考电压Vref和数据节点E的电压进行比较，根据比较结果输出嵌入式快闪存储单元存储的数据。可选的，比较电路500包括第一比较器Cmop1、第一缓冲器U1和第二缓冲器U2，第一比较器Cmop1的反相输入端连接数据节点E，第一比较器Cmop1的正相输入端连接参考电压Vref，第一比较器Cmop1的输出端依次连接第一缓冲器U1和第二缓冲器U2，第二缓冲器U2的输出端为读取电路的输出端。
数据节点和地线之间连接等效位线电容Cb。
本实施例在进行读操作时可包括依次进行的以下阶段：
1.准备阶段：施加第一开关控制电压Y1至传输门的第一控制端，施加第二开关控制电压Y2至传输门的第二控制端，第二开关控制电压Y2为第一开关控制电压Y1的正三分之二，使得传输门导通。由于第一控制端为第一NMOS管N1的栅极，第二控制端为第一PMOS管P1的栅极，第一开关控制电压Y1的高电平。在传输门导通后，数据节点E与位线BL连通。
由于在准备阶段，向开关电路100传输门的第一控制端和第二控制端分别施加高电平的第一开关控制电压Y1和低电平的第二开关控制电压Y2。以传输门包括第一NMOS管N1和第一PMOS管P1为例，在准备阶段，高电平的第一开关控制电压Y1连接第一NMOS管N1的栅极，低电平的第二开关控制电压Y2连接第一PMOS管P1的栅极，即使当第一开关控制电压Y1较低使得第一NMOS管N1在准备阶段无法导通，仍可以通过施加在第一PMOS管P1上的第二开关控制电压Y2使得第一PMOS管P1导通，进而能够使得在准备阶段后数据节点E能够与位线BL通过开关电路100正常连通。
2.预充电阶段：施加预充电信号Precharge-enb至预充电电路400，将数据节点E充电至预充电电压。以预充电单元包括第四PMOS管P4为例，第四PMOS管P4为低电平，控制第四PMOS管P4导通，预充电电源通过第四PMOS管P4对数据节点E充电，数据节点E的电压不断升高，直到达到稳定。由于在预充阶段时与位线BL连通的数据节点E电压不断升高直到稳定，从而位线BL上的电压与数据节点E的电压变化一致。
3.读取阶段：通过字线WL向快闪存储单元的中间电极施加第一读取电压，由于位线BL施加了第二读取电压，以电流钳位电路200包括第二NMOS管N2和第一反相器INV1，电流镜像电路300用于镜像输出30％的参考电流源(Irefcell)为例，流过第二NMOS管N2的电流被钳位在与快闪存储单元的电流相等，电流镜像电路300输出的镜像电流与快闪存储单元的电流进行比较，根据比较结果对数据节点E进行充电或放电；对比较电路500的使能端施加使能信号，使得比较电路500对参考电压Vref和数据节点E的电压进行比较，根据比较结果输出嵌入式快闪存储单元存储的数据。
当快闪存储单元存储数据为1时，在读取阶段，快闪存储单元的源极和漏极之间由于大量电子移动会产生相对于镜像电流较大电流，从而对数据节点E进行放电，数据节点E的电压不断下降，直至下降至传输门截止，经过比较电路500判断反相输入端电压小于正相输入端电压，则输出高电平，从而实现读“1”。
当快闪存储单元存储数据为0时，在读取阶段，快闪存储单元的漏源沟道完全关闭，读到位线BL上的电流接近于0。因此，在快闪存储单元存储数据为0时，数据节点E的电压保持不变，仍为预充电电压，经过比较电路500判断反相输入端电压大于正相输入端电压，则输出低电平，从而实现读“0”。
参照图1，在上述实施例的基础上，本实施例提供了另一种嵌入式快闪存储单元数据读取电路，对于开关电路100的传输门，在本实施例中包括两个，分别为第一传输门TG1和第二传输门TG2，两个传输门与上述实施例中的传输门的结构相同，均包括第一NMOS管N1和第一PMOS管P1，第一NMOS管N1的源极与第一PMOS管P1的源极相连形成传输门的一传输端，第一NMOS管N1的漏极与第一PMOS管P1的漏极相连形成传输门的另一传输端，第一NMOS管N1的栅极为传输门的第一控制端，第一PMOS管P1的栅极为传输门的第二控制端；第一传输门TG1的一传输端连接电流钳位电路200的检测端，第一传输门TG1的另一传输端连接第二传输门TG2的一传输端，第二传输门TG2的另一传输端通过位线BL连接嵌入式快闪存储单元的漏极。
数据节点和地线之间连接等效位线电容Cb。
本实施例在进行读操作可参考上述实施例，在此不做赘述。
对于上述实施例，在数据读取电路不工作时，开关电路断路。参照图3和图5，其分别示出了本申请一个示例性实施例提供的第四开关控制电压产生模块的电路图，和本申请一个示例性实施例提供的断开状态的传输门示意图。如图3和图5所示，在传输门的第一控制端接收到第三开关控制电压Y3，第二控制端接收到第四开关控制电压Y4时截止，第四开关控制电压Y4产生模块用于输出第四开关控制电压Y4；可选的，第四开关控制电压Y4产生模块包括第一电阻R1，第一电阻R1的一端连接第一开关控制电压Y1，第一电阻R1的另一端连接第二电阻R2的一端，第二电阻R2的另一端连接第三电阻R3的一端，第三电阻R3的另一端接地；第一电阻R1与第二电阻R2相连的节点为第四开关控制电压Y4产生模块的输出节点，第二电容C2的一端连接第四开关控制电压Y4产生模块的输出节点，第二电容C2的另一端接地。
以传输门包括第一NMOS管N1和第一PMOS管P1为例，第一NMOS管N1的源极与第一PMOS管P1的源极相连形成传输门的一传输端，第一NMOS管N1的漏极与第一PMOS管P1的漏极相连形成传输门的另一传输端，第一NMOS管N1的栅极为传输门的第一控制端，第一PMOS管P1的栅极为传输门的第二控制端；第四开关控制电压Y4是第一开关控制电压Y1的正三分之二；第三开关控制电压Y3为低电平，优选OV，第四开关控制电压Y4为高电平优选2/3VDD。
从而使得当第三开关控制电压Y3输入第一控制端，则第一NMOS管N1截止，且当第四开关控制电压Y4输入第二控制端，则第一PMOS管P1截止，则传输门断开。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (9)

1.一种嵌入式快闪存储单元数据读取电路，其特征在于，包括：
开关电路，所述开关电路包括传输门，所述传输门的一传输端通过位线连接所述嵌入式快闪存储单元的漏极，所述传输门的另一端连接所述电流钳位电路的检测端，所述传输门在第一控制端接收到第一开关控制电压，和/或，在第二控制端接收到第二开关控制电压时导通；
电流钳位电路，所述电流钳位电路的响应端连接数据节点；
电流镜像电路，所述电流镜像电路连接所述嵌入式快闪存储单元数据读取电路的参考电流源和数据节点，用于对所述参考电流源进行镜像输出；
预充电电路，所述预充电电路的输出端连接所述数据节点，用于在接收到预充电信号时能对所述数据节点充电至预充电电压；
比较电路，所述比较电路的一输入端连接所述数据节点，另一输入端连接参考电压，用于在接收到第二使能信号时，对所述参考电压和所述数据节点的电压进行比较，根据比较结果输出所述嵌入式快闪存储单元存储的数据。
2.根据权利要求1所述的嵌入式快闪存储单元数据读取电路，其特征在于，所述第一开关控制电压为高电平，所述第二开关控制电压为低电平。
3.根据权利要求2所述的嵌入式快闪存储单元数据读取电路，其特征在于，还包括第二开关控制电压产生模块，所述第二开关控制电压产生模块用于输出所述第二开关控制电压；
所述第二开关控制电压产生模块包括第四电阻，所述第四电阻的一端连接所述第一开关控制电压，所述第四电阻的另一端连接第五电阻的一端，所述第五电阻的另一端连接第六电阻的一端，所述第六电阻的另一端连接第七电阻的一端，所述第七电阻的另一端连接第一电容的一端，所述第一电容接地；
所述第六电阻和第七电阻相连的节点连接第二比较器的一输入端，所述第二比较器的另一输入端连接地端，所述第二比较器的输出端连接第二反相器的输入端，所述第二反相器的输出端连接负电荷泵的使能端，所述负电荷泵带的输出端连接所述第七电阻的另一端；所述第七电阻与所述第一电容相连的节点为所述第二开关控制电压产生模块的输出节点。
4.根据权利要求1所述的嵌入式快闪存储单元数据读取电路，其特征在于，所述传输门包括第一NMOS管和第一PMOS管，所述第一NMOS管的源极与所述第一PMOS管的源极相连形成所述传输门的一传输端，所述第一NMOS管的漏极与所述第一PMOS管的漏极相连形成所述传输门的另一传输端，所述第一NMOS管的栅极为所述传输门的第一控制端，所述第一PMOS管的栅极为所述传输门的第二控制端。
5.根据权利要求1所述的嵌入式快闪存储单元数据读取电路，其特征在于，所述数据节点和地线之间连接等效位线电容。
6.根据权利要求1所述的嵌入式快闪存储单元数据读取电路，其特征在于，所述电流钳位电路包括第二NMOS管和第一反相器，所述第一反相器的输入端与所述第二NMOS管的源极形成所述电流钳位电路的检测端，所述第一反相器的输出端连接所述第二NMOS管的栅极，所述第二NMOS管的漏极为所述电流钳位电路的响应端。
7.根据权利要求1所述的嵌入式快闪存储单元数据读取电路，其特征在于，所述电流镜像电路包括：第二PMOS管和第三PMOS管，所述第二PMOS管的栅极与所述第三PMOS管的栅极相连，所述第二PMOS管的源极和第三PMOS管的源极均连接电源电压，所述第二PMOS管的漏极与所述第二PMOS管的栅极短接，并且所述第二PMOS管的漏极连接所述参考电流源的一端，所述第三PMOS管的漏极为所述电流镜像电路的输出端，所述电流镜像电路的输出端连接所述数据节点。
8.根据权利要求1所述的嵌入式快闪存储单元数据读取电路，其特征在于，所述预充电电路包括第四PMOS管，所述第四PMOS管的源极连接预充电电压，所述第四PMOS管的栅极用于接收所述预充电信号，所述第四PMOS管的漏极为所述预充电电路的输出端。
9.根据权利要求1所述的嵌入式快闪存储单元数据读取电路，其特征在于，所述比较电路包括第一比较器、第一缓冲器和第二缓冲器，所述第一比较器的反相输入端连接所述数据节点，所述第一比较器的正相输入端连接参考电压，所述第一比较器的输出端依次连接第一缓冲器和第二缓冲器，所述第二缓冲器的输出端为所述读取电路的输出端。
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