CN111354632A - 一种碳化硅元器件的掺杂方法及其制备方式 - Google Patents
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Abstract
本发明公开了一种碳化硅元器件的掺杂方法及其制备方式，包括以下步骤：S1、提供半导体衬底,并对所述半导体衬底进行预处理，S2、于预处理后的所述半导体衬底表面生长外延层并于所述外延层外表面淀积一定厚度二氧化硅掩膜，S3、对所述二氧化硅掩膜进行刻蚀并形成具有预设深宽比的沟槽，使需要掺杂的区域暴露出来，S4、对暴露出来的掺杂区域用铝离子及氮离子进行N次离子注入掺杂，本发明可根据不同的离子注入能量和不同的离子注入剂量，选择不同的注入温度，多次注入后形成均匀的注入结构，减少离子注入损伤，提高注入离子的激活率。
Description
技术领域
本发明属于半导体元器件技术领域，具体涉及一种碳化硅元器件的掺杂方法及其制备方式。
背景技术
碳化硅材料具有优良的物理和电学特性，以其宽的禁带宽度、高的热导率、大的饱和漂移速度和高的临界击穿电场等独特优点，成为制作大功率、高频、耐高温、抗辐射器件的理想半导体材料。碳化硅电力电子器件的击穿电压可达到硅器件的十倍，而导通电阻仅为硅器件的数十分之一，开关速度快，热导率高，电能转换损耗小，散热系统简单，最终使整个系统的体积和重量显著降低。用SiC材料制备的电力电子器件已成为目前半导体领域的热点器件和前沿研究领域之一，是电力电子技术最为重要的发展方向，在军事和民事领域具有重要的应用前景。
由于SiC原子结构中C-Si键键能较高，杂质扩散所要求的温度(>1800℃)大大超过标准器件工艺的条件，传统的扩散掺杂工艺已经不能用于SiC的掺杂，离子注入技术成为了目前唯一适合于SiC材料的选择性掺杂技术，是pin二极管、JBS、MOSFET、JFET及IGBT等器件制备以及结终端保护工艺中形成P型SiC的有效手段。由于SiC比Si具有更大的密度，在同能量注入下，离子在SiC中能形成的注入深度会更小。如果注入离子在SiC材料中达到较深的注入区域，其注入能量可能需要达到MeV级别，然而高能量的离子注入会在注入区域的材料表面造成严重的损伤，并且注入的离子激活率低。
发明内容
本发明的目的在于提供一种碳化硅元器件的掺杂方法及其制备方式，以解决上述的技术问题。
为实现上述目的，本发明提供如下技术方案：一种碳化硅元器件的掺杂方法及其制备方式，包括以下步骤：
S1、提供半导体衬底,并对所述半导体衬底进行预处理；
S2、于预处理后的所述半导体衬底表面生长外延层并于所述外延层外表面淀积一定厚度二氧化硅掩膜；
S3、对所述二氧化硅掩膜进行刻蚀并形成具有预设深宽比的沟槽，使需要掺杂的区域暴露出来；
S4、对暴露出来的掺杂区域用铝离子及氮离子进行N次离子注入掺杂；
S5、于所述半导体衬底顶层表面沉积碳化硅层或石墨层；
S6、将完成上述步骤后的所述半导体衬底于缺氧条件下进行高温退火，激活所有注入杂质；
S7、对高温退火后的半导体衬底外表面进行溅射金属掩模，并利用金属掩模进行金属侵蚀，形成金属垫层和连线；
S8、将完成金属侵蚀后获得的半导体衬底整个表面沉积一层二氧化硅钝化层。
优选的，所述步骤S1中预处理为用保护蜡对所述半导体衬底进行保护，并从所述半导体衬底底部进行研磨减薄，并对所得结构进行清洗。
优选的，所述步骤S2中二氧化硅掩膜的淀积采用LPCVD法，使用TEOS(正硅酸乙脂）在500℃-900℃，30Pa-70Pa的条件下热分解制得。
优选的，所述步骤S3中，沟槽深度超过外延层底部并与所述半导体衬底连接，所述沟槽为V型沟槽，且所述V型沟槽的深宽比不大于1；
所述沟槽采用激光切割法、机械切割法或干法刻蚀法制作。
优选的，所述步骤S4中所述离子注入掺杂为N次不同剂量和能量注入的组合,且所述N≥2，实现高浓度掺杂。
优选的，所述步骤S4中离子注入能量≥10Kev，且离子注入能量≤800Kev，所述离子注入总剂量大于1e13cm-2。
优选的，所述步骤S6中，激活退火温度≥600℃，且激活退火温度≤1800℃；
所述退火时间≥30分钟，且所述退火时间≤500分钟，退火环境为Ar、N2或真空。
优选的，所述步骤S7中，金属掩模为一层金属或多层金属，且所述金属掩模的材料为Ti、TiW、Cu、Cr 、Pt、Ag、Au或 Ni。
本发明的技术效果和优点：该碳化硅元器件的掺杂方法及其制备方式：
1、可根据不同的离子注入能量和不同的离子注入剂量，选择不同的注入温度，多次注入后形成均匀的注入结构，减少离子注入损伤，提高注入离子的激活率，规避了单一注入方式的弊端，使注入的离子的分布得到有效控制，提升碳化硅器件的整体性能，并且通过采用多次分能量级别注入的方式可以实现较深的注入掺杂；
2、通过二氧化硅 掩膜的淀积，能减少离子注入对半导体衬底表面造成的损伤，并能使半导体衬底纵向注入浓度在整个注入深度有比较均一的矩形布；
3、通过在高温退火处理前，在半导体衬底顶层表面沉积碳化硅层或石墨层，可以起到保护的作用，可以防止表面的原有原子蒸发。
附图说明
图1为本发明的流程图。
具体实施方式
下面将结合本发明实施例中的附图1，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了如图1中所示的一种碳化硅元器件的掺杂方法及其制备方式，包括以下步骤：
S1、提供半导体衬底,并对所述半导体衬底进行预处理，在对所述半导体衬底进行预处理之前先采用保护蜡对所述半导体衬底进行保护，并从所述半导体衬底底部进行研磨减薄，并对所得半导体衬底结构依次用内酮、甲醇、去离子水进行洗净。
所述半导体衬底的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本发明中，所述半导体衬底为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，可以节约生产成本。
S2、于预处理后的所述半导体衬底表面生长外延层并于所述外延层外表面淀积一定厚度二氧化硅掩膜；
所述外延层通过同质外延形成，即外延层的材料与所述半导体衬底的材料相同，在本发明中，半导体衬底为硅衬底，所述外延层的材料也为硅。
二氧化硅掩膜的存在不仅能减少离子注入对半导体衬底表面造成的损伤，并能使半导体衬底纵向注入浓度在整个注入深度有比较均一的矩形分布。
二氧化硅掩膜的淀积采用LPCVD法，LPCVD法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流；
通过将TEOS(正硅酸乙脂）在500℃-900℃，30Pa-70Pa的条件下热分解制得，TEOS学名正硅酸乙脂，又称四乙氧基硅烷，常温下为无色液体， TEOS的流量可由TEOS源瓶的温度来控制。
化学气相反应可以概括描述为：
S3、对所述二氧化硅掩膜进行刻蚀并形成具有预设深宽比的沟槽，使需要掺杂的区域暴露出来，通过在二氧化硅掩膜上覆盖光刻胶层并在光刻胶层设置有个相互平行的条状图形，使光刻胶层将二氧化硅掩膜部分露出，并对露出区域进行刻蚀，使形成沟槽。
S4、对暴露出来的掺杂区域用铝离子及氮离子进行N次离子注入掺杂；
S5、于所述半导体衬底顶层表面沉积碳化硅层或石墨层，半导体衬底顶层表面沉积的碳化硅层或石墨层可填满沟槽顶部开口，之后，对所述半导体衬底进行平坦化处理，使得所述碳化硅层或石墨层具有相对平整的表面。
通过碳化硅层及石墨层的设置，可以起到保护的作用，可以防止表面的原有原子蒸发。
S6、将完成上述步骤后的所述半导体衬底于缺氧条件下进行高温退火，激活所有注入杂质，激活退火温度为600℃-1800℃之间，退火时间为30分钟-500分钟之间，退火环境为Ar、N2或真空，使已经注入的掺杂离子激活。
S7、对高温退火后的半导体衬底外表面进行磁控溅射金属掩模，并利用金属掩模进行金属侵蚀，对金属掩模进行剥离以形成金属图形化，形成金属垫层和连线；
在本发明中，金属掩模的金属厚度可以根据需要进行选择，比如生长5nm金属Ti和20nm金属Au，使形成电极接出。
S8、将完成金属侵蚀后获得的半导体衬底整个表面沉积一层二氧化硅钝化层，通过在半导体衬底整个外表面沉积一层二氧化硅钝化层，可以减小碳化硅元器件侧壁的倾斜角度，从而可以避免蒸镀电极连接桥时出现断桥，进而可以提高碳化硅元器件的良率。
具体的，所述步骤S3中，沟槽深度超过外延层底部并与所述半导体衬底连接，所述沟槽为V型沟槽，且所述V型沟槽的深宽比不大于1，可以有效保证后续半导体衬底的制作稳定性，增大半导体衬底与碳化硅层或石墨层的结合强度。
所述沟槽可采用激光切割法、机械切割法或干法刻蚀法制作。
具体的，所述步骤S4中所述离子注入掺杂为N次不同剂量和能量注入的组合,且所述N≥2，使实现高浓度掺杂，且离子注入能量在10Kev-800Kev范围内，且所述离子注入总剂量需要大于1e13cm-2。
当离子注入剂量更高或衬底在没有达到所需温度时，会引起更多晶格损伤，令晶格结构严重破坏，使非晶化层加厚，即使注入后使用高温退火热处理(＞1500℃)，仍会出现大量晶格损伤，无法令所有损伤的晶格完全复原。有些能复原的晶格亦会在再结晶的过程中产生应力，令材料产生裂痕。
所以，在本发明中，当离子注入能量大于等于200KeV，离子注入剂量大于等于1E15cm-2时，注入温度为300℃-500℃，当离子注入能量小于200KeV，离子注入剂量小于1E15cm-2时，注入温度为常温。
具体的，所述步骤S7中，金属掩模为一层金属或多层金属，且所述金属掩模的材料包括但并不限于Ti、TiW、Cu、Cr 、Pt、Ag、Au或 Ni。
在本发明中，采用先刻槽后注入结构(TJBS)，使得本发明工艺更简单，能够在相同注入能量条件下实现更大的注入深度。
并且在本发明中，通过采用(TJBS) 结构，使器件的击穿电压达到VBR（IR=100uA）：>650V，漏电达到IR (@VR=650V，TJ=25℃) < 60 μA ；IR (@VR=650V，TJ=125℃)<250 μA。
具体的，并且所述离子注入宽度大于所述沟槽槽宽，能降低反向漏电流，在此条件情况下，注入深度越大反向漏电流越低，在允许的套刻偏差内(1μm以下),套刻偏差的存在对器件性能的影响较小，在相同注入深度和相同注入比的情况下沟槽JBS相比对平面JBS对肖特基区的保护作用更强，能够在相同击穿电压条件下获得更好的正向性能。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换,凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种碳化硅元器件的掺杂方法及其制备方式，包括以下步骤：
S1、提供半导体衬底,并对所述半导体衬底进行预处理；
S2、于预处理后的所述半导体衬底表面生长外延层并于所述外延层外表面淀积一定厚度二氧化硅掩膜；
S3、对所述二氧化硅掩膜进行刻蚀并形成具有预设深宽比的沟槽，使需要掺杂的区域暴露出来；
S4、对暴露出来的掺杂区域用铝离子及氮离子进行N次离子注入掺杂；
S5、于所述半导体衬底顶层表面沉积碳化硅层或石墨层；
S6、将完成上述步骤后的所述半导体衬底于缺氧条件下进行高温退火，激活所有注入杂质；
S7、对高温退火后的半导体衬底外表面进行溅射金属掩模，并利用金属掩模进行金属侵蚀，形成金属垫层和连线；
S8、将完成金属侵蚀后获得的半导体衬底整个表面沉积一层二氧化硅钝化层。
2.根据权利要求1所述的一种碳化硅元器件的掺杂方法及其制备方式，其特征在于：所述步骤S1中预处理为用保护蜡对所述半导体衬底进行保护，并从所述半导体衬底底部进行研磨减薄，并对所得结构进行清洗。
3.根据权利要求1所述的一种碳化硅元器件的掺杂方法及其制备方式，其特征在于：所述步骤S2中二氧化硅掩膜的淀积采用LPCVD法，使用TEOS(正硅酸乙脂）在500℃-900℃，30Pa-70Pa的条件下热分解制得。
4.根据权利要求1所述的一种碳化硅元器件的掺杂方法及其制备方式，其特征在于：所述步骤S3中，沟槽深度超过外延层底部并与所述半导体衬底连接，所述沟槽为V型沟槽，且所述V型沟槽的深宽比不大于1；
所述沟槽采用激光切割法、机械切割法或干法刻蚀法制作。
5.根据权利要求1所述的一种碳化硅元器件的掺杂方法及其制备方式，其特征在于：所述步骤S4中所述离子注入掺杂为N次不同剂量和能量注入的组合,且所述N≥2，实现高浓度掺杂。
6.根据权利要求1所述的一种碳化硅元器件的掺杂方法及其制备方式，其特征在于：所述步骤S4中离子注入能量≥10Kev，且离子注入能量≤800Kev，所述离子注入总剂量大于1e13cm-2。
7.根据权利要求1所述的一种碳化硅元器件的掺杂方法及其制备方式，其特征在于：所述步骤S6中，激活退火温度≥600℃，且激活退火温度≤1800℃；
所述退火时间≥30分钟，且所述退火时间≤500分钟，退火环境为Ar、N2或真空。
8.根据权利要求1所述的一种碳化硅元器件的掺杂方法及其制备方式，其特征在于：所述步骤S7中，金属掩模为一层金属或多层金属，且所述金属掩模的材料为Ti、TiW、Cu、Cr 、Pt、Ag、Au或 Ni。
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