CN111341735B - 一种防止刮蹭台面的钝化结构及其制备方法和应用 - Google Patents

一种防止刮蹭台面的钝化结构及其制备方法和应用 Download PDF

Info

Publication number
CN111341735B
CN111341735B CN202010171990.0A CN202010171990A CN111341735B CN 111341735 B CN111341735 B CN 111341735B CN 202010171990 A CN202010171990 A CN 202010171990A CN 111341735 B CN111341735 B CN 111341735B
Authority
CN
China
Prior art keywords
layer
epitaxial substrate
silicon nitride
silicon dioxide
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010171990.0A
Other languages
English (en)
Other versions
CN111341735A (zh
Inventor
陈年
张龙
刘智
韩超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
YANGZHOU GUOYU ELECTRONICS CO Ltd
Original Assignee
YANGZHOU GUOYU ELECTRONICS CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by YANGZHOU GUOYU ELECTRONICS CO Ltd filed Critical YANGZHOU GUOYU ELECTRONICS CO Ltd
Priority to CN202010171990.0A priority Critical patent/CN111341735B/zh
Publication of CN111341735A publication Critical patent/CN111341735A/zh
Application granted granted Critical
Publication of CN111341735B publication Critical patent/CN111341735B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/8613Mesa PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Weting (AREA)

Abstract

本发明公开了半导体玻璃钝化工艺领域内的一种防止刮蹭台面的钝化结构及其制备方法和应用。本钝化结构包括:Si外延衬底,Si外延衬底上表面中部设置有台柱;垫高层,设置于Si外延衬底上表面周缘,所述垫高层上表面高于台柱的上表面。本钝化结构Si外延衬底周缘的垫高层形成台阶,在玻璃钝化过程中刮涂刀以台阶上表面为基准面将玻璃乳浆刮涂至台阶内至玻璃乳浆包裹台柱周面及上表面,刮涂过程中刮涂刀不会触碰到台柱台面,从而保护台面防止损伤。

Description

一种防止刮蹭台面的钝化结构及其制备方法和应用
技术领域
本发明涉及半导体玻璃钝化工艺领域,特别涉及一种防止刮蹭台面的钝化结构及其制备方法和应用。
背景技术
台面型封装轴向二极管器件的电气性能、稳定性及可靠性与芯片台面的性质有着密切关系,芯片PN结裸露的表面实际上是硅晶格排列终止的边缘,在这终止的边缘上存在着不饱和键或沾污微离子,容易引起芯片台面状态发生变化,从而引起器件的电性能参数及可靠性退化。因此,对于这类器件,必须在芯片台面上钝化一层致密的保护膜,以防止离子的沾污和外界条件对器件电性能参数及可靠性的影响。目前玻璃钝化是一种常见的钝化工艺。
现有的玻璃钝化工艺中多采用玻璃刮涂法,玻璃刮涂法是利用刮涂刀将玻璃乳浆刮入开好的沟槽内,使沟槽内填满玻璃乳浆,从而得到器件所需要的电气性能和可靠性。
但本申请发明人在实际操作过程中发现,因刮涂刀质地较硬,且刀刮时为保证刮涂的均匀性,刮压力道不能轻,所以在刮涂完成后易导致台面缺角甚至台面断裂,降低了产品良率,影响产品品质。因此亟需一种方法在刮涂过程中避免刮涂刀刮蹭台面,从而保护台面。
发明内容
本申请通过提供一种防止刮蹭台面的钝化结构及其制备方法和应用,解决了现有玻璃钝化过程中刮涂刀容易刮蹭台面导致台面缺角甚至台面断裂的问题,实现了避免刮涂刀刮蹭台面,从而保护台面的效果。
本申请实施例提供了一种防止刮涂刀刮蹭台面的钝化结构,包括:
Si外延衬底,所述Si外延衬底上表面中部设置有台柱;
垫高层,设置于所述Si外延衬底上表面周缘,所述垫高层上表面高于所述台柱的上表面。
上述钝化结构的有益效果在于:以垫高层形成围绕台柱且高于台柱的台阶,刮涂过程中刮涂刀以台阶上表面为基准面将玻璃乳浆刮涂至台阶内至包裹台柱周面及上表面,从而使得刮涂过程中刮涂刀不会触碰到台柱台面,实现保护台面防止其损伤的目的。
进一步地,所述垫高层从下至上依次包括二氧化硅层和氮化硅层。本步有益效果在于:二氧化硅致密性好,且热分解性好,在生长过程中不易损伤外延层;氮化硅应力较大,在后续刮涂刀刮涂过程中不易被刮涂刀损坏。
本申请实施例还提供了一种上述钝化结构的制备方法,包括如下步骤:
S1:在Si外延衬底上表面从下至上依次设置垫高层和光刻胶层;
S2:从上至下依次在步骤S1中的光刻胶层、垫高层和Si外延衬底中部开设沟槽,至Si外延衬底上形成所需台柱;
S3:去除所有光刻胶层及所述步骤S2中台柱上方的垫高层。
上述方法有益效果在于:方法工艺简单,不易损伤Si外延衬底,最终形成以Si外延衬底周缘上方的垫高层形成围绕台柱且高于台柱上表面的台阶,后续刮涂时沿垫高层的上表面刮涂,从而使得刮涂过程中刮涂刀不会触碰到台柱台面,实现保护台面防止其损伤的目的。
在本申请其中一个实施例中,所述步骤S1具体为:S1.1:在Si外延衬底上表面生长二氧化硅层;
S1.2:在步骤S1.1中的二氧化硅层上表面生长氮化硅层;
S1.3:在步骤S1.2中的氮化硅层上表面匀布光刻胶,形成光刻胶层;其中,二氧化硅层和氮化硅层共同构成垫高层。
本申请上述实施例有益效果在于:二氧化硅致密性好,且热分解性好,在生长过程中不易损伤外延层;氮化硅应力较大,在后续刮涂刀刮涂过程中不易被刮涂刀损坏。
在本申请其中一个实施例中,所述步骤S1.1中的二氧化硅层层高为24000-25000埃。二氧化硅层层高过高会导致二氧化硅层致密性变差,均匀性也得不到保证,二氧化硅层层高过低会导致垫高层高度不够,刮涂刀容易触碰台面。
在本申请其中一个实施例中,在步骤S1.2中的氮化硅层层高为1400-1500埃。氮化硅层层高过高容易导致氮化硅层开裂,氮化硅层层高过低会导致垫高层高度不够,刮涂刀容易触碰台面。
在本申请其中一个实施例中,所述步骤S2具体为:
S2.1:按台面刻蚀所需要的图形曝光步骤S1中的光刻胶层至曝出沟槽一,所述沟槽一的深度等于所述光刻胶层的高度;
S2.2:沿步骤2.1中曝出的沟槽一刻蚀所述步骤S1中的垫高层,至垫高层形成沟槽二,所述沟槽二深度等于所述垫高层的高度;
S2.3:沿步骤S2.2中的沟槽二刻蚀Si外延衬底,至Si外延衬底上形成所需高度的台柱。
本申请上述实施例有益效果在于:通过光刻胶曝光显影,容易制得与所需的图形一致的沟槽一,沟槽一为后续刻蚀Si外延衬底制作台柱提供模板,以沟槽一为模板,依次刻蚀垫高层和Si外延衬底从而制得台柱,使制得的台柱形貌好,垂直度好。
在本申请其中一个实施例中,所述步骤S3具体为:
S3.1:去除所有光刻胶;
S3.2:用热磷酸去除步骤S2.3中台柱上方的氮化硅层;
S3.3:用BOE腐蚀掉步骤S2.3中台柱上方的二氧化硅层。
本申请上述实施例有益效果在于:用不同方式去除光刻胶层和台柱上方的氮化硅层和二氧化硅层,保留Si外延衬底周缘上方的氮化硅层和二氧化硅层,形成高于台柱上表面的台阶。
本申请实施例还提供了使用一种上述钝化结构的钝化方法,包括以下步骤:
沿所述垫高层上表面用刮涂刀将玻璃乳浆刮涂至垫高层范围内,至玻璃乳浆包裹台柱周面及上表面。
本申请上述实施例有益效果在于:以垫高层形成围绕台柱且高于台柱的台阶,并以台阶上表面为基准面将玻璃乳浆刮涂至台阶内至包裹台柱周面及上表面,从而使得刮涂过程中刮涂刀不会触碰到台柱台面,实现保护台面防止其损伤的目的。
在本申请其中一个实施例中,刮涂后的玻璃乳浆上表面与所述垫高层上表面齐平。方便封装。
本申请实施例中提供的一个或多个技术方案,至少具有如下技术效果或优点:
1.以垫高层形成围绕台柱且高于台柱的台阶,刮涂过程中刮涂刀以台阶上表面为基准面将玻璃乳浆刮涂至台阶内至包裹台柱周面及上表面,从而使得刮涂过程中刮涂刀不会触碰到台柱台面,实现保护台面防止其损伤的目的;
2.同时通过光刻胶制得与所需的图形一致的沟槽一,再以沟槽一为模,依次刻蚀二氧化硅层、氮化硅层和Si外延衬底,使制得的台柱形貌好,垂直度好。
附图说明
图1为本发明实施例一钝化结构的结构示意图;
图2为本发明实施例二步骤S1.1的产物结构示意图;
图3为本发明实施例二步骤S1.2的产物结构示意图;
图4为本发明实施例二步骤S1.3的产物结构示意图;
图5为本发明实施例二步骤S2.1的产物结构示意图;
图6为本发明实施例二步骤S2.2的产物结构示意图;
图7为本发明实施例二步骤S2.3的产物结构示意图;
图8为本发明实施例二步骤S3的产物结构示意图;
图9为本发明实施例三的产物结构示意图;
其中,1.Si外延衬底,2.二氧化硅层,3.氮化硅层,4.光刻胶层,5.沟槽一,6.沟槽二,7.台柱,8.玻璃乳浆。
具体实施方式
下面结合具体实施方式,进一步阐明本发明,应理解这些实施方式仅用于说明本发明而不用于限制本发明的范围,在阅读了本发明之后,本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中,需要说明的是,术语“竖直”、“外周面”等指示的方位或位置关系为基于附图所示的方位或位置关系,或者是该发明产品使用时惯常摆放的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”、“第三”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
在本发明的描述中,对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外,在不相互矛盾的情况下,本领域的技术人员可以将本发明描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
本申请实施例通过提供一种防止刮蹭台面的钝化结构及其制备方法和应用,解决了现有技术中刮涂刀容易刮蹭台面导致台面缺角甚至台面断裂的问题,实现了避免刮涂刀刮蹭台面,从而保护台面的效果。
本申请实施例中的技术方案为解决上述问题,总体思路如下:
实施例一:如图1所示,
一种防止刮涂刀刮蹭台面的钝化结构,包括:
Si外延衬底1,Si外延衬底1上表面中部设置有台柱7;
垫高层,垫高层从下至上依次包括二氧化硅层2和氮化硅层3,设置于Si外延衬底1上表面周缘,垫高层上表面高于台柱7的上表面。
上述钝化结构的有益效果在于:以垫高层形成围绕台柱且高于台柱的台阶,刮涂过程中刮涂刀以台阶上表面为基准面将玻璃乳浆刮涂至台阶内至包裹台柱周面及上表面,从而使得刮涂过程中刮涂刀不会触碰到台柱台面,实现保护台面防止其损伤的目的。
实施例二:
一种如实施例一的钝化结构的制备方法,包括如下步骤:
S1.1:如图2所示,在Si外延衬底1上表面用YOKO hama UX1010-482型号的#1炉管生长层高为24000-25000埃的二氧化硅层2;
S1.2:如图3所示,在步骤S1.1的二氧化硅层2上表面再用YOKO hama UX1010-482型号的#2炉管生长层高为1400-1500埃的氮化硅层3;
S1.3:如图4所示,在步骤S1.2的二氧化硅层3上表面用SCW-629型号匀胶机匀布一层正性光刻胶形成光刻胶层4;
S2.1:如图5所示,按台面刻蚀所需要的图形用NSR-1755-I7型号曝光机曝光步骤S1.3中的光刻胶层4至曝出沟槽一5,沟槽一5的深度与光刻胶层4的高度相等;
S2.2:如图6所示,沿步骤S2.1中曝出的沟槽一5用LAM384T型号的干法刻蚀设备刻蚀氮化硅层3及二氧化硅层2,至氮化硅层3及二氧化硅层2上形成沟槽二6,沟槽二6的深度与氮化硅层3、二氧化硅层2的高度之和相同;
S2.3:如图7所示,沿步骤S2.2中的沟槽二6用北方微电子HSE200S设备刻蚀步骤S1.1中的Si外延衬底1,至Si外延衬底1上形成所需台柱7;
S3:如图8所示,去除所有光刻胶层4,再用热磷酸去除步骤S2.3中台柱7上方的氮化硅层3,再用BOE腐蚀掉步骤S2.3中台柱7上方的二氧化硅层2,步骤S1.1中的Si外延衬底1上表面周缘上方的氮化硅层3和二氧化硅层2形成高于台柱上表面的台阶。
其中,因为Si外延衬底1上表面周缘上方的氮化硅层3和二氧化硅层2构成的台阶不在台柱7上方,同时可以直接保护所以Si外延衬底1上表面周缘,无需去除。
采用上述方法优点在于:
1.方法工艺简单,不易损伤Si外延衬底;
2.同时通过光刻胶制得与所需的图形一致的沟槽一,再以沟槽一为模,依次刻蚀二氧化硅层、氮化硅层和Si外延衬底,使制得的台柱形貌好,垂直度好。
实施例三:如图9所示,
一种使用实施例一的钝化结构的钝化方法,包括:
沿氮化硅层3上表面用刮涂刀将玻璃乳浆8刮涂至氮化硅层3和二氧化硅层2构成的台阶范围内,至玻璃乳浆8包裹台柱7周面及上表面,且刮涂后的玻璃乳浆8上表面与氮化硅层3上表面齐平。
采用上述方法优点在于:刮涂过程中刮涂刀不会触碰到台柱台面,实现保护台面防止其损伤的目的。
尽管上面已经示出和描述了本发明的实施例,可以理解的是,上述实施例是示例性的,不能理解为对本发明的限制,本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (9)

1.一种防止刮涂刀刮蹭台面的钝化结构,其特征在于,包括:
Si外延衬底,所述Si外延衬底上表面中部设置有台柱;
垫高层,设置于所述Si外延衬底上表面周缘,所述垫高层上表面高于所述台柱的上表面,所述垫高层从下至上依次包括二氧化硅层和氮化硅层。
2.一种如权利要求1所述的钝化结构的制备方法,其特征在于,包括如下步骤:
S1:在Si外延衬底上表面从下至上依次设置垫高层和光刻胶层;
S2:从上至下依次在步骤S1中的光刻胶层、垫高层和Si外延衬底中部开设沟槽,至Si外延衬底上形成所需台柱;
S3:去除所有光刻胶层及所述步骤S2中台柱上方的垫高层。
3.根据权利要求2所述的制备方法,其特征在于,所述步骤S1具体为:
S1.1:在Si外延衬底上表面生长二氧化硅层;
S1.2:在步骤S1.1中的二氧化硅层上表面生长氮化硅层;
S1.3:在步骤S1.2中的氮化硅层上表面匀布光刻胶,形成光刻胶层;
其中,二氧化硅层和氮化硅层共同构成垫高层。
4.根据权利要求3所述的制备方法,其特征在于:所述步骤S1.1中的二氧化硅层层高为24000-25000埃。
5.根据权利要求3所述的制备方法,其特征在于:在步骤S1.2中的氮化硅层层高为1400-1500埃。
6.根据权利要求3所述的制备方法,其特征在于,所述步骤S2具体为:
S2.1:按台面刻蚀所需要的图形曝光步骤S1中的光刻胶层至曝出沟槽一,所述沟槽一的深度等于所述光刻胶层的高度;
S2.2:沿步骤2.1中曝出的沟槽一刻蚀所述步骤S1中的垫高层,至垫高层形成沟槽二,所述沟槽二深度等于所述垫高层的高度;
S2.3:沿步骤S2.2中的沟槽二刻蚀Si外延衬底,至Si外延衬底上形成所需高度的台柱。
7.根据权利要求6所述的制备方法,其特征在于,所述步骤S3具体为:
S3.1:去除所有光刻胶;
S3.2:用热磷酸去除步骤S2.3中台柱上方的氮化硅层;
S3.3:用BOE腐蚀掉步骤S2.3中台柱上方的二氧化硅层。
8.一种使用如权利要求1所述的钝化结构的钝化方法,其特征在于,包括以下步骤:
沿所述垫高层上表面用刮涂刀将玻璃乳浆刮涂至所述垫高层范围内,至玻璃乳浆包裹台柱周面及上表面。
9.根据权利要求8所述的钝化方法,其特征在于:刮涂后的玻璃乳浆上表面与所述垫高层上表面齐平。
CN202010171990.0A 2020-03-12 2020-03-12 一种防止刮蹭台面的钝化结构及其制备方法和应用 Active CN111341735B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010171990.0A CN111341735B (zh) 2020-03-12 2020-03-12 一种防止刮蹭台面的钝化结构及其制备方法和应用

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010171990.0A CN111341735B (zh) 2020-03-12 2020-03-12 一种防止刮蹭台面的钝化结构及其制备方法和应用

Publications (2)

Publication Number Publication Date
CN111341735A CN111341735A (zh) 2020-06-26
CN111341735B true CN111341735B (zh) 2021-03-26

Family

ID=71182392

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010171990.0A Active CN111341735B (zh) 2020-03-12 2020-03-12 一种防止刮蹭台面的钝化结构及其制备方法和应用

Country Status (1)

Country Link
CN (1) CN111341735B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866948A (zh) * 2009-04-29 2010-10-20 启东市捷捷微电子有限公司 半导体高压器件芯片及其制造方法
CN104465330A (zh) * 2014-12-25 2015-03-25 安徽安芯电子科技有限公司 整流二极管、芯片及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5914642A (ja) * 1982-07-17 1984-01-25 M Setetsuku Kk 半導体における選択的ガラスパツシベ−シヨン方法
US6815274B1 (en) * 2002-09-13 2004-11-09 Taiwan Semiconductor Manufacturing Co. Resist protect oxide structure of sub-micron salicide process
CN105280476B (zh) * 2015-09-17 2018-04-06 上海华力微电子有限公司 一种改善晶圆边缘产品良率的方法
CN106024624B (zh) * 2016-07-23 2019-03-05 中国振华集团永光电子有限公司(国营第八七三厂) 一种高可靠抗辐照瞬变电压抑制二极管的制造方法
CN106098549A (zh) * 2016-08-27 2016-11-09 力特半导体(无锡)有限公司 使用表面掩膜结构进行硅刻蚀的方法
CN106783576B (zh) * 2016-12-20 2021-01-26 锦州辽晶电子科技有限公司 高耐压半导体分立器件芯片二次腐蚀台面工艺

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866948A (zh) * 2009-04-29 2010-10-20 启东市捷捷微电子有限公司 半导体高压器件芯片及其制造方法
CN104465330A (zh) * 2014-12-25 2015-03-25 安徽安芯电子科技有限公司 整流二极管、芯片及其制作方法

Also Published As

Publication number Publication date
CN111341735A (zh) 2020-06-26

Similar Documents

Publication Publication Date Title
CN100527380C (zh) 硅片浅沟槽隔离刻蚀的方法
US11877442B2 (en) Semiconductor memory device
JPH0461494B2 (zh)
US3979237A (en) Device isolation in integrated circuits
US20210358740A1 (en) Method for manufacturing semiconductor device and manufacturing method of the same
JPH0851109A (ja) 酸化物でパターン化されたウェーハの窓内にエピタキシャルシリコンを成長させる方法
CN109671619A (zh) 一种晶圆级混合键合的方法
JPH0837232A (ja) 殆ど平坦で狭い溝による半導体基板の活性領域の絶縁方法、および対応する装置
CN103021804B (zh) 在ⅲ-ⅴ族制造工艺中形成在硅晶圆的背面上方的保护膜
CN1327504C (zh) 制造半导体元件的方法
CN111341735B (zh) 一种防止刮蹭台面的钝化结构及其制备方法和应用
US7498236B2 (en) Silicon wafer thinning end point method
CN105742237B (zh) 双结构接触孔同步刻蚀工艺
JP2001253797A (ja) シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
CN105244261A (zh) 半导体器件的制备方法
CN110335818A (zh) 一种异质结双极晶体管结构及制造方法
CN113113347B (zh) 浅沟槽隔离结构及其制备方法
US10566204B2 (en) Etching and mechanical grinding film-layers stacked on a semiconductor substrate
CN115132645A (zh) 一种fdsoi的制作方法
US20090023290A1 (en) Planarization method
CN108069388B (zh) 在基体的表面形成斜面的方法
US5677564A (en) Shallow trench isolation in integrated circuits
GB2102202A (en) Semiconductor device passivation
CN110890313A (zh) 浅沟槽隔离结构及其制备方法
JP3245076B2 (ja) 浅い分離溝を平坦化する方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant