CN111339012B - 一种处理器系统总线结构和系统 - Google Patents

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Abstract

本发明实施例公开了一种处理器系统总线结构和系统。该结构包括：至少两种总线和至少一个总线信号转换模块，第一总线基于总线信号转换模块与第二总线连接，总线信号转换模块包括控制信号转换单元、数据信号转换单元、第一总线接口和第二总线接口；控制信号转换单元将第一总线控制信号转换为第二总线控制信号；数据信号转换单元将第一总线数据信号转换为第二总线数据信号；第一总线接口分别与控制信号转换单元和数据信号转换单元电连接，将第一总线信号传输至控制信号转换单元和数据信号转换单元；第二总线接口分别与控制信号转换单元、数据信号转换单元和第二总线电连接，将第二总线控制信号或第二总线数据信号传输至第二总线。提高系统开发效率。

Description

一种处理器系统总线结构和系统
技术领域
本发明实施例涉及通信技术，尤其涉及一种一种处理器系统总线结构和系统。
背景技术
在大型FPGA(Field-Programmable Gate Array，现场可编程门阵列)内部系统中，我们常用到内嵌cpu(Central Processing Unit，中央处理器)核，包括microblaze软核、arm系列硬核，这些cpu核通常会和FPGA逻辑控制模块进行数据交互。
目前比较常用的数据交互总线是使用AXI4.0、AXI-LITE，但这两个总线协议复杂、时序也复杂，对于一般的FPGA设计者，比较难以灵活使用该总线协议，非常容易出错，调试程序错误过程复杂，出问题难以排查解决。尤其对于大型FPGA系统，具有众多子模块时，每个模块如果都使用复杂的AXI总线协议，会增加整个FPGA总线系统的复杂度，增加逻辑资源使用量，也会增加功耗。
发明内容
本发明实施例提供一种处理器系统总线结构和系统，以实现用户只需了解简单的SIMP_BUS接口时序，就可以轻松实现与AXI接口的微控制单元进行数据交互，提高了处理器系统的开发效率。
第一方面，本发明实施例提供了一种处理器系统总线结构，该结构包括：
至少两种总线和至少一个总线信号转换模块，其中，第一总线基于所述总线信号转换模块与第二总线连接，所述总线信号转换模块用于将所述第一总线中传输的第一总线信号转换为第二总线信号；
所述总线信号转换模块包括控制信号转换单元、数据信号转换单元、第一总线接口和第二总线接口；
所述控制信号转换单元，用于将所述第一总线中传输的第一总线控制信号转换为第二总线控制信号；
所述数据信号转换单元，用于将所述第一总线中传输的第一总线数据信号转换为第二总线数据信号；
所述第一总线接口，分别与所述控制信号转换单元和所述数据信号转换单元电连接，用于将所述第一总线信号传输至所述控制信号转换单元和所述数据信号转换单元；所述第二总线接口，分别与所述控制信号转换单元、所述数据信号转换单元和所述第二总线电连接，用于将所述第二总线控制信号或所述第二总线数据信号传输至所述第二总线。
第二方面，本发明实施例还提供了一种处理器系统，其特征在于，所述处理器系统包括本发明实施例中任一所述的处理器系统总线结构、微控制单元和至少一个元件，其中，所述微控制单元与所述第一总线连接，至少一个元件与所述至少两种总线中的任一总线连接。
本发明实施例通过设计一种处理器系统总线结构，该总线结构包括：至少两种总线和至少一个总线信号转换模块，其中，第一总线基于所述总线信号转换模块与第二总线连接，所述总线信号转换模块用于将所述第一总线中传输的第一总线信号转换为第二总线信号；所述总线信号转换模块包括控制信号转换单元、数据信号转换单元、第一总线信号和第二总线接口；控制信号转换单元，用于将第一总线中传输的第一总线控制信号转换为第二总线控制信号；数据信号转换单元，用于将第一总线中传输的第一总线数据信号转换为第二总线数据信号；第一总线接口，分别与控制信号转换单元和数据信号转换单元电连接，用于将所述第一总线信号传输至控制信号转换单元和数据信号转换单元；第二总线接口，分别与控制信号转换单元、数据信号转换单元、第一总线接口和第二总线电连接，用于将第二总线控制信号或第二总线数据信号传输至第二总线。解决了在处理器总线系统中均使用AXI总线时，导致整个处理器总线系统非常复杂的问题，实现简化处理器总线系统，使处理器总线系统更加稳定，并提高系统开发效率的效果。
附图说明
图1是一种处理器系统总线结构的示意图；
图2是AXI_to_APB_interface信号转换模块结构示意图；
图3是SIMP_BUS总线接口示意图；
图4是SIMP_BUS总线接口的写时序示意图；
图5是SIMP_BUS总线接口的读时序示意图；
图6是APB_to_SIMP_BUS_interface信号转换模块结构示意图；
图7是AXI总线接口逻辑资源使用量示意图；
图8是SIMP_BUS总线接口逻辑资源使用量示意图；
图9是一种处理器系统结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图1为本发明实施例一提供的一种处理器系统总线结构的示意图，本实施例可适用于处理器系统开发的情况，如图1所示，该处理器系统总线结构包括：至少两种总线和至少一个总线信号转换模块，其中，第一总线基于总线信号转换模块与第二总线连接，总线信号转换模块用于将第一总线中传输的第一总线信号转换为第二总线信号；总线信号转换模块包括控制信号转换单元、数据信号转换单元、第一总线接口和第二总线接口；控制信号转换单元，用于将第一总线中传输的第一总线控制信号转换为第二总线控制信号；数据信号转换单元，用于将第一总线中传输的第一总线数据信号转换为第二总线数据信号；所述第一总线接口，分别与所述控制信号转换单元和所述数据信号转换单元电连接，用于将所述第一总线信号传输至所述控制信号转换单元和所述数据信号转换单元；所述第二总线接口，分别与所述控制信号转换单元、数据信号转换单元和所述第二总线电连接，用于将所述第二总线控制信号或所述第二总线数据信号传输至所述第二总线。示例性的，处理器系统可以是但不限定为FPGA系统。
本实施例中，通过总线信号转换模块将不同的两种总线进行连接，形成多总线协议的总线结构，其中，总线信号转换模块中的第二总线接口中端口数量和设置难度小于第一总线的总线接口，以降低处理器系统总线结构的设计难度和复杂度，提高处理器系统中总线结构的灵活性。
可选的，至少两种总线包括：AXI总线和APB总线，AXI总线是一种具备高性能、高带宽、低延迟的总线。它的控制信号传输和数据信号传输相位是分离的，支持不对齐数据传输。APB总线用于低带宽的周边外部设备之间的连接，APB的主模块为APB桥，且存在4个控制信号。AXI总线用于连接控制单元，所述AXI总线基于第一总线信号转换模块与所述APB总线连接，其中，所述第一总线信号转换模块包括AXI控制信号转换单元、AXI数据信号转换单元和APB总线接口。示例性的，AXI总线与MCU(Micro Control Unit，微控制单元)连接，传输AXI总线信号，可选的，如图2所示，第一总线信号转换模块为AXI_to_APB_interface信号转换模块，AXI总线连接AXI_to_APB_interface信号转换模块，将AXI总线信号转换为APB总线信号。AXI_to_APB_interface信号转换模块包括控制信号转换单元、数据信号转换单元和APB总线接口，其中，控制信号转换单元用于将AXI总线信号中的控制信号转换为APB总线信号中的控制信号；数据信号转换单元用于将AXI总线信号中的数据信号能够被APB总线接口识别；可选的，APB总线接口可连接具有APB接口的功能单元，使该功能单元接收APB总线信号，实现用户设定的功能。
可选的，至少两种总线包括：AXI总线和SIMP_BUS总线，所述AXI总线用于连接控制单元，所述AXI总线基于第二总线信号转换模块与所述SIMP_BUS总线连接，其中，所述第二总线信号转换模块包括AXI控制信号转换单元、AXI数据信号转换单元和SIMP_BUS总线接口。如图3所示，SIMP_BUS总线接口包括：sys_clk,用于输入时钟；sys_rst,用于输入复位信号；simp_rvalid,用于表示读取的数据有效；simp_rdata，用于读取数据；simp_wr_en,用于表示写使能；simp_rd_en,用于表示读使能；simp_addr,用于表示地址线；simp_wdata,用于读取数据。示例性的，SIMP_BUS总线接口可用于但不限于处理32位的数据。如图4所示为SIMP_BUS总线接口的写时序示意图，如图5所示为SIMP_BUS总线接口的读时序示意图。
示例性的，AXI总线与MCU连接，传输AXI总线信号，可选的，第二总线信号转换模块为AXI_to_SIMP_BUS_interface信号转换模块，AXI总线连接AXI_to_SIMP_BUS_interface信号转换模块，将AXI总线信号转换为SIMP_BUS总线信号，AXI_to_SIMP_BUS_interface信号转换模块包括控制信号转换单元、数据信号转换单元和SIMP_BUS总线接口，其中控制信号转换单元用于将AXI总线信号中的控制信号转换为SIMP_BUS总线信号中的控制信号；数据信号转换单元用于将AXI总线信号中的数据信号能够被SIMP_BUS总线接口识别；SIMP_BUS总线信号通过SIMP_BUS总线进行传输，SIMP_BUS总线与具有SIMP_BUS接口的功能模块连接，使该功能单元接收SIMP_BUS总线信号，实现该功能单元的功能。
可选的，至少两种总线包括：AXI总线、APB总线和SIMP_BUS总线，AXI总线用于连接控制单元，所述AXI总线基于第一总线信号转换模块与所述APB总线连接，所述APB总线基于第三总线信号转换模块与所述SIMP_BUS总线连接。可选的，第三总线信号转换模块包括APB控制信号转换单元、APB数据信号转换单元和SIMP_BUS总线接口。示例性的，AXI总线与MCU连接，传输AXI总线信号，可选的，如图6所示，第三总线信号转换模块为APB_to_SIMP_BUS_interface信号转换模块，包括：APB控制信号转换单元、APB数据信号转换单元和SIMP_BUS总线接口。AXI总线连接AXI_to_APB_interface信号转换模块，将AXI总线信号转换为APB总线信号。AXI总线信号经AXI_to_APB_interface信号转换模块转换为APB总线信号后通过APB总线进行传输，APB总线连接APB_to_SIMP_BUS_interface信号转换模块，将APB总线信号转换为SIMP_BUS总线信号，SIMP_BUS总线信号通过SIMP_BUS总线进行传输，SIMP_BUS总线与具有SIMP_BUS接口的功能单元连接，使该功能单元接收SIMP_BUS总线信号，实现该功能单元的功能。如图7所示为AXI总线接口逻辑资源使用量，如图8所示为SIMP_BUS总线接口逻辑资源使用量，由图7和图8可以看出使用SIMP_BUS总线接口的处理器逻辑资源量大大减少，如果考虑到每个使用SIMP_BUS接口的子模块都减少了这么多逻辑资源量，那系统总体节约的逻辑资源量非常可观，从而节约设计开发处理器系统的成本。
进一步的，如图2和图6所示，所述控制信号转换单元包括时钟同步子单元和信号转换子单元；其中，所述时钟同步子单元分别与所述第一总线和时钟同步器连接，用于将所述第一总线控制信号的时钟域转换为第二总线中的时钟域；所述信号转换子单元与所述时钟同步子单元和所述时钟同步器连接，用于将所述第一总线控制信号转换为第二总线控制信号。示例性的，APB_to_SIMP_BUS_interface信号转换模块中的APB控制信号转换单元包括时钟同步子单元和信号转换子单元，时钟同步子单元分别与APB总线和时钟同步器连接，用于将APB总线控制信号的时钟域转换为SIMP_BUS总线中的时钟域；信号转换子单元与时钟同步子单元和时钟同步器连接，用于将APB总线控制信号转换为SIMP_BUS总线控制信号。实现了APB总线的控制信号经APB控制信号转换单元中的时钟同步子单元和信号转换子单元转换为SIMP_BUS总线的控制信号。
进一步的，数据信号转换单元包括异步先入先出队列(First Input FirstOutput，FIFO)。异步FIFO是一种先进先出的双口数据缓存器，即先进入其内的数据先被移出，后进入其内的数据后被移出。它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单。异步FIFO一般用于不同时钟域之间的数据传输，示例性的，异步FIFO一端为APB总线，另一端为SIMP_BUS总线接口，通过异步FIFO达到数据匹配的目的，异步FIFO接收并存储APB总线发送的APB总线数据信号，并发送该数据信号至SIMP_BUS总线接口，使APB总线的数据信号可以被SIMP_BUS总线接口识别。
本实施例的技术方案，提供了一种处理器系统总线结构，该总线结构包括：至少两种总线和至少一个总线信号转换模块，其中，第一总线基于总线信号转换模块与第二总线连接，总线信号转换模块用于将第一总线中传输的第一总线信号转换为第二总线信号；总线信号转换模块包括控制信号转换单元、数据信号转换单元和第二总线接口；控制信号转换单元，用于将第一总线中传输的第一总线控制信号转换为第二总线控制信号；数据信号转换单元，用于将第一总线中传输的第一总线数据信号转换为第二总线数据信号；第二总线接口，分别与控制信号转换单元、数据信号转换单元、第一总线接口和第二总线电连接，用于将第二总线控制信号或第二总线数据信号传输至第二总线。解决了在处理器总线系统中均使用AXI总线时，导致整个处理器总线系统非常复杂的问题，实现简化处理器总线系统，使处理器总线系统更加稳定，并提高系统开发效率的效果。
实施例二
本实施例可适用于处理器系统开发的情况，如图9所示，本实施例提供一种处理器系统，该处理器系统包括上述实施例中的处理器系统总线结构、控制单元和至少一个元件。
其中，控制单元与第一总线连接，至少一个元件与至少两种总线中的任一总线连接。示例性的，处理器系统包括AXI总线、APB总线、SIMP_BUS总线、AXI_to_APB_interface信号转换模块、APB_to_SIMP_BUS_interface信号转换模块、MCU和至少一个具有SIMP_BUS接口的元件。AXI总线与MCU连接，传输AXI总线信号，AXI总线连接AXI_to_APB_interface信号转换模块，将AXI总线信号转换为APB总线信号。AXI总线信号经AXI_to_APB_interface信号转换模块转换为APB总线信号后通过APB总线进行传输，APB总线连接APB_to_SIMP_BUS_interface信号转换模块，将APB总线信号转换为SIMP_BUS总线信号，SIMP_BUS总线信号通过SIMP_BUS总线进行传输，SIMP_BUS总线与具有SIMP_BUS接口的元件连接，使该元件接收SIMP_BUS总线信号，实现该元件的功能。
本实施例的技术方案，提供了一种处理器系统，该处理器系统包括上述实施例中的处理器系统总线结构、控制单元和至少一个元件。其中，控制单元与第一总线连接，至少一个元件与至少两种总线中的任一总线连接，其中，处理器系统中的元件可根据需求与总线结构中的任一总线连接。解决了处理器总线系统非常复杂的问题，实现简化处理器总线系统，使处理器总线系统更加稳定，并提高系统开发效率的效果。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (8)

1.一种处理器系统总线结构，其特征在于，包括：至少两种总线和至少一个总线信号转换模块，其中，第一总线基于所述总线信号转换模块与第二总线连接，所述总线信号转换模块用于将所述第一总线中传输的第一总线信号转换为第二总线信号；
所述总线信号转换模块包括控制信号转换单元、数据信号转换单元、第一总线接口和第二总线接口；
所述控制信号转换单元，用于将所述第一总线中传输的第一总线控制信号转换为第二总线控制信号；
所述数据信号转换单元，用于将所述第一总线中传输的第一总线数据信号转换为第二总线数据信号；
所述第一总线接口，分别与所述控制信号转换单元和所述数据信号转换单元电连接，用于将所述第一总线信号传输至所述控制信号转换单元和所述数据信号转换单元；
所述第二总线接口，分别与所述控制信号转换单元、所述数据信号转换单元和所述第二总线电连接，用于将所述第二总线控制信号或所述第二总线数据信号传输至所述第二总线；
其中，所述至少两种总线包括：AXI总线、APB总线和SIMP_BUS总线，所述AXI总线用于连接微控制单元，所述AXI总线基于第一总线信号转换模块与所述APB总线连接，所述APB总线基于第三总线信号转换模块与所述SIMP_BUS总线连接；
所述第一总线信号转换模块包括AXI控制信号转换单元、AXI数据信号转换单元和APB总线接口，所述第三总线信号转换模块包括APB控制信号转换单元、APB数据信号转换单元和SIMP_BUS总线接口，所述AXI控制信号转换单元用于将AXI总线信号中的控制信号转换为APB总线信号中的控制信号，所述AXI数据信号转换单元用于将AXI总线信号中的数据信号转换为能够被所述APB总线接口识别的数据信号，所述APB总线接口连接具有APB接口的功能单元。
2.根据权利要求1所述的处理器系统总线结构，其特征在于，所述控制信号转换单元包括时钟同步子单元和信号转换子单元；其中，
所述时钟同步子单元分别与所述第一总线和时钟同步器连接，用于将所述第一总线控制信号的时钟域转换为第二总线中的时钟域；
所述信号转换子单元与所述时钟同步子单元和所述时钟同步器连接，用于将所述第一总线控制信号转换为第二总线控制信号。
3.根据权利要求1所述的处理器系统总线结构，其特征在于，所述数据信号转换单元包括异步先入先出队列。
4.根据权利要求1所述的处理器系统总线结构，其特征在于，所述至少两种总线包括：AXI总线和APB总线，所述AXI总线用于连接微控制单元，所述AXI总线基于第一总线信号转换模块与所述APB总线连接，其中，所述第一总线信号转换模块包括AXI控制信号转换单元、AXI数据信号转换单元和APB总线接口。
5.根据权利要求1所述的处理器系统总线结构，其特征在于，所述至少两种总线包括：AXI总线和SIMP_BUS总线，所述AXI总线用于连接微控制单元，所述AXI总线基于第二总线信号转换模块与所述SIMP_BUS总线连接，其中，所述第二总线信号转换模块包括AXI控制信号转换单元、AXI数据信号转换单元和SIMP_BUS总线接口。
6.根据权利要求1或5所述的处理器系统总线结构，其特征在于，所述SIMP_BUS总线接口包括：
sys_clk,用于输入时钟；
sys_rst,用于输入复位信号；
simp_rvalid,用于表示读取的数据有效；
simp_rdata，用于读取数据；
simp_wr_en,用于表示写使能；
simp_rd_en,用于表示读使能；
simp_addr,用于表示地址线；
simp_wdata,用于读取数据。
7.一种处理器系统，其特征在于，包括如权利要求1-6任一所述的处理器系统总线结构、微控制单元和至少一个元件，其中，所述微控制单元与所述第一总线连接，至少一个元件与所述至少两种总线中的任一总线连接。
8.根据权利要求7所述的系统，其特征在于，所述系统还包括时钟同步器，所述时钟同步器与所述处理器系统总线结构中的至少一个总线信号转换模块连接。
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CN100483377C (zh) * 2006-05-17 2009-04-29 华为技术有限公司 一种异步桥及数据传输方法
CN102662894B (zh) * 2012-03-23 2015-04-22 中国航天科技集团公司第九研究院第七七一研究所 总线从单元通用接口
CN103198043B (zh) * 2013-01-24 2016-05-11 杭州中科微电子有限公司 一种改进的AHB to APB总线桥及其控制方法
CN103605632B (zh) * 2013-11-18 2016-06-29 山东大学 一种axi总线与ahb总线的通信方法与装置
CN104901859A (zh) * 2015-06-11 2015-09-09 东南大学 一种axi/pcie总线转换装置
CN105955909B (zh) * 2016-04-22 2018-08-28 天津国芯科技有限公司 Apb总线到dcr总线之间的总线桥实现方法
CN112380157A (zh) * 2020-11-26 2021-02-19 北京工业大学 一种带fifo缓存和校验功能的iic总线的通信装置

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