CN111326586A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN111326586A
CN111326586A CN201911132211.XA CN201911132211A CN111326586A CN 111326586 A CN111326586 A CN 111326586A CN 201911132211 A CN201911132211 A CN 201911132211A CN 111326586 A CN111326586 A CN 111326586A
Authority
CN
China
Prior art keywords
region
layer
conductivity type
disposed
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911132211.XA
Other languages
English (en)
Inventor
大冈笃志
庭山雅彦
内田正雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of CN111326586A publication Critical patent/CN111326586A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
    • G01K7/00—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
    • G01K7/01—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using semiconducting elements having PN junctions
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
    • G01K7/00—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
    • G01K7/01—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using semiconducting elements having PN junctions
    • G01K7/015—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using semiconducting elements having PN junctions using microstructures, e.g. made of silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H01L27/0211—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique adapted for requirements of temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Abstract

提供一种半导体装置，具备能够以高精度对温度进行检测的温度感测功能。半导体装置具备位于半导体基板上的第一半导体层以及温度传感器部。温度传感器部具有：配置在第一半导体层内的第二导电型的感测体区域；相互隔开间隔地配置在感测体区域内的第一导电型的第一区域及第一导电型的第二区域；以及在感测体区域内位于第一区域与第二区域之间的第二导电型的第三区域。温度传感器部还具有：配置在第一半导体层上且与第一区域的一部分、第三区域及第二区域的一部分相接的第一导电型的温度感测通电层；与第一区域及感测体区域电连接的第一电极；以及与第二区域电连接的第二电极。温度感测通电层以比漂移区域高的浓度包括第一导电型杂质。

Description

半导体装置
技术领域
本公开涉及半导体装置。
背景技术
在金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field-Effect Transistor：MISFET)等半导体装置中，以防止因过度的发热引起的可靠性的下降等为目的，已知有设置温度感测功能的结构。例如在面向车载的功率半导体装置中，在碳化硅半导体基板等半导体基板上，隔着分离绝缘膜(场绝缘膜)而设置有齐纳二极管等温度传感器。
另外，也提出了在半导体装置的半导体基板内设置温度传感器的结构。例如在专利文献1中，公开了在碳化硅(SiC)半导体装置中在SiC基板内设置作为温度传感器发挥功能的pn二极管的结构。
在先技术文献
专利文献
专利文献1：日本特开2017-79324号公报
发明内容
为了使半导体装置更高效地动作，优选在适当的动作温度范围的上限附近使用半导体装置。为此，要求以更高的精度对半导体装置的温度进行检测。
在本说明书中公开的、非限定性的示例的某一实施方式提供一种半导体装置，该半导体装置具备能够以高精度对温度进行检测的温度感测功能。
本公开的一方式涉及包括主区域及温度感测区域的半导体装置。该半导体装置包括第一导电型的半导体基板、以及具有主区域及温度感测区域的第一半导体层。主区域具备多个单位单元，温度感测区域具备温度传感器部。
第一半导体层位于半导体基板的主面上。
多个单位单元配置于半导体基板的所述主区域，并且，相互并联地连接。
温度传感器部配置于半导体基板的温度感测区域。
多个单位单元分别具有第二导电型的主体区域、第一导电型的源极区域、第一导电型的漂移区域、栅极绝缘膜、栅极电极、源极电极以及漏极电极。主体区域配置在第一半导体层内，并且与第一半导体层的表面相接。源极区域位于主体区域内。漂移区域配置在第一半导体层中的主体区域及源极区域以外的区域。栅极绝缘膜配置在第一半导体层上。栅极电极配置在栅极绝缘膜上。源极电极配置在第一半导体层上，并且，与源极区域电连接。漏极电极配置在半导体基板的背面侧。
温度传感器部具有感测体区域、第一导电型的第一区域、第一导电型的第二区域、第二导电型的第三区域、第一导电型的温度感测通电层、第一电极以及第二电极。感测体区域配置在第一半导体层内，并且，与第一半导体层的表面相接。第一区域及第二区域相互隔开间隔地配置在感测体区域内。第三区域在感测体区域内位于第一区域与第二区域之间。温度感测通电层配置在第一半导体层上，并且，与第一区域的一部分、第三区域、以及第二区域的一部分相接。第一电极与第一区域及感测体区域电连接。第二电极与第二区域电连接。温度感测通电层以比漂移区域高的浓度包括第一导电型杂质。
在本说明书中公开的半导体装置提供具备能够以高精度对温度进行检测的温度感测功能的半导体装置。
附图说明
图1A是示出实施方式的半导体装置的概要的俯视图。
图1B是实施方式的半导体装置中的单位单元、温度传感器部及分离部的示意性剖视图。
图1C是实施方式的半导体装置中的单位单元及布线部的示意性剖视图。
图2A是示例实施方式的半导体装置的一部分的放大俯视图。
图2B是示例实施方式的半导体装置的一部分的放大俯视图。
图2C是示例实施方式的半导体装置的一部分的放大俯视图。
图3A是温度传感器部的示意性放大剖视图。
图3B是示出温度传感器部中的能量带构造的示意图。
图3C是示出温度传感器部中的能量带构造的示意图。
图4A是示出实施方式的半导体装置中的阳极-阴极间电压Vac与电流之间的关系的图。
图4B是示出实施方式的半导体装置中的阳极-阴极间电压Vac与电流之间的关系的图。
图5A是示出温度感测通电层与分离强化层分离的情况下的温度传感器部及分离部的霍尔电流密度的分布的图。
图5B是示出温度感测通电层与分离强化层相连的情况下的温度传感器部及分离部的霍尔电流密度的分布的图。
图6A是对半导体装置的制造方法的一例进行说明的工序剖视图。
图6B是对半导体装置的制造方法的一例进行说明的工序剖视图。
图6C是对半导体装置的制造方法的一例进行说明的工序剖视图。
图6D是对半导体装置的制造方法的一例进行说明的工序剖视图。
图6E是对半导体装置的制造方法的一例进行说明的工序剖视图。
图6F是对半导体装置的制造方法的一例进行说明的工序剖视图。
图6G是对半导体装置的制造方法的一例进行说明的工序剖视图。
图6H是对半导体装置的制造方法的一例进行说明的工序剖视图。
图6I是对半导体装置的制造方法的一例进行说明的工序剖视图。
图6J是对半导体装置的制造方法的一例进行说明的工序剖视图。
图6K是对半导体装置的制造方法的一例进行说明的工序剖视图。
图7是示例实施方式的另一半导体装置的剖视图。
图8是示出参考例的半导体装置的一部分的示意性剖视图。
图9是参考例的温度传感器二极管的示意性放大剖视图。
图10A是示出参考例的半导体装置中的阳极-阴极间电压Vac与电流之间的关系的图。
图10B是示出参考例的半导体装置中的阳极-阴极间电压Vac与电流之间的关系的图。
附图标记说明：
2 源极焊盘；
3 栅极焊盘；
5 第一焊盘；
6 第二焊盘；
14 源极电极；
15 第一电极；
16 第二电极；
20 主区域；
21 温度感测区域；
31 单位单元；
32 温度传感器部；
33 分离部；
34 布线部；
41 源极连接部；
42 分离体连接部；
43 第一连接部；
44 第二连接部；
45 布线下体连接部；
51 源极接触用开口部；
52 分离体接触用开口部；
55 布线下开口部；
53 第一开口部；
54 第二开口部；
61 第三开口部；
62 第四开口部；
100 第一碳化硅半导体层；
101 半导体基板；
102 漂移区域；
103 主体区域；
104 源极区域；
107 主体接触区域；
108 沟道层；
110 栅极绝缘膜；
111 JFET区域；
112 栅极电极；
113 层间绝缘层；
120 漏极电极；
200 第二碳化硅半导体层；
203 感测体区域；
205 第一区域；
206 第二区域；
207 感测体接触区域；
208 温度感测通电层；
211 第三区域；
303 分离体区域；
307 分离体接触区域；
308 分离强化层；
311 第四区域；
312 第五区域；
403 布线下体区域；
407 布线下体接触区域；
408 体盖层；
1000、2000 半导体装置。
具体实施方式
本公开的半导体装置的概要如下所述。
本公开的一方式的半导体装置具备第一导电型的半导体基板、以及在主面上具有主区域及温度感测区域的第一半导体层。主区域具备多个单位单元，温度感测区域具备温度传感器部。
第一半导体层位于半导体基板的主面上。
多个单位单元配置于半导体基板的主区域，并且，相互并联地连接。
温度传感器部配置于半导体基板的温度感测区域。
多个单位单元分别具有第二导电型的主体区域、第一导电型的源极区域、第一导电型的漂移区域、栅极绝缘膜、栅极电极、源极电极、以及漏极电极。主体区域配置在第一半导体层内，并且与第一半导体层的表面相接。源极区域位于主体区域内。漂移区域配置在第一半导体层中的主体区域及源极区域以外的区域。栅极绝缘膜配置在第一半导体层上。栅极电极配置在栅极绝缘膜上。源极电极配置在第一半导体层上，并且，与源极区域电连接。漏极电极配置在半导体基板的背面侧。
温度传感器部具有感测体区域、第一导电型的第一区域、第一导电型的第二区域、第二导电型的第三区域、第一导电型的温度感测通电层、第一电极以及第二电极。感测体区域配置在第一半导体层内，并且，与第一半导体层的表面相接。第一区域及第二区域相互隔开间隔地配置在感测体区域内。第三区域在感测体区域内位于第一区域与第二区域之间。温度感测通电层配置在第一半导体层上，并且，与第一区域的一部分、第三区域、以及第二区域的一部分相接。第一电极与第一区域及感测体区域电连接。第二电极与第二区域电连接。温度感测通电层以比漂移区域高的浓度包括第一导电型杂质。
也可以是，温度感测区域例如还具有将温度传感器部与主区域中的多个单位单元电分离的分离部。也可以是，分离部在第一半导体层内与感测体区域分离地配置。而且，也可以是，分离部具有：分离体区域，其是与第一半导体层的表面相接的第二导电型的分离体区域，且与源极电极电连接；以及第一导电型的第四区域，其位于第一半导体层中的分离体区域与感测体区域之间。
也可以是，分离部例如还具有配置在第一半导体层上、且与第四区域相接的第一导电型的分离强化层，分离强化层以比漂移区域高的浓度包括第一导电型杂质，分离强化层与温度感测通电层电分离。
也可以是，第四区域例如以比漂移区域高的浓度包括第一导电型杂质。
也可以是，温度感测通电层的杂质浓度例如为1×1017cm-3以上且1×1019cm-3以下。
也可以是，温度感测通电层例如为岛状。
也可以是，在从半导体基板的主面的法线方向观察时，第一区域例如配置为包围第二区域，在第一区域与第二区域之间配置有第三区域。
也可以是，多个单位单元分别例如还具备第一导电型的沟道层，该第一导电型的沟道层至少与主体区域相接地配置在第一半导体层与栅极绝缘膜之间，沟道层以比漂移区域高的浓度包括第一导电型杂质。
也可以是，温度传感器部例如还具有第二导电型的感测体接触区域，该第二导电型的感测体接触区域位于感测体区域内，并且，以比感测体区域高的浓度包括第二导电型杂质。电可以是，感测体接触区域与第一电极相接。
也可以是，主体区域及感测体区域的深度方向上的第二导电型的杂质的浓度分布相等。
也可以是，第一半导体层例如是碳化硅半导体层。
(实施方式)
以下，参照附图对本公开的实施方式的半导体装置进行说明。这里，以碳化硅半导体装置为例进行说明。需要说明的是，本实施方式的半导体装置也可以是使用了碳化硅以外的半导体的装置。例如也可以是硅半导体装置。
图1A是示出本实施方式的半导体装置1000的概要的俯视图。
半导体装置1000具备半导体基板101、支承于半导体基板101的多个单位单元(未图示)、以及支承于半导体基板101的温度传感器部32。各单位单元例如是MISFET。
在本说明书中，将半导体装置1000中的配置有多个单位单元的区域20称为“主区域”。另外，将配置有温度传感器部32的区域21称为“温度感测区域”。
在半导体基板101的主面侧还设置有源极焊盘2、栅极焊盘3、第一焊盘5及第二焊盘6等电极焊盘、温度传感器部32的第一电极15及第二电极16。源极焊盘2、栅极焊盘3、第一焊盘5及第二焊盘6相互电绝缘。第一电极15与第一焊盘5电连接，第二电极16与第二焊盘6电连接。第一电极15及第二电极16的一方是“阳极电极”，另一方是“阴极电极”。在本说明书中，有时将第一焊盘5及第二焊盘6中的与阳极电极连接的电极焊盘称为“阳极焊盘”，将与阴极电极连接的电极焊盘称为“阴极焊盘”。
源极焊盘2的至少一部分配置在主区域20。第一焊盘5及第二焊盘6例如配置在温度感测区域21。
接着，对半导体装置1000的构造更加具体地进行说明。
(半导体装置1000的剖面构造)
图1B及图1C分别是半导体装置1000中的主区域20及温度感测区域21的示意性剖视图。图1B示出沿着图1A中的Ib-Ib’线的剖面构造。图1C示出沿着图1A中的Ic-Ic’线的剖面构造。
半导体装置1000具备第一导电型的半导体基板101、以及配置在半导体基板101的主面1a上的第一导电型的第一碳化硅半导体层(也称为“第一半导体层”)100。第一碳化硅半导体层100例如是碳化硅外延层。在半导体基板101的背面1b配置有漏极电极120。
半导体装置1000中的主区域20具备多个单位单元31。这些单位单元31相互并联地连接。温度感测区域21具有温度传感器部32。温度感测区域21还可以具有分离部33和布线部34。分离部33是将温度传感器部32与主区域20中的单位单元31分离的区域。在布线部34能够配置将温度传感器部32与阴极焊盘及阳极焊盘连接的布线、阴极焊盘、阳极焊盘等。
以下，对单位单元31、温度传感器部32、分离部33及布线部34各自的构造进行说明。
<单位单元31>
各单位单元31在第一碳化硅半导体层100内具有第二导电型的体区域(也称为基极区域)103、第一导电型的源极区域104、以及第一导电型的漂移区域102。
主体区域103在第一碳化硅半导体层100内配置为与第一碳化硅半导体层100的表面相接。源极区域104以比漂移区域102高的浓度包括第一导电型杂质。源极区域104在主体区域103内从第一碳化硅半导体层100的表面朝向内部配置。在主体区域103，还可以从第一碳化硅半导体层100的表面朝向内部配置有主体接触区域107。主体接触区域107是以比主体区域103高的浓度包括第二导电型杂质的高浓度第二导电型区域。漂移区域102配置在第一碳化硅半导体层100中的未形成主体区域103、源极区域104及主体接触区域107的区域。在本说明书中，有时将漂移区域102中的位于相邻的主体区域103内的区域111称为“JFET区域”。如后所述，JFET区域111也可以以比漂移区域102高的浓度包括第一导电型的杂质。
各单位单元31还可以具有配置在第一碳化硅半导体层100上的第一导电型的沟道层108。沟道层108例如是以比漂移区域102高的浓度包括第一导电型杂质的碳化硅半导体层。沟道层108的第一导电型杂质的浓度也可以低于源极区域104中的第一导电型杂质的浓度。沟道层108配置为与各单位单元31的至少主体区域103相接即可。例如，沟道层108也可以配置在第一碳化硅半导体层100的表面上的源极区域104的至少一部分、主体区域103、以及JFET区域111的一部分上。
在沟道层108上隔着栅极绝缘膜110配置有栅极电极112。在栅极电极112上设置有层间绝缘层113，使得覆盖单位单元31。在层间绝缘层113上配置有源极电极14。各单位单元31的源极区域104与源极电极14电连接。在该例中，源极电极14在设置于层间绝缘层113的多个开口部(有时称为“源极接触用开口部”)51内与多个单位单元31的源极区域104连接。将源极区域104与源极电极14的连接部41称为“源极连接部”。
虽然未图示，但源极电极14与源极焊盘电连接，栅极电极112与栅极焊盘电连接。另一方面，在半导体基板101的背面1b配置有漏极电极120。
这样的单位单元31例如作为常关型的MISFET而动作。在向漏极-源极间施加了电压Vds的状态下向栅极电极112施加阈值电压以上的电压时，能够在位于栅极电极112的下方的沟道层108流动电流。因此，漏极电流从漏极电极120经由半导体基板101、漂移区域102、沟道层108、源极区域104向源极电极14流动(导通状态)。
<温度传感器部32>
如图1B所示，温度传感器部32具备第二导电型的感测体区域203、第一导电型的第一区域205、第一导电型的第二区域206、第二导电型的第三区域211、第一电极15及第二电极16、以及第一导电型的温度感测通电层208。第一区域205及第二区域206与位于它们之间的第三区域211在第一导电型为n型且第二导电型为p型的情况下形成npn结，在第一导电型为p型且第二导电型为n型的情况下形成pnp结。
在第一导电型为n型且第二导电型为p型的情况下，第一电极15是阳极电极，第二电极16是阴极电极，第一区域205是阳极区域，第二区域206是阴极区域。在第一导电型为p型且第二导电型为n型的情况下，第一电极15是阴极电极，第二电极16是阳极电极，第一区域205是阴极区域，第二区域206是阳极区域。
感测体区域203配置在第一碳化硅半导体层100内，并且，与第一碳化硅半导体层100的表面相接。第一区域205及第二区域206相互隔开间隔地位于感测体区域203内。第一区域205及第二区域206从第一碳化硅半导体层100的表面朝向内部配置。在图示的剖面中，在第二区域206的两侧配置有第一区域205，但也可以仅配置于单侧。
第三区域211是感测体区域203中的位于第一区域205及第二区域206之间的区域。第三区域211从感测体区域203的表面朝向内部配置。在该例中，第三区域211是感测体区域203的一部分，以与感测体区域203相同的浓度包括第二导电型杂质。
第二区域206与第二电极16电连接。第一区域205与第一电极15及感测体区域203电连接。感测体区域203与第一区域205具有相同的电位。
也可以在感测体区域203内，从第一碳化硅半导体层100的表面朝向内部配置感测体接触区域207。感测体接触区域207是以比感测体区域203高的浓度包括第二导电型杂质的高浓度第二导电型区域。在该例中，感测体区域203经由感测体接触区域207而与第一电极15电连接。感测体接触区域207也可以与第一电极15直接相接。
漂移区域102在第一碳化硅半导体层100中的未配置感测体区域203、感测体接触区域207、第一区域205及第二区域206的区域延伸设置。
温度感测通电层208配置在第一碳化硅半导体层100上。温度感测通电层208在第一碳化硅半导体层100的表面上与第一区域205的一部分、
第三区域211、以及第二区域206的一部分相接。温度感测通电层208配置为跨越第三区域211而将第二区域206与第一区域205相连即可。在图示的例子中，温度感测通电层208与第一电极15及第二电极16相接，但也可以不与这些电极接触。
温度感测通电层208是以比漂移区域102高的浓度包括第一导电型杂质的第一导电型的半导体层。例如，温度感测通电层208也可以以比漂移区域102高且比第一区域205及第二区域206低的浓度包括第一导电型杂质。温度感测通电层208的第一导电型杂质的浓度例如也可以为1×1017cm-3以上且1×1019cm-3以下。温度感测通电层208的厚度没有特别限定，但例如也可以为20nm以上且小于第一区域205及第二区域206的深度。需要说明的是，温度传感器部32的各区域及温度感测通电层208的杂质浓度及厚度能够适当调整，使得温度传感器部32具有之后参照图3B及图3C而说明的那样的能量带构造。温度感测通电层208中的杂质浓度与厚度之积(杂质浓度×厚度)、即剂量例如也可以调整为1.0×1011cm-2以上且1.0×1013cm-2以下。
在温度感测通电层208上延伸设置有层间绝缘层113。如图所示，也可以在层间绝缘层113与温度感测通电层208之间延伸设置栅极绝缘膜110。层间绝缘层113具有第一开口部53和第二开口部54。这里，第一开口部53配置为将第一区域205的一部分与感测体接触区域207的一部分(或者感测体区域203的一部分)露出。第二开口部54配置为将第二区域206的一部分露出。这里，在从基板101的法线方向观察时，第二开口部54的整体与第二区域206重叠。
第一电极15配置在层间绝缘层113上及第一开口部53内。第一电极15在第一开口部53内与第一区域205、以及感测体区域203或感测体接触区域207连接。第二电极16配置在层间绝缘层113上及第二开口部54内。第二电极16在第二开口部54内与第二区域206连接。在本说明书中，将第一区域205及感测体区域203与第一电极15电连接的连接部43称为“第一连接部”，将第二区域206与第二电极16电连接的连接部44称为“第二连接部”。
虽然未图示，但第一电极15及第二电极16也可以与设置于外部的控制部连接。
感测体区域203也可以通过与主体区域103相同的离子注入工序而形成。在该情况下，感测体区域203及主体区域103的深度方向上的第一导电型杂质的浓度分布也可以相同。同样，第二区域206、第一区域205及源极区域104也可以通过相同的离子注入工序而形成，这些区域的深度方向上的第一导电型杂质的浓度分布相同。另外，感测体接触区域207及主体接触区域107也可以通过相同的离子注入工序而形成，这些区域的深度方向上的第二导电型杂质的浓度分布相同。
温度感测通电层208也可以使用与沟道层108相同的半导体膜(这里为相同的碳化硅半导体膜)而形成。在该情况下，温度感测通电层208及沟道层108的厚度及第一导电型杂质的浓度也可以相同。
以第一导电型为n型且第二导电型为p型的情况为例来说明温度传感器部32的动作。向第一电极15与第二电极16之间施加顺方向电压(称为“阳极-阴极间电压”)Vac，控制为使固定的顺方向电流在第一电极15与第二电极16之间流动。顺方向电流从作为阳极区域的第一区域205经由温度感测通电层208向作为阴极区域的第二区域206流动。在半导体装置1000通过进行开关动作而使第一碳化硅半导体层100的表面部分的温度上升时，依赖于该温度，阳极-阴极间电压Vac变小。因此，通过测定阳极-阴极间电压Vac，能够检测第一碳化硅半导体层100的表面部分的温度(结温度)。
在本实施方式的温度传感器部32中，在向温度传感器部32施加阳极-阴极间电压Vac时，作为阴极区域的第二区域206内的电子注入到温度感测通电层208，在温度感测通电层208内向阳极侧移动。即便施加了阳极-阴极间电压Vac，电子也难以从第二区域206注入到感测体区域203，因此，如后所述，能够抑制由第二区域206、感测体区域203及漂移区域102构成的寄生双极晶体管的动作。因此，能够利用阳极-阴极间电压Vac的温度依赖性，高精度地检测结温度。由此，能够将使半导体装置1000动作的温度范围扩大到最大结温度(例如175℃左右)的附近，因此，能够进一步提高半导体装置的功率密度。
需要说明的是，在第一导电型为p型且第二导电型为n型的情况下，温度传感器部32也与上述同样地动作。但是，阳极区域成为第二区域206，阴极区域成为第一区域205。
<分离部33>
如图1B所示，分离部33具有：在第一碳化硅半导体层100内与感测体区域203分离地配置的第二导电型的分离体区域303；以及位于第一碳化硅半导体层100中的分离体区域303与感测体区域203之间的第一导电型的第四区域311。分离体区域303与源极电极14电连接。也可以在第四区域311的至少一部分上配置第一导电型的分离强化层308。
分离体区域303与第一碳化硅半导体层100的表面相接。在该例中，分离体区域303在感测体区域203与主体区域103之间，与这些区域隔开间隔而配置。在分离体区域303内也可以具有以比分离体区域303高的浓度包括第二导电型杂质的分离体接触区域307。分离体区域303也可以经由分离体接触区域307而与源极电极14连接。
第四区域311也可以是漂移区域102的一部分。或者，第四区域311也可以是以比漂移区域102高的浓度包括第一导电型杂质的高浓度第一导电型区域。通过提高第四区域311的第一导电型杂质的浓度，能够提高第四区域311的分离能力。
分离强化层308配置在第一碳化硅半导体层100上，并且与第四区域311相接。分离强化层308也可以以比漂移区域102高的浓度包括第一导电型杂质。
分离强化层308优选与温度感测通电层208电分离。当将温度感测通电层208与分离强化层308连接时，本发明人研究发现，第一区域205与漂移区域102可能经由温度感测通电层208及分离强化层308而发生短路。详细后述。
分离强化层308、温度感测通电层208及沟道层108也可以相互电分离。如图所示，分离强化层308例如也可以在温度感测通电层208与沟道层108，与这些层隔开间隔而配置。在该例中，分离强化层308、温度感测通电层208及沟道层108由相同的碳化硅半导体膜(称为“第二碳化硅半导体层”)形成。通过设置于第二碳化硅半导体层的第三开口部61，将分离强化层308与温度感测通电层208相互分离。同样，通过设置于第二碳化硅半导体层的第四开口部62，将分离强化层308与沟道层108相互分离。
分离强化层308与第四区域311的至少一部分相接即可。另外，分离强化层308可以遍及分离部33而形成，也可以仅配置于分离部33的一部分。
在分离强化层308上延伸设置有层间绝缘层113。如图所示，也可以在层间绝缘层113与分离强化层308之间延伸设置栅极绝缘膜110。层间绝缘层113具有将分离体区域303或分离体接触区域307的一部分露出的开口部(有时称为“分离体接触用开口部”)52。在层间绝缘层113上及分离体接触用开口部52内配置有源极电极14。源极电极14在分离体接触用开口部52内与分离体区域303或分离体接触区域307电连接。将源极电极14与分离体区域303的连接部42称为“分离体连接部”。由于分离体区域303与源极电极14连接，因此，与单位单元31的主体区域103及源极区域104是相同的电位。
在分离部33中，也可以在层间绝缘层113上配置第一电极15的一部分。第一电极15与分离体区域303及分离强化层308由层间绝缘层113电分离。
<布线部34>
如图1C所示，布线部34具有第二导电型的布线下体区域403和第一导电型的体盖层408。
布线下体区域403配置在第一碳化硅半导体层100内，并且与第一碳化硅半导体层100的表面相接。布线下体区域403与感测体区域203电分离。布线下体区域403也可以与分离部33中的分离体区域303连接。
体盖层408在第一碳化硅半导体层100上配置为与布线下体区域403相接。体盖层408例如也可以是以比漂移区域102高的浓度包括第一导电型杂质的高浓度杂质半导体层。体盖层408与温度感测通电层208分离。体盖层408也可以与分离部33中的分离强化层308连接。
在布线下体区域403内，也可以配置以比布线下体区域403高的浓度包括第二导电型杂质的布线下体接触区域407。布线下体接触区域407也可以与分离部33中的分离体接触区域307连接。
第一碳化硅半导体层100中的布线下体区域403及布线下体接触区域407以外的区域是漂移区域102。
在体盖层408上延伸设置有层间绝缘层113。如图所示，也可以在层间绝缘层113与体盖层408之间延伸设置栅极绝缘膜110。第一电极15及第二电极16中的阳极电极在层间绝缘层113上延伸至阳极焊盘，阴极电极在层间绝缘层113上延伸至阴极焊盘。需要说明的是，有时将阳极电极及阴极电极中的、位于温度传感器部32与阳极焊盘及阴极焊盘之间的部分称为“阳极布线”及“阴极布线”。阳极布线及阴极布线通过层间绝缘层113而与布线下体区域403及体盖层408电分离。
层间绝缘层113具有将布线下体区域403或布线下体接触区域407的一部分露出的开口部(有时称为“布线下开口部”)55。在层间绝缘层113上及布线下开口部55内，与层间绝缘层113上的第一电极15及第二电极16隔开间隔地配置有源极电极14。源极电极14在布线下开口部55内与感测体区域203或感测体接触区域207电连接。将源极电极14与布线下体区域403的连接部45称为“布线下体连接部”。布线下体连接部45也可以与分离体连接部42相连。
分离体区域303、布线下体区域403、感测体区域203及主体区域103也可以通过相同的离子注入工序而形成。在该情况下，这些体区域的深度方向上的第二导电型杂质的浓度分布也可以大致相同。同样，分离体接触区域307、布线下体接触区域407、感测体接触区域207及主体接触区域107也可以通过相同的离子注入工序而形成。这些接触区域的深度方向上的第二导电型杂质的浓度分布也可以大致相同。
此外，分离强化层308、体盖层408、温度感测通电层208及沟道层108也可以使用相同的半导体膜(这里为第二碳化硅半导体层)而形成。在该情况下，分离强化层308、体盖层408、温度感测通电层208及沟道层108的厚度及第一导电型的杂质浓度也可以大致相同。分离强化层308与体盖层408也可以一体地形成，且彼此相连。
(半导体装置1000的平面构造)
接着，参照图2A～图2C，对半导体装置1000的平面构造进行说明。
图2A、图2B及图2C分别是示例半导体装置1000中的温度感测区域21、以及温度感测区域21与主区域20的边界部分的放大俯视图。图2A示出设置于半导体基板101的主面侧的电极构造。为了容易理解，在图2A中未图示各电极焊盘。另外，图2B示出配置在半导体基板101上的第一碳化硅半导体层100的表面构造，图2C示出配置在第一碳化硅半导体层100上的沟道层108、温度感测通电层208、分离强化层308及体盖层408的形状。为了容易理解，在图2B及图2C中未图示各电极焊盘及电极构造。
如图2A所示，在半导体基板101的主面侧，源极电极14、第一电极15及第二电极16相互隔开间隔而配置。源极电极14也可以配置为包围由第一电极15及第二电极16构成的一对电极构造。
源极电极14通过多个源极连接部41而与多个单位单元的源极区域(未图示)电连接。源极电极14还通过分离体连接部42而与分离体区域(未图示)电连接，通过布线下体连接部45而与布线下体区域(未图示)电连接。第二电极16通过第二连接部44而与温度传感器部的第二区域(未图示)电连接。第一电极15通过第一连接部43而与温度传感器部的第一区域及感测体区域(均未图示)电连接。
在该例中，在从半导体基板101的法线方向观察时，第二电极16从未图示的第二焊盘延伸至温度感测部的大致中央。第一电极15在温度传感器部32从未图示的第一焊盘呈コ字状(U形)地延伸，使得包围第二电极16的端部。第二连接部44也可以位于第二电极16的端部。第一连接部43也可以呈コ字状(U形)地设置为包围第二电极16的端部。
需要说明的是，源极电极14、第一电极15、第二电极16、源极连接部41、第一连接部43及第二连接部44的配置、形状不局限于图示的例子。例如，多个第一连接部43及/或多个第二连接部44也可以隔开间隔而配置。
如图2B所例示，在从半导体基板101的法线方向观察时，温度传感器部32也可以被多个单位单元31包围。例如，温度传感器部32也可以配置在半导体基板101的大致中央。分离部33也可以在温度传感器部32与多个单位单元31之间配置为包围温度传感器部32。分离部33不仅可以配置在温度传感器部32与单位单元31之间，也可以配置在温度传感器部32与布线部34之间。
接着，参照图2B，对第一碳化硅半导体层100的表面的构造进行说明。在第一碳化硅半导体层100的表面上，在主区域离散地配置有各单位单元31的主体区域103。主体区域103例如是矩形。在主体区域103内配置有源极区域104及主体接触区域107。
单位单元31也可以在半导体基板101上沿x方向及y方向二维地排列。单位单元31也可以呈格子状排列。或者，虽然未图示，但单位单元31也可以呈交错状配置。更具体而言，沿y方向的单位单元31的配置也可以错开1/2周期。
在从半导体基板101的法线方向观察时，第一区域205也可以配置为包围第二区域206。第三区域211位于第一区域205与第二区域206之间。根据这样的结构，在被第一区域205包围的第二区域206的周缘整体(在第二区域206为矩形的情况下是整个四条边)能够流动电流，因此，能够在抑制温度传感器部32所需要的面积的同时，提高温度传感器部32的电流密度。
需要说明的是，第一区域205及第二区域206的配置不局限于图示的例子。在本实施方式中，至少一对第一区域205及第二区域206隔着第三区域211配置即可。例如，第一区域205也可以不包围第二区域206。
分离部33也可以配置为包围温度传感器部32。这里，分离体区域303及分离体接触区域307配置为包围温度传感器部32。第四区域311位于温度传感器部32的感测体区域203与分离体区域303之间。
布线部34配置在分离部33与阳极焊盘及阴极焊盘之间。布线下体区域403也可以与分离体区域303相连而形成。
如图2C所示，在第一碳化硅半导体层100上配置有沟道层108、温度感测通电层208、分离强化层308及体盖层408。这些层也可以通过单一的碳化硅半导体膜(第二碳化硅半导体层)的图案化而形成。
在图2C所示的例子中，温度感测通电层208呈岛状地配置于温度传感器部32。分离强化层308配置为与温度感测通电层208隔开间隔地包围温度感测通电层208。分离强化层308与温度感测通电层208例如通过设置于第二碳化硅半导体层的第三开口部61而分离。体盖层408配置在分离强化层308的阳极焊盘及阴极焊盘侧。体盖层408与分离强化层308也可以相连。在体盖层408及分离强化层308的外侧(与温度传感器部32相反的一侧)，与体盖层408及分离强化层308隔开间隔地配置有沟道层108。沟道层108与体盖层408及分离强化层308例如通过设置于第二碳化硅半导体层的第四开口部62而分离。
需要说明的是，半导体装置1000中的各电极、各层及各区域的配置、形状等不局限于图2A～图2C所示的例子。另外，还可以设置其他的感测区域及其他的电极焊盘。
(温度传感器部32的动作)
这里，例如与专利文献1所公开的以往的半导体装置中的温度传感器比较地说明本实施方式中的温度传感器部32的动作。
·以往的温度传感器的动作
如前所述，例如专利文献1公开了在SiC半导体装置中的SiC基板内设置作为温度传感器发挥功能的pn二极管的结构。在本说明书中，将这样的pn二极管称为“温度传感器二极管”。
本发明人研究发现，在具有温度传感器二极管的以往的半导体装置中，由于形成于温度感测区域的寄生双极晶体管的动作，有时难以精确地检测结温度。以下，参照附图详细进行说明。需要说明的是，这里，以第一导电型为n型且第二导电型为p型的情况为例进行说明，但第一导电型也可以是p型，第二导电型也可以是n型。
图8是示出具备温度传感器二极管90的参考例的半导体装置900的一部分的示意性剖视图。图9是温度传感器二极管90的放大剖视图。在图8及图9中，针对与图1B相同的构成要素标注了相同的参照标记。图8中的粗线的箭头表示电子的流动方向，电流朝与箭头相反的方向流动。
半导体装置900的温度传感器二极管90是具有p型的阳极区域93和n型的阴极区域94的pn二极管。具体而言，温度传感器二极管90具有：形成在第一碳化硅半导体层100内的p型的感测体区域203；配置在感测体区域203内的n型的阴极区域94；以及配置在第一碳化硅半导体层100上的阴极电极96及阳极电极95。阴极电极96与阴极区域94相接，阳极电极95与感测体区域203的一部分相接。感测体区域203中的与阳极电极95相接且与阴极区域94对置的p型的区域93作为“阳极区域”发挥功能。
在温度传感器二极管90中，在未向阳极-阴极间施加电压的状态下，在阴极区域94与阳极区域93的结部分产生以导带能量及价带能量之差、即带隙能量为标准的能量势垒。这里，将与能量差相当的电位(扩散电位)VD1设为3V。当向阳极-阴极间例如施加扩散电位VD1以上的顺电压Vac时，n型的阴极区域94与p型的阳极区域93的结部分的能量势垒几乎消失。由此，如图8的箭头97所示，阴极区域94内的电子注入到感测体区域203(包括阳极区域93)，电流开始流动。然而，由于向源极电极(与阴极电极96相同的电位)14与漏极电极120之间施加了较高的电压Vds(例如200V以上)，因此，注入到感测体区域203的电子的大部分不向阳极电极95流动，而是如箭头98所示，会向漂移区域102流动。即，可能产生如下问题：即便想要使电流向温度传感器二极管90流动，相较于温度传感器二极管90，电流主要也会向由阴极区域94、感测体区域203及漂移区域102构成的寄生双极晶体管(这里为寄生NPN晶体管)流动。
图10A及图10B是示出参考的半导体装置900中的阳极-阴极间电压Vac与电流之间的关系的图。在模拟中，将漏极-源极间电压Vds设为200V。
各图的横轴是阳极-阴极间电压Vac，纵轴是电流。另外，线80表示从阴极电极96流出的电流，线81表示向漏极电极120流入的电流。需要说明的是，在本说明书中，从阴极电极96流出的电流表示在温度传感器二极管90流动的电流与在寄生双极晶体管流动的电流之和，向漏极电极120流入的电流表示在寄生双极晶体管流动的电流。因此，由从阴极电极96流出的电流(线80)减去向漏极电极120流入的电流(线81)而得到的电流成为从阳极电极95流向阴极电极96的“温度感测电流”。需要说明的是，在图10A和图10B中，虽然纵轴的刻度分别以对数显示与线性显示而不同，但表示相同的结果。
根据图10A及图10B可知，在参考例的半导体装置900中，温度传感器二极管90的上升电压V3比寄生双极晶体管的上升电压V2稍小，为2V左右。另外，在将扩散电位VD1设为3V时，即便向阳极-阴极间施加比扩散电位VD1小的(例如2V左右的)电压Vac，也不流动足够的温度感测电流。在电压Vac为2V左右时，虽然阴极区域94与阳极区域93的结部分的能量势垒变低，但不消失而存在，因此，认为难以从阴极区域94向感测体区域203注入电子。
另一方面，若阳极-阴极间电压Vac为扩散电位VD1以上，则阴极区域94与阳极区域93的结部分的能量势垒几乎消失，因此，从阴极区域94向感测体区域203注入电子。然而，注入到感测体区域203的电子的大部分流向漂移区域102，因此，无法使电子经由阳极区域93向阳极电极95选择性地流动。即，可知无法一边抑制寄生双极晶体管动作、一边选择性地向温度传感器二极管90流动电流。
·本实施方式的温度传感器部32的动作
在本实施方式中，能够在抑制温度感测区域中的寄生双极晶体管的动作的同时使温度传感器部32动作。另外，能够将为了使温度传感器部32动作而向阳极-阴极间施加的电压Vac抑制得比扩散电位VD1低。
以下，以第一导电型为n型且第二导电型为p型的情况为例进行说明，但第一导电型也可以为p型，第二导电型也可以为n型。
图3A是本实施方式中的温度传感器部32的示意性放大剖视图。
温度传感器部32具有npn结，该npn结包括n型的第一区域205及n型的第二区域206、以及位于它们之间的p型的第三区域211。温度感测通电层208配置在npn结上。第一区域205是阳极区域，第二区域206是阴极区域。
图3B是沿着图3A中的IIIb-IIIb’线而示出温度感测通电层208内的能量带构造的示意图。图3C是沿着图3A中的IIIc-IIIc’线而示出第二区域206、第三区域211及第一区域205的能量带构造的示意图。在这些图中，以实线示出施加阳极-阴极间电压Vac之前的能带构造，以虚线示出向阳极-阴极间施加了2V的电压Vac时的能带构造。将与第二区域206和第三区域211的传导带的能量差对应的扩散电位VD1设为3V。
如图3C的实线所示，在温度传感器部32中的n型的第二区域206与p型的第三区域211的结部分存在由扩散电位VD1引起的能量势垒(电位差：VD1)。另一方面，在温度感测通电层208内，如图3B的实线所示，在第二区域206与第三区域211的结部分上，由于第三区域211的影响而存在具有比扩散电位VD1小的电位差VD2的能量势垒。
当向阳极-阴极间施加比扩散电位VD1小的(例如2V的)电压Vac时，如图3C的虚线所示，虽然第二区域206与第三区域211的结部分的能量势垒变低，但不消失。另一方面，如图3B的虚线所示，在温度感测通电层208内，能量势垒消失。因此，认为第二区域206内的电子几乎向第三区域211注入，而是从第二区域206通过温度感测通电层208流向第一区域205侧。
这样，在温度传感器部32中，不从第二区域206向第三区域211、即感测体区域203注入电子，因此，能够抑制由第二区域206、感测体区域203及漂移区域102构成的寄生双极晶体管的动作。
另外，在本实施方式中，向阳极-阴极间施加的电压Vac例如为温度感测通电层208内的能量势垒的电位差VD2以上即可，能够抑制得比扩散电位VD1低。因此，能够减小为了温度检测而由温度传感器部32产生的消耗功率(电流×电压)，因此，也具有能够减轻温度传感器部32中的自身发热且维持温度检测的精度这样的优点。
图4A及图4B是示出本实施方式的半导体装置1000中的阳极-阴极间电压Vac与电流之间的关系的图。在模拟中，将漏极-源极间电压Vds设为200V。
各图的横轴是阳极-阴极间电压Vac，纵轴是电流。另外，线80表示从阴极电极流出的电流，线81表示向漏极电极流入的电流。在图4A和图4B中，纵轴的刻度分别以对数显示与线形显示而不同，但表示相同的结果。
如图4A及图4B所示，在本实施方式的半导体装置1000中，通过设置n+型的温度感测通电层208，能够使温度传感器部32的上升电压V1远小于寄生双极晶体管的上升电压V2。因此，通过控制阳极-阴极间电压Vac，能够在将在寄生双极晶体管流动的电流抑制得较小的同时，向温度传感器部32流动规定的电流。
阳极-阴极间电压Vac能够设定为温度传感器部32的上升电压V1以上，例如为1.5V程度以上。另一方面，在阳极-阴极间电压Vac小于扩散电位VD1(这里为3V)时，几乎不向寄生双极晶体管流动电流。因此，通过将阳极-阴极间电压Vac例如设定得比扩散电位VD1低，能够更加有效地抑制寄生双极晶体管的动作，能够选择性地仅向温度传感器部32流动电流。
根据这样的结果可知，根据本实施方式，能够利用温度传感器部32更加精确地检测半导体装置1000的结温度。另外，确认出能够使温度传感器部32动作用的阳极-阴极间电压Vac低于以往。
(温度感测通电层208及分离强化层308的构造)
接着，说明本发明人对温度感测通电层208及分离强化层308的构造的研究结果。这里，以第一导电型为n型且第二导电型为p型的情况为例进行说明，但第一导电型也可以为p型，第二导电型也可以为n型。
本发明人使用器件模拟器，调查温度传感器部32及分离部33的电子电流密度的分布，由此，求出温度感测通电层208及分离强化层308的构造与漏电流之间的关系。
图5A是示出温度感测通电层208与分离强化层308分离的情况下的温度传感器部32及分离部33的霍尔电流密度的分布的剖视图，图5B是示出温度感测通电层208与分离强化层308相连的情况下的温度传感器部32及分离部33的霍尔电流密度的分布的剖视图。将向作为阴极区域的第二区域206的施加电压Vc设为0V、将向作为阳极区域的第一区域(未图示)的施加电压Va设为1V、将漏极-源极间电压Vds设为10V而进行了模拟。向感测体区域203施加的电压Vbd与向阳极区域的施加电压Va(＝1V)相等。
如图5B所示，在温度感测通电层208与分离强化层308相连的情况下，当向感测体区域203施加正电压Vbd时，由于背栅效应，在温度感测通电层208中的位于感测体区域203上的部分的表面形成电子层218。因此，第二区域206内的电子可能经由温度感测通电层208移动至分离强化层308中的位于漂移区域102上的部分，注入到漂移区域102。其结果是，可能产生漏电流99。
与此相对，如图5A所示，当温度感测通电层208与分离强化层308分离时，即便向感测体区域203施加正电压Vbd，温度感测通电层208内的电子也被能量势垒阻碍向感测体区域203侧的移动。因此，第二区域206与漂移区域102不电连接，难以产生图5B所示的漏电流。
根据上述的结果，确认出优选将温度感测通电层208与分离强化层308电分离的结构。
(半导体装置1000的制造方法)
接着，参照图6A至图6K，对半导体装置1000的制造方法的一例进行说明。在以下的说明中，将第一导电型设为n型，将第二导电型设为p型，但第一导电型也可以为p型，第二导电型也可以为n型。另外，各层的材料、厚度、杂质的种类、浓度等也是示例。
首先，如图6A所示，准备n型的半导体基板101。接着，在半导体基板101的主面1a上例如通过外延成长而形成n型的第一碳化硅半导体层100。
作为半导体基板101，例如使用使4H-SiC(0001)面在[11-20]方向上偏离了4°的裁切(off-cut)基板。半导体基板101中的n型杂质的浓度例如是1×1019cm-3左右。第一碳化硅半导体层100例如由4H-SiC构成。第一碳化硅半导体层100中的n型杂质浓度设定为比半导体基板101中的n型杂质浓度低。第一碳化硅半导体层100中的n型杂质的浓度、即漂移区域的n型杂质的浓度例如为1×1014cm-3以上且1×1017cm-3以下。第一碳化硅半导体层100的厚度例如为10μm左右。
接着，如图6B所示，在第一碳化硅半导体层100的上形成掩模(未图示)，向第一碳化硅半导体层100注入p型杂质离子(例如Al离子或B离子)。由此，在主区域20形成主体区域103，在温度感测区域21形成感测体区域203、分离体区域303及布线下体区域(未图示)。分离体区域303例如也可以在感测体区域203与主体区域103之间形成为包围感测体区域203。另外，布线下体区域例如也可以与分离体区域303连接而形成。
分离体区域303的宽度例如是30μm。分离体区域303的宽度例如也可以设定为与主体区域103的宽度相同或者比主体区域103的宽度大。需要说明的是，分离体区域303具有将温度传感器部32与主区域20中的单位单元31电分离的功能即可，分离体区域303的宽度优选在能够具有该功能的范围内设定得尽量小。另外，相邻的主体区域103间的距离、以及分离体区域303与主体区域103或感测体区域203之间的距离d1、d2分别例如为0.5μm以上且3.0μm以下。
在同时形成主体区域103、感测体区域203、分离体区域303及布线下体区域的情况下，这些体区域103、203、303及布线下体区域的深度方向上的p型杂质的浓度分布变得相同。p型杂质的掺杂浓度例如为1×1017以上且1×1020cm-3以下。这些体区域的深度例如为0.8μm左右。虽然未图示，但也可以与这些体区域103、203、303及布线下体区域同时地，在半导体装置1000的终端区域也形成电场松弛环(Field Limited Ring：FLR)。需要说明的是，也可以将主体区域103、感测体区域203、分离体区域303及布线下体区域独立地形成。在独立形成这些区域的情况下，能够分别设定p型掺杂物浓度及深度。
接下来，如图6C所示，使用掩模(未图示)，向主体区域103的一部分及感测体区域203的一部分注入n型杂质离子(例如氮离子)。由此，在主体区域103内形成源极区域104，在感测体区域203内形成第一区域(这里为阳极区域)205及第二区域(这里为阴极区域)206。第一区域205与第二区域206分离地配置。第一区域205与第二区域206的距离例如也可以为0.5μm以上且3.0μm以下。源极区域104、第一区域205及第二区域206中的n型杂质的掺杂浓度例如为1×1018cm-3以上且1×1021cm-3以下。
这里，在从半导体基板101的法线方向观察时，将第一区域205形成为包围第二区域206(参照图2B)，因此，在与半导体基板101垂直的任意的剖面中，第一区域205位于第二区域206的两侧。需要说明的是，也可以将第一区域205配置为，使第一区域205仅位于第二区域206的单侧。
如图6D所示，使用掩模(未图示)，向主体区域103、感测体区域203及分离体区域303注入p型杂质离子(例如Al离子)。由此，在主体区域103形成主体接触区域107，在感测体区域203形成感测体接触区域207，在分离体区域303形成分离体接触区域307。另外，虽然未图示，但在布线下体区域形成布线下体接触区域。布线下体接触区域例如也可以与分离体接触区域307连接而形成。接触区域107、207、307及布线下体接触区域中的p型杂质的掺杂浓度例如为1×1019cm-3以上且1×1021cm-3以下，深度例如为400nm左右。
感测体接触区域207优选不配置在位于第一区域205与第二区域206之间的第三区域211。这是因为，由于感测体接触区域207的p型杂质的浓度高于第三区域211的p型杂质浓度，因此，图3B所示的温度感测通电层208内的能量势垒变高，电位差VD2变大。当电位差VD2变大时，与扩散电位VD1的差缩小，因此，从第二区域206向感测体区域203注入的电子增加，有可能导致由第二区域206、感测体区域203及漂移区域102构成的寄生双极晶体管动作。
虽然未图示，但在主区域20及温度感测区域21中，也可以向第一碳化硅半导体层100中的位于相邻的主体区域103之间的JFET区域111、位于分离体区域303与感测体区域203之间的第四区域311、位于分离体区域303与主体区域103之间的第五区域312注入n型杂质离子(例如氮离子)(参照图7)。在该情况下，JFET区域111、第四区域311及第五区域312的深度方向上的n型杂质的浓度分布相同。这些区域的n型杂质的掺杂浓度例如为1×1016cm-3以上且1×1018cm-3以下。JFET区域111、第三区域211及第四区域311的深度例如能够设定为大于主体区域103、感测体区域203、分离体区域303的深度。
第一碳化硅半导体层100中的未形成主体区域103、源极区域104、主体接触区域107、感测体区域203、感测体接触区域207、分离体区域303、分离体接触区域307、布线下体区域(未图示)及布线下体接触区域(未图示)的区域成为漂移区域102。
图6B至图6D所示的杂质注入工序的顺序没有特别限定。在这些注入工序之后进行活化退火。活化退火例如是在不活性气氛中以1700℃左右的温度进行30分左右。
接着，如图6E所示，在第一碳化硅半导体层100上，形成以比漂移区域102高的浓度包括第一导电型杂质的第二碳化硅半导体层200。第二碳化硅半导体层200中的n型杂质的浓度也可以比漂移区域102的n型杂质的浓度高，且比第一区域205及第二区域206的n型杂质的浓度低。第二碳化硅半导体层200中的n型杂质的浓度例如为1×1017cm-3以上且1×1019cm-3以下。第二碳化硅半导体层200的厚度例如为20nm以上且200nm以下。
第二碳化硅半导体层200例如通过外延成长而形成。需要说明的是，第二碳化硅半导体层200的形成方法没有特别限定。例如也可以通过离子注入而在第一碳化硅半导体层100的表层形成第二碳化硅半导体层200。第二碳化硅半导体层200可以由单一的n型层构成，也可以具有层叠构造。
接着，如图6F所示，进行第二碳化硅半导体层200的图案化，形成用于将第二碳化硅半导体层200中的成为温度感测通电层208的部分与其他部分(这里为成为分离强化层308及沟道层108的部分)分离的第三开口部61。由此，例如得到岛状的温度感测通电层208。
在该图案化工序中，虽然未图示，但也可以一并形成用于将成为分离强化层308的部分与成为沟道层108的部分分离的第四开口部62。需要说明的是，在本实施方式中，在将分离体接触用开口部52形成于层间绝缘层113及栅极绝缘膜110之后，在分离体接触用开口部52形成后述的镍硅化物层时，形成第四开口部62。
第三开口部61的宽度没有特别限定，但例如也可以为1μm以上且10μm以下。另外，第四开口部62的宽度没有特别限定，但例如也可以与源极接触用开口部51相同。
接下来，如图6G所示，在第二碳化硅半导体层200的表面形成栅极绝缘膜110。栅极绝缘膜110例如也可以通过第二碳化硅半导体层200的热氧化而形成。栅极绝缘膜110的厚度例如为70nm左右。
之后，如图6H所示，在栅极绝缘膜110的表面形成栅极用导电膜，进行栅极用导电膜的图案化。由此，得到栅极电极112。作为栅极用导电膜，例如也可以使用掺杂了7×1020cm-3左右的磷的多晶硅膜(未图示)。多晶硅膜的厚度例如为500nm左右。这里，通过在栅极用导电膜设置多个开口部，从而形成包括各单位单元31的栅极电极112的栅极层。在从半导体基板101的法线方向观察时，开口部分别配置为与各单位单元31的源极区域104的至少一部分、主体区域103、以及JFET区域111的至少一部分重叠。
接下来，如图6I所示，将层间绝缘层113形成为覆盖栅极电极112的表面及栅极绝缘膜110的表面。作为层间绝缘层113，例如也可以通过化学气相成长(Chemical VaporDeposition：CVD)法而形成SiO2层。层间绝缘层113的厚度例如为1.5μm。
之后，如图6J所示，通过使用了掩模(未图示)的干蚀刻来进行层间绝缘层113及栅极绝缘膜110的图案化。这里，在层间绝缘层113中的位于各单位单元31的主体接触区域107的一部分及源极区域104的一部分上的部分形成源极接触用开口部51，在位于分离体接触区域307的一部分上的部分形成分离体接触用开口部52，在位于感测体接触区域207的一部分及第一区域205的一部分上的部分形成第一开口部53，在位于第二区域206的一部分上的部分形成第二开口部54，以及在位于布线下体接触区域的一部分上的部分形成布线下开口部(对此未图示)。
接下来，如图6K所示，在源极接触用开口部51内、分离体接触用开口部52内及布线下开口部内，形成与源极区域104、主体接触区域107、分离体接触区域307及布线下体接触区域(未图示)相接的源极电极14，并且，在第一开口部53内，形成与第一区域205及感测体接触区域207相接的第一电极(这里为阳极电极)15，在第二开口部54内，形成与第二区域206相接的第二电极(这里为阴极电极)16。另外，在半导体基板101的背面1b形成漏极电极120。这些电极例如能够如以下那样形成。
首先，在层间绝缘层113上、以及开口部51、52、53、54及布线下开口部内，例如形成厚度50～100nm左右的镍膜，通过蚀刻，留下位于各开口部51、52、53、54及布线下开口部的内部的部分而去除镍膜。接着，在不活性气氛内，例如进行950℃且5分钟的热处理，使镍与碳化硅表面发生反应。由此，在各开口部51、52、53、54及布线下开口部内形成镍硅化物层。源极接触用开口部51内的镍硅化物层与源极区域104及主体接触区域107形成欧姆接触。同样，分离体接触用开口部52内的镍硅化物层与分离体接触区域307形成欧姆接触，第一开口部53内的镍硅化物层与第一区域205及感测体接触区域207形成欧姆接触，第二开口部54内的镍硅化物层与第二区域206形成欧姆接触，布线下开口部内的镍硅化物层与布线下体接触区域形成欧姆接触(对此未图示)。
另外，在半导体基板101的背面1b，例如堆积厚度为150nm左右的钛，进行同样的热处理，使钛与碳化硅表面发生反应。由此，形成硅化钛层。硅化钛层与半导体基板101形成欧姆接触。
接下来，在层间绝缘层113上、以及各开口部51、52、53、54及布线下开口部内，形成上部布线膜，使得与镍硅化物层相接。这里，作为上部布线膜，例如堆积厚度为4μm左右的铝膜。之后，通过对上部布线膜进行蚀刻，得到源极电极14、第一电极15及第二电极16。另外，在半导体基板101的背面1b，通过在硅化钛层上依次层叠例如Ti、Ni、Ag而形成漏极电极120。通过以上那样制造出半导体装置1000。
(半导体装置的其他例)
本实施方式的半导体装置也可以在分离部33不具备分离强化层308。另外，也可以在主区域20不具备沟道层108。在该情况下，在各单位单元31中，栅极绝缘膜110配置为与第一碳化硅半导体层100的表面相接。当向栅极电极112施加正电压时，在源极区域104与JFET区域之间，电子在主体区域103与栅极绝缘膜110的界面附近被感应而成为反转状态，形成反转层(反转沟道构造)。
上述那样的构造在第二碳化硅半导体层200的图案化工序中，通过将第二碳化硅半导体层200中的位于主区域20或分离部33的部分去除而得到。
图7是示例本实施方式的又一半导体装置2000的剖视图。
半导体装置2000与半导体装置1000的不同之处在于，JFET区域111及第四区域311以比漂移区域102高的浓度包括第一导电型杂质这一点。JFET区域111及第四区域311能够通过以相同的离子注入工序向第一碳化硅半导体层100注入第一导电型杂质而形成。
本公开的半导体装置也可以是使用了碳化硅半导体以外的半导体、例如，氮化镓(GaN)、氧化镓(Ga2O3)、金刚石等其他的宽带隙半导体的半导体装置，还可以是使用了硅半导体的硅半导体装置。
另外，本公开的半导体装置不局限于纵型MISFET，也可以是其他的半导体装置。本公开的半导体装置例如也可以是结型场效应晶体管(Junction Field EffectTransistor：JFET)、或者使用了与第一碳化硅半导体层100不同的导电型的碳化硅晶片的绝缘栅极双极晶体管(Insulated Gate Bipolar Transistor：IGBT)。
产业上的可利用性
在本说明书中公开的技术例如在用于功率转换器的半导体器件用途中是有用的。尤其是在用于搭载于车载用、产业设备用等的功率变换器的功率半导体器件用途中是有用的。

Claims (11)

1.一种半导体装置，具备：
第一导电型的半导体基板；
第一半导体层，其位于所述半导体基板的主面上，并且，在主面具有主区域及温度感测区域；
多个单位单元，其配置于所述主区域，并且，相互并联地连接；以及
温度传感器部，其配置于所述温度感测区域，
所述多个单位单元分别具有：
第二导电型的主体区域，其配置在所述第一半导体层内，并且，与所述第一半导体层的表面相接；
第一导电型的源极区域，其位于所述主体区域内；
第一导电型的漂移区域，其配置在所述第一半导体层中的所述主体区域及所述源极区域以外的区域；
栅极绝缘膜，其配置在所述第一半导体层上；
栅极电极，其配置在所述栅极绝缘膜上；
源极电极，其配置在所述第一半导体层上，并且，与所述源极区域电连接；以及
漏极电极，其配置于所述半导体基板的背面，
所述温度传感器部具有：
第二导电型的感测体区域，其配置在所述第一半导体层内，并且，与所述第一半导体层的表面相接；
第一导电型的第一区域及第一导电型的第二区域，其相互隔开间隔地配置在所述感测体区域内；
第二导电型的第三区域，其在所述感测体区域内位于所述第一区域与所述第二区域之间；
第一导电型的温度感测通电层，其配置在所述第一半导体层上，并且，与所述第一区域的一部分、所述第三区域以及所述第二区域的一部分相接；
第一电极，其与所述第一区域及所述感测体区域电连接；以及
第二电极，其与所述第二区域电连接，
所述温度感测通电层以比所述漂移区域高的浓度包括第一导电型杂质。
2.根据权利要求1所述的半导体装置，其中，
所述温度感测区域还具有分离部，该分离部将所述温度传感器部与所述主区域中的所述多个单位单元电分离，
所述分离部具有：
分离体区域，其是在所述第一半导体层内与所述感测体区域分离地配置且与所述第一半导体层的表面相接的第二导电型的分离体区域，与所述源极电极电连接；以及
第一导电型的第四区域，其位于所述第一半导体层中的所述分离体区域与所述感测体区域之间。
3.根据权利要求2所述的半导体装置，其中，
所述分离部还具有第一导电型的分离强化层，该第一导电型的分离强化层配置在所述第一半导体层上，并且，与所述第四区域相接，
所述分离强化层以比所述漂移区域高的浓度包括第一导电型杂质，
所述分离强化层与所述温度感测通电层电分离。
4.根据权利要求2所述的半导体装置，其中，
所述第四区域以比所述漂移区域高的浓度包括第一导电型杂质。
5.根据权利要求1所述的半导体装置，其中，
所述温度感测通电层的杂质浓度为1×1017cm-3以上且1×1019cm-3以下。
6.根据权利要求1所述的半导体装置，其中，
所述温度感测通电层为岛状。
7.根据权利要求1所述的半导体装置，其中，
在从所述半导体基板的所述主面的法线方向观察时，所述第一区域配置为包围所述第二区域，在所述第一区域与所述第二区域之间配置有所述第三区域。
8.根据权利要求1所述的半导体装置，其中，
所述多个单位单元分别还具有第一导电型的沟道层，该第一导电型的沟道层至少与所述主体区域相接地配置在所述第一半导体层与所述栅极绝缘膜之间，
所述沟道层以比所述漂移区域高的浓度包括第一导电型杂质。
9.根据权利要求1所述的半导体装置，其中，
所述温度传感器部还具有第二导电型的感测体接触区域，该第二导电型的感测体接触区域位于所述感测体区域内，并且，以比所述感测体区域高的浓度包括第二导电型杂质，
所述感测体接触区域与所述第一电极相接。
10.根据权利要求1所述的半导体装置，其中，
所述主体区域及所述感测体区域的深度方向上的第二导电型的杂质的浓度分布相等。
11.根据权利要求1至10中任一项所述的半导体装置，其中，
所述第一半导体层是碳化硅半导体层。
CN201911132211.XA 2018-12-17 2019-11-18 半导体装置 Pending CN111326586A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018235770A JP7113386B2 (ja) 2018-12-17 2018-12-17 半導体装置
JP2018-235770 2018-12-17

Publications (1)

Publication Number Publication Date
CN111326586A true CN111326586A (zh) 2020-06-23

Family

ID=71073548

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911132211.XA Pending CN111326586A (zh) 2018-12-17 2019-11-18 半导体装置

Country Status (3)

Country Link
US (1) US11366022B2 (zh)
JP (1) JP7113386B2 (zh)
CN (1) CN111326586A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188178A (ja) * 2008-02-06 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置
CN106601710B (zh) * 2015-10-19 2021-01-29 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6729003B2 (ja) * 2015-10-19 2020-07-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6659418B2 (ja) 2016-03-18 2020-03-04 トヨタ自動車株式会社 半導体装置
JP6653461B2 (ja) * 2016-09-01 2020-02-26 パナソニックＩｐマネジメント株式会社 半導体装置

Also Published As

Publication number Publication date
US11366022B2 (en) 2022-06-21
JP2020098836A (ja) 2020-06-25
US20200191661A1 (en) 2020-06-18
JP7113386B2 (ja) 2022-08-05

Similar Documents

Publication Publication Date Title
US10217858B2 (en) Semiconductor device and method of manufacturing semiconductor device
US8946726B2 (en) Grid-UMOSFET with electric field shielding of gate oxide
JP7059555B2 (ja) 半導体装置
CN108028282B (zh) 半导体装置和半导体装置的制造方法
US8748977B2 (en) Semiconductor device and method for producing same
US20230253399A1 (en) Semiconductor device and semiconductor module
US20140370669A1 (en) Method and system for a gallium nitride vertical jfet with self-aligned source and gate
US11888057B2 (en) Semiconductor device
JP2000223705A (ja) 半導体装置
JP6132032B2 (ja) 半導体装置およびその製造方法
JP5397289B2 (ja) 電界効果トランジスタ
US11276784B2 (en) Semiconductor device
CN111668301A (zh) 绝缘栅极型半导体装置及其制造方法
US20120018740A1 (en) Semiconductor element and manufacturing method therefor
CN111613667A (zh) 绝缘栅极型半导体装置及其制造方法
JP4948784B2 (ja) 半導体装置及びその製造方法
US20240145589A1 (en) Semiconductor device
CN111954933A (zh) 半导体装置
JP2017191817A (ja) スイッチング素子の製造方法
JP3496509B2 (ja) 炭化珪素半導体装置の製造方法
CN109075200B (zh) 半导体装置
JP3785794B2 (ja) 炭化珪素半導体装置及びその製造方法
CN111326586A (zh) 半导体装置
JP3744196B2 (ja) 炭化珪素半導体装置及びその製造方法
EP3832698A1 (en) Semiconductor device and manufacturing method therefor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination