CN111290476A - 一种兼容单时钟源和多时钟源服务器的时钟拓扑和时钟板 - Google Patents
一种兼容单时钟源和多时钟源服务器的时钟拓扑和时钟板 Download PDFInfo
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Abstract
本发明公开了一种兼容单时钟源和多时钟源服务器的时钟拓扑,包括:第一时钟缓存,配置有串联输出接口;第二时钟缓存,配置有串联接收接口和选择接口,串联接收接口与串联输出接口相连,选择接口配置为判断收到的时钟信号由单时钟源或多时钟源服务器发送;其中,第二时钟缓存配置为,响应于时钟信号由单时钟源服务器发送,与第一时钟缓存串联;响应于时钟信号由多时钟源服务器发送,与第一时钟缓存并联。本发明还公开了一种时钟板。本发明通过切换两个时钟缓存并联或串联的方式进行控制和处理,从而融合了单时钟和多时钟服务器的架构,实现CPU板的无差别识别,不需要额外固件配置或者人为干预即可自动切换不同时钟拓扑,为后端IO设备提供时钟源。
Description
技术领域
本发明涉及服务器技术领域,尤其涉及一种兼容单时钟源和多时钟源服务器的时钟拓扑和时钟板。
背景技术
服务器根据CPU可分为Intel平台、AMD平台、IBM平台、ARM平台。目前Intel平台的服务器占绝大部分份额。但随着AMD服务器级CPU性能的提升,各家服务器厂商开始考虑研发设计AMD平台的服务器。
在服务器设计时,为了满足不同客户需求和节省开发投资,常常使用模块化板卡。比如可以将CPU等关键芯片做在一张板卡上,IO等外设放在另外一张板卡上。
载有CPU的板卡称之为CPU板,载有IO外设的板卡称之为IO板。载有时钟的板卡称之为时钟板。CPU板和其他板卡之间的交互信号进行标准化定义。根据CPU平台不同,CPU板可分为Intel CPU板和AMD CPU板。由于架构不同,在设计上,Intel CPU和AMD CPU仍然有一些差异。Intel平台时钟由PCH输出或者有外部时钟源输出。因此Intel架构服务器只有一个时钟源。AMD平台的时钟是由CPU输出,两路CPU系统就会有两个时钟输出,CPU将时钟分发给其对应的PCIe设备。因此两路AMD平台服务器中,将会有两个时钟域,不能交错。
由于时钟上的差异,现有技术Intel和AMD平台的CPU板无法做到模块化。因此需要针对两种CPU板开发不同的板卡来对CPU进行支持,因此浪费更多的开发成本和开发资源。
发明内容
有鉴于此,本发明实施例的目的在于提出一种兼容单时钟源和多时钟源服务器的时钟拓扑和时钟板,对服务器输入过来的时钟信息进行分别控制和处理,最后由时钟缓存输出多路时钟给后端IO设备。
基于上述目的,本发明实施例的一方面提供了一种兼容单时钟源和多时钟源服务器的时钟拓扑,包括:第一时钟缓存,配置有串联输出接口;第二时钟缓存,配置有串联接收接口和选择接口,串联接收接口与串联输出接口相连,选择接口配置为判断收到的时钟信号由单时钟源或多时钟源服务器发送;其中,第二时钟缓存配置为,响应于时钟信号由单时钟源服务器发送,与第一时钟缓存串联,并同时输出同一时钟源;响应于时钟信号由多时钟源服务器发送,与第一时钟缓存并联,并分别输出两个不同的时钟源。
在一些实施方式中,第一时钟缓存还配置有:第一时钟接收接口,配置用于接收服务器发送的时钟信号;多个时钟输出接口,配置用于输出时钟信号。
在一些实施方式中,第二时钟缓存还配置有:第二时钟接收接口,配置用于接收服务器发送的时钟信号;多个时钟输出接口,配置用于输出时钟信号。
在一些实施方式中,响应于时钟信号由单时钟源服务器发送,与第一时钟缓存串联包括:响应于选择接口接收到低电平信号,判断时钟信号由单时钟源服务器发送;第二时钟缓存选择串联接收接口作为时钟输入。
在一些实施方式中,响应于时钟信号由多时钟源服务器发送,与第一时钟缓存并联包括:响应于选择接口接收到高电平信号,判断时钟信号由多时钟源服务器发送;第二时钟缓存选择第二时钟接收接口作为时钟输入。
本发明实施例的另一方面,还提供了一种兼容单时钟源和多时钟源服务器的时钟板,包括:第一时钟缓存卡,配置有串联输出接口;第二时钟缓存卡,配置有串联接收接口和选择接口,串联接收接口与串联输出接口相连,选择接口配置为判断收到的时钟信号由单时钟源或多时钟源服务器发送;其中,第二时钟缓存卡配置为,响应于时钟信号由单时钟源服务器发送,与第一时钟缓存卡串联,并同时输出同一时钟源;响应于时钟信号由多时钟源服务器发送,与第一时钟缓存卡并联,并分别输出两个不同的时钟源。
在一些实施方式中,第一时钟缓存卡还配置有:第一时钟接收接口,配置用于接收服务器发送的时钟信号;多个时钟输出接口,配置用于输出时钟信号。
在一些实施方式中,第二时钟缓存卡还配置有:第二时钟接收接口,配置用于接收服务器发送的时钟信号;多个时钟输出接口,配置用于输出时钟信号。
在一些实施方式中,响应于时钟信号由单时钟源服务器发送,与第一时钟缓存卡串联包括:响应于选择接口接收到低电平信号,判断时钟信号由单时钟源服务器发送;第二时钟缓存卡选择串联接收接口作为时钟输入。
在一些实施方式中,响应于时钟信号由多时钟源服务器发送,与第一时钟缓存卡并联包括:响应于选择接口接收到高电平信号,判断时钟信号由多时钟源服务器发送;第二时钟缓存卡选择第二时钟接收接口作为时钟输入。
本发明具有以下有益技术效果:单时钟源和多时钟源服务器输入过来的时钟信息进行判断,通过切换两个时钟缓存并联或串联的方式进行控制和处理,从而融合了两种时钟架构,实现CPU板的无差别识别,不需要额外固件配置或者人为干预即可自动切换不同时钟拓扑,为后端IO设备提供所需时钟。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的实施例。
图1为本发明提供的兼容单时钟源和多时钟源服务器的时钟拓扑的实施例的结构示意图;
图2为单时钟源服务器Intel主板与本发明提供的时钟板连接的实施例的结构示意图;
图3为多时钟源服务器AMD主板与本发明提供的时钟板连接的实施例的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白,以下结合具体实施例,并参照附图,对本发明实施例进一步详细说明。
需要说明的是,本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量,可见“第一”“第二”仅为了表述的方便,不应理解为对本发明实施例的限定,后续实施例对此不再一一说明。
基于上述目的,本发明实施例的第一个方面,提出了一种兼容单时钟源和多时钟源服务器的时钟拓扑的实施例。图1为本发明提供的兼容单时钟源和多时钟源服务器的时钟拓扑的实施例的结构示意图。如图1所示,本发明实施例包括:
第一时钟缓存CLK BUFEER 0,配置有串联输出接口CLK_OUT;
第二时钟缓存CLK BUFEER 1,配置有串联接收接口CLK_IN 0和选择接口SEL,串联接收接口CLK_IN 0与串联输出接口CLK_OUT相连,选择接口SEL配置为判断收到的时钟信号由单时钟源或多时钟源服务器发送;
其中,第二时钟缓存CLK BUFEER 1配置为,响应于时钟信号由单时钟源服务器发送,与第一时钟缓存CLK BUFEER 0串联,并同时输出同一时钟源;响应于时钟信号由多时钟源服务器发送,与第一时钟缓存CLK BUFEER 0并联,并分别输出两个不同的时钟源。
在本实施例中,第一时钟缓存CLK BUFEER 0的时钟输出接口CLK_OUT输出的时钟源为时钟接收接口CLK_IN接收到的时钟信息;第二时钟缓存CLK BUFEER 1的时钟输出接口CLK_OUT输出的时钟源根据选择接口SEL接收信号进行切换。
Intel服务器的时钟由PCH输出或者有外部时钟源输出。因此Intel架构服务器只有一个时钟源。当选择接口SEL判断时钟信号由Intel服务器发送时,第二时钟缓存CLKBUFEER 1的时钟输出接口CLK_OUT输出的时钟源为串联接收接口CLK_IN 0接收到的时钟信息。此时,第一时钟缓存CLK BUFEER 0与第二时钟缓存CLK BUFEER 1串联,且同时输出Intel服务器发送的时钟源。
AMD服务器的时钟是由CPU输出,两路CPU系统就会有两个时钟输出,CPU将时钟分发给其对应的PCIe设备。因此两路AMD平台服务器中,将会有两个时钟域,不能交错。当选择接口SEL判断时钟信号由AMD服务器发送时,第二时钟缓存CLK BUFEER 1的时钟输出接口CLK_OUT输出的时钟源为第二时钟接收接口CLK_IN 1接收到的时钟信息。此时,第一时钟缓存CLK BUFEER 0与第二时钟缓存CLK BUFEER 1并联,且分别输出AMD服务器两个CPU发送的两路不同的时钟源。
在本发明的一些实施方式中,第一时钟缓存CLK BUFEER 0还配置有:第一时钟接收接口CLK_IN,配置用于接收服务器发送的时钟信号;多个时钟输出接口CLK_OUT,配置用于输出时钟信号。在本实施例中,第一时钟缓存CLK BUFEER 0具有8组时钟输出接口CLK_OUT,8组时钟输出接口CLK_OUT和时钟接收接口CLK_IN可以保持相同相位。
在本发明的一些实施方式中,第二时钟缓存CLK BUFEER 1还配置有:第二时钟接收接口CLK_IN1,配置用于接收服务器发送的时钟信号;多个时钟输出接口CLK_OUT,配置用于输出时钟信号;选择接口SEL,配置用于接收选择信号,以判断时钟信号由单时钟源或多时钟源服务器发送。在本实施例中,第二时钟缓存CLK BUFEER 1具有8组时钟输出接口CLK_OUT,8组时钟输出接口CLK_OUT和时钟输入CLK_IN可以保持相同相位。
在本发明的一些实施方式中,响应于时钟信号由单时钟源服务器发送,与第一时钟缓存CLK BUFEER 0串联包括:响应于选择接口SEL接收到低电平信号,判断时钟信号由单时钟源服务器发送;第二时钟缓存CLK BUFEER 1选择串联接收接口CLK_IN 0作为时钟输入。
在本实施例中,选择接口SEL连接到主板端,在Intel服务器上是接地的,因此当Intel主板和时钟板对接时,选择接口SEL被拉到低电平。第二时钟缓存CLK BUFEER 1选择串联接收接口CLK_IN 0作为时钟输入。第二时钟缓存CLK BUFEER 1的串联接收接口CLK_IN0与第一时钟缓存CLK BUFEER 0的串联输出接口CLK_OUT相连。此时,第一时钟缓存CLKBUFEER 0与第二时钟缓存CLK BUFEER 1串联工作。都参考同一时钟源,两个时钟缓存CLKBUFEER输出同相位时钟。
在本发明的一些实施方式中,响应于时钟信号由多时钟源服务器发送,与第一时钟缓存CLK BUFEER 0并联包括:响应于选择接口SEL接收到高电平信号,判断时钟信号由多时钟源服务器发送;第二时钟缓存CLK BUFEER 1选择第二时钟接收接口CLK_IN 1作为时钟输入。
在本实施例中,选择接口SEL连接到主板端,在AMD服务器上是悬空的,因此当AMD主板和时钟板对接时,选择接口SEL被拉到高电平。第二时钟缓存CLK BUFEER 1选择第二时钟接收接口CLK_IN 1作为时钟输入。此时,第一时钟缓存CLK BUFEER 0与第二时钟缓存CLKBUFEER1并联工作,且分别输出AMD服务器两个CPU发送的两路不同的时钟源。
图2示出的是单时钟源服务器Intel主板与本发明提供的时钟板连接的实施例的结构示意图。如图2所示,本发明实施例与Intel服务器主板对接时,Intel主板上由PCH输出时钟或者由外部时钟源输出时钟。输出的时钟提供给所有CPU及后端PCIe设备。以IntelIcelake型号CPU为例,每个CPU需要4组时钟。如果是4颗CPU,就需要16组时钟。因此单单CPU板就需要多组时钟。因此接到下游IO板的时钟需要时钟缓存来扩展。
选择接口SEL连接到主板端,在Intel服务器上是接地的,因此当Intel主板和时钟板对接时,SEL被拉到低电平。第二时钟缓存CLK BUFEER 1选择串联接收接口CLK_IN 0作为时钟输入。第二时钟缓存CLK BUFEER 1的串联接收接口CLK_IN 0来自第一时钟缓存CLKBUFEER 0的CLK_OUT。此时,第一时钟缓存CLK BUFEER 0与第二时钟缓存CLK BUFEER 1串联工作。都参考同一时钟源,两个时钟缓存CLK BUFEER输出同相位时钟。
图3示出的是多时钟源服务器AMD主板与本发明提供的时钟板连接的实施例的结构示意图。如图3所示,本发明实施例与AMD服务器主板对接时,AMD主板有两个CPU,即CPU0和CPU1。每个CPU输出一组时钟。每个CPU形成一个独立的时钟域。所谓时钟域即CPU0输出的时钟供应给CPU0下挂载的PCIe设备。CPU1输出的时钟供应给CPU1下挂载的PCIe设备。时钟输出不能交错。
选择接口SEL连接到主板端,在AMD服务器上是悬空的,因此当AMD主板和时钟板对接时,选择接口SEL被拉到高电平。第二时钟缓存CLK BUFEER 1选择第二时钟接收接口CLK_IN 1作为时钟输入。此时,第一时钟缓存CLK BUFEER 0与第二时钟缓存CLK BUFEER 1并联工作,且分别输出AMD服务器两个CPU发送的两路不同的时钟源。
基于上述目的,本发明实施例的第二个方面,提出了一种兼容单时钟源和多时钟源服务器的时钟板的实施例,包括:第一时钟缓存卡,配置有串联输出接口;第二时钟缓存卡,配置有串联接收接口和选择接口,串联接收接口与串联输出接口相连,选择接口配置为判断收到的时钟信号由单时钟源或多时钟源服务器发送;其中,第二时钟缓存卡配置为,响应于时钟信号由单时钟源服务器发送,与第一时钟缓存卡串联,并同时输出同一时钟源;响应于时钟信号由多时钟源服务器发送,与第一时钟缓存卡并联,并分别输出两个不同的时钟源。
在一些实施方式中,第一时钟缓存卡还配置有:第一时钟接收接口,配置用于接收服务器发送的时钟信号;多个时钟输出接口,配置用于输出时钟信号。
在一些实施方式中,第二时钟缓存卡还配置有:第二时钟接收接口,配置用于接收服务器发送的时钟信号;多个时钟输出接口,配置用于输出时钟信号。
在一些实施方式中,响应于时钟信号由单时钟源服务器发送,与第一时钟缓存卡串联包括:响应于选择接口接收到低电平信号,判断时钟信号由单时钟源服务器发送;第二时钟缓存卡选择串联接收接口作为时钟输入。
在一些实施方式中,响应于时钟信号由多时钟源服务器发送,与第一时钟缓存卡并联包括:响应于选择接口接收到高电平信号,判断时钟信号由多时钟源服务器发送;第二时钟缓存卡选择第二时钟接收接口作为时钟输入。
最后需要说明的是,本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程,可以通过计算机程序来指令相关硬件来完成,兼容单时钟源和多时钟源服务器的时钟拓扑的程序可存储于一计算机可读取存储介质中,该程序在执行时,可包括如上述各方法的实施例的流程。其中,程序的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。上述计算机程序的实施例,可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
此外,根据本发明实施例公开的方法还可以被实现为由处理器执行的计算机程序,该计算机程序可以存储在计算机可读存储介质中。在该计算机程序被处理器执行时,执行本发明实施例公开的方法中限定的上述功能。
此外,上述方法步骤以及系统单元也可以利用控制器以及用于存储使得控制器实现上述步骤或单元功能的计算机程序的计算机可读存储介质实现。
此外,应该明白的是,本文的计算机可读存储介质(例如,存储器)可以是易失性存储器或非易失性存储器,或者可以包括易失性存储器和非易失性存储器两者。作为例子而非限制性的,非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦写可编程ROM(EEPROM)或快闪存储器。易失性存储器可以包括随机存取存储器(RAM),该RAM可以充当外部高速缓存存储器。作为例子而非限制性的,RAM可以以多种形式获得,比如同步RAM(DRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDRSDRAM)、增强SDRAM(ESDRAM)、同步链路DRAM(SLDRAM)、以及直接Rambus RAM(DRRAM)。所公开的方面的存储设备意在包括但不限于这些和其它合适类型的存储器。
本领域技术人员还将明白的是,结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性,已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能,但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里功能的下列部件来实现或执行:通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器,但是可替换地,处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合,例如,DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP和/或任何其它这种配置。
结合这里的公开所描述的方法或算法的步骤可以直接包含在硬件中、由处理器执行的软件模块中或这两者的组合中。软件模块可以驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域已知的任何其它形式的存储介质中。示例性的存储介质被耦合到处理器,使得处理器能够从该存储介质中读取信息或向该存储介质写入信息。在一个替换方案中,存储介质可以与处理器集成在一起。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在用户终端中。在一个替换方案中,处理器和存储介质可以作为分立组件驻留在用户终端中。
在一个或多个示例性设计中,功能可以在硬件、软件、固件或其任意组合中实现。如果在软件中实现,则可以将功能作为一个或多个指令或代码存储在计算机可读介质上或通过计算机可读介质来传送。计算机可读介质包括计算机存储介质和通信介质,该通信介质包括有助于将计算机程序从一个位置传送到另一个位置的任何介质。存储介质可以是能够被通用或专用计算机访问的任何可用介质。作为例子而非限制性的,该计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储设备、磁盘存储设备或其它磁性存储设备,或者是可以用于携带或存储形式为指令或数据结构的所需程序代码并且能够被通用或专用计算机或者通用或专用处理器访问的任何其它介质。此外,任何连接都可以适当地称为计算机可读介质。例如,如果使用同轴线缆、光纤线缆、双绞线、数字用户线路(DSL)或诸如红外线、无线电和微波的无线技术来从网站、服务器或其它远程源发送软件,则上述同轴线缆、光纤线缆、双绞线、DSL或诸如红外线、无线电和微波的无线技术均包括在介质的定义。如这里所使用的,磁盘和光盘包括压缩盘(CD)、激光盘、光盘、数字多功能盘(DVD)、软盘、蓝光盘,其中磁盘通常磁性地再现数据,而光盘利用激光光学地再现数据。上述内容的组合也应当包括在计算机可读介质的范围内。
以上是本发明公开的示例性实施例,但是应当注意,在不背离权利要求限定的本发明实施例公开的范围的前提下,可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外,尽管本发明实施例公开的元素可以以个体形式描述或要求,但除非明确限制为单数,也可以理解为多个。
应当理解的是,在本文中使用的,除非上下文清楚地支持例外情况,单数形式“一个”旨在也包括复数形式。还应当理解的是,在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述,不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成,也可以通过程序来指令相关的硬件完成,程序可以存储于一种计算机可读存储介质中,上述提到的存储介质可以是只读存储器,磁盘或光盘等。
所属领域的普通技术人员应当理解:以上任何实施例的讨论仅为示例性的,并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子;在本发明实施例的思路下,以上实施例或者不同实施例中的技术特征之间也可以进行组合,并存在如上的本发明实施例的不同方面的许多其它变化,为了简明它们没有在细节中提供。因此,凡在本发明实施例的精神和原则之内,所做的任何省略、修改、等同替换、改进等,均应包含在本发明实施例的保护范围之内。
Claims (10)
1.一种兼容单时钟源和多时钟源服务器的时钟拓扑,其特征在于,包括:
第一时钟缓存,配置有串联输出接口;
第二时钟缓存,配置有串联接收接口和选择接口,所述串联接收接口与所述串联输出接口相连,所述选择接口配置为判断收到的时钟信号由单时钟源或多时钟源服务器发送;
其中,所述第二时钟缓存配置为,响应于所述时钟信号由所述单时钟源服务器发送,与所述第一时钟缓存串联,并同时输出同一时钟源;响应于所述时钟信号由所述多时钟源服务器发送,与所述第一时钟缓存并联,并分别输出两个不同的时钟源。
2.根据权利要求1的时钟拓扑,其特征在于,所述第一时钟缓存还配置有:
第一时钟接收接口,配置用于接收所述服务器发送的所述时钟信号;
多个时钟输出接口,配置用于输出所述时钟信号。
3.根据权利要求1的时钟拓扑,其特征在于,所述第二时钟缓存还配置有:
第二时钟接收接口,配置用于接收所述服务器发送的所述时钟信号;
多个时钟输出接口,配置用于输出所述时钟信号。
4.根据权利要求1的时钟拓扑,其特征在于,响应于所述时钟信号由所述单时钟源服务器发送,与所述第一时钟缓存串联包括:
响应于所述选择接口接收到低电平信号,判断所述时钟信号由所述单时钟源服务器发送;
所述第二时钟缓存选择所述串联接收接口作为时钟输入。
5.根据权利要求1的时钟拓扑,其特征在于,响应于所述时钟信号由所述多时钟源服务器发送,与所述第一时钟缓存并联包括:
响应于所述选择接口接收到高电平信号,判断所述时钟信号由所述多时钟源服务器发送;
所述第二时钟缓存选择所述第二时钟接收接口作为时钟输入。
6.一种兼容单时钟源和多时钟源服务器的时钟板,其特征在于,包括:
第一时钟缓存卡,配置有串联输出接口;
第二时钟缓存卡,配置有串联接收接口和选择接口,所述串联接收接口与所述串联输出接口相连,所述选择接口配置为判断收到的时钟信号由单时钟源或多时钟源服务器发送;
其中,所述第二时钟缓存卡配置为,响应于所述时钟信号由所述单时钟源服务器发送,与所述第一时钟缓存卡串联,并同时输出同一时钟源;响应于所述时钟信号由所述多时钟源服务器发送,与所述第一时钟缓存卡并联,并分别输出两个不同的时钟源。
7.根据权利要求6的时钟板,其特征在于,所述第一时钟缓存卡还配置有:
第一时钟接收接口,配置用于接收所述服务器发送的所述时钟信号;
多个时钟输出接口,配置用于输出所述时钟信号。
8.根据权利要求6的时钟板,其特征在于,所述第二时钟缓存卡还配置有:
第二时钟接收接口,配置用于接收所述服务器发送的所述时钟信号;
多个时钟输出接口,配置用于输出所述时钟信号。
9.根据权利要求6的时钟板,其特征在于,响应于所述时钟信号由所述单时钟源服务器发送,与所述第一时钟缓存卡串联包括:
响应于所述选择接口接收到低电平信号,判断所述时钟信号由所述单时钟源服务器发送;
所述第二时钟缓存卡选择所述串联接收接口作为时钟输入。
10.根据权利要求6的时钟板,其特征在于,响应于所述时钟信号由所述多时钟源服务器发送,与所述第一时钟缓存卡并联包括:
响应于所述选择接口接收到高电平信号,判断所述时钟信号由所述多时钟源服务器发送;
所述第二时钟缓存卡选择所述第二时钟接收接口作为时钟输入。
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