CN103198047A - 基于fpga具有状态监控的多余度同步ip核 - Google Patents

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雷宇
李永光
刘波
周磊
欧阳清
侯朝建
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Abstract

本发明是一种基于FPGA具有状态监控的多余度同步IP核，属于航空电子技术领域，它是一种基于FPGA实现的具有状态监控功能的多余度硬件同步电路。该IP核实现了由硬件进行同步控制完成各余度间的同步功能，并发出同步工作脉冲信号；同时对每个余度进行状态监控，实时判别故障余度；最终，成功的将通道异步度控制在ns（毫微秒）级别。该IP核包括时钟模块、通道识别模块、同步信号分配模块、信号同步模块。该IP核嵌入至每个余度的CPU板中，通过主板总线连接，自动判别本余度CPU板所在的通道，同时给出CPU板的通道编号，并根据通道编号进行内部电路配置，完成各余度CPU板的同步判别，发出同步触发工作信号和状态监控信号。

Description

基于FPGA具有状态监控的多余度同步IP核
技术领域
本发明是一种基于FPGA具有状态监控的多余度同步IP核，属于航空电子技术领域，它是一种基于FPGA实现的具有状态监控功能的多余度硬件同步电路。
背景技术
在工程技术领域，为了提高系统的可靠性和安全性，余度技术是一种经常采用的手段。在一个应用系统中，采用多余度并行工作，并运用余度管理，在某个余度出现故障时，可以剔除故障余度，由其余正常工作的余度继续进行任务运行，从而提高了整个系统的可靠性。
系统中多余度并行工作，首先要解决的是各余度同步问题，用以保证每个余度在同一时刻开始进行任务处理，防止出现瞬间不稳定的问题。同步技术通常采用软件技术实现，即由每个余度上的同步处理软件程序实现多余度同步。但是，这种软件同步方式上电启动进入工作状态慢，通道异步度只能控制在us（微秒）级别，响应速度慢，同步时间长。
随着电子技术发展，FPGA(现场可编程逻辑阵列)的出现，使得电子设计发生重大变革。FPGA作为专业集成电路(ASIC)领域的一种半定制电路，它的出现解决了定制电路的不足，运用相应电子CAD软件，设计灵活方便的FPGA，可以替代几十甚至几千块通用IC芯片，提高系统集成度、具有高可靠性。而且用VHDL语言和Verilog HDL语言进行FPGA设计的代码，有很强的通用性，这些代码在众多厂商提供的各类型号FPGA中可以通用，因而，开发具有完整功能可通用的代码就形成了独立自主知识产权产品。
发明内容
发明目的
本发明正是针对上述现有技术状况而设计提供了一种基于FPGA具有状态监控的多余度同步IP核，该IP核实现了由硬件进行同步控制完成各余度间的同步功能，并发出同步触发工作信号；同时对每个余度进行状态监控，实时判别故障余度；最终成功的将通道异步度控制在ns（毫微秒）级别。
技术方案
基于FPGA具有状态监控的多余度同步IP核，该IP核包括时钟模块、通道识别模块、同步信号分配模块、信号同步模块；
时钟模块与通道识别模块、同步信号分配模块、信号同步模块连接，其功能为整个IP核提供工作时钟和复位信号；
通道识别模块与时钟模块、同步信号分配模块、信号同步模块连接，其功能是识别CPU板所在的通道，给出通道编号；
同步信号分配模块与时钟模块、通道识别模块、信号同步模块连接，其功能是根据通道编号，将输入输出的同步信号进行内部配置，与信号同步模块接口。
信号同步模块与时钟模块、通道识别模块、同步信号分配模块连接，其功能是根据通道编号和输入输出的同步信号，进行余度同步和状态监控。
有益效果
本发明实现了由硬件进行同步控制完成各余度间的同步功能，并发出同步工作脉冲信号；同时对每个余度进行状态监控，实时判别故障余度；最终，成功的将通道异步度控制在ns（毫微秒）级别。该IP核包括时钟模块、通道识别模块、同步信号分配模块、信号同步模块。该IP核嵌入至每个余度的CPU板中，通过主板总线连接，自动判别本余度CPU板所在的通道，同时给出CPU板的通道编号，并根据通道编号进行内部电路配置，完成各余度CPU板的同步判别，发出同步触发工作信号和状态监控信号。
附图说明
图1是基于FPGA具有状态监控的多余度同步IP核原理框图
图2是基于FPGA具有状态监控的多余度同步IP核母板连接电路图
图3是基于FPGA具有状态监控的多余度同步IP核电路模块电路图
图4是信号同步模块状态机循环图
具体实施方式
下面结合附图对本发明做进一步详细描述。
基于FPGA具有状态监控的多余度同步IP核，该IP核嵌入至每个余度的CPU板中，通过主板总线连接，自动判别本余度CPU板所在的通道，同时给出CPU板的通道编号，并据通道编号进行内部电路配置，完成各余度CPU板的同步判别，发出同步触发工作信号和状态监控信号。
参见附图1,该种基于FPGA具有状态监控的多余度同步IP核，是一种结构一致的通用IP核，该IP核嵌入至每个余度的CPU板中，通过主板总线连接，完成多余同步的功能。
每个余度CPU板与主板总线的连接方式（参加附图2）：CPU_1板连接的信号线有cpu1_sel、T1、R2、R3、R4～Rn，CPU_2板连接的信号线有cpu2_sel、R1、T2、R3、R4～Rn，CPU_3板连接的信号线有cpu3_sel、R1、R2、T3、R4～Rn，CPU_N板连接的信号线有cpun_sel、R1、R2、R3、R4～Tn；即本余度的CPU板编号为x，则本余度CPU板连接与本余度编号一致的cpux_sel通道输入信号，连接与本余度编号一致的同步输出Tx信号，连接不包括本余度编号R1～Rn（Rx除外）的同步输入信号。
基于FPGA具有状态监控的多余度同步IP核（参加附图3），其特征在于：该IP核包括时钟模块1、通道识别模块2、同步信号分配模块3、信号同步模块4；
时钟模块1与通道识别模块2、同步信号分配模块3、信号同步模块4连接，其功能为整个IP核提供工作时钟和复位信号。时钟模块1接收输入IP核的时钟信号clock_in和复位信号reset，通过时钟模块1内部的数字锁相环电路和分频倍频电路，给整个IP核提供所需的工作时钟和电路复位clock_reset_signal信号输出；
通道识别模块2与时钟模块1、同步信号分配模块3、信号同步模块4连接，其功能是识别CPU板所在的通道，给出通道编号。通道识别模块2接收来自主板总线的通道输入信号cpux_sel(参见附图2),该通道输入信号cpux_sel是接入主板总线时的通道识别信号，通道识别模块2通过对道输入信号cpux_sel的判别，识别当前CPU板接入通道的编号，并形成通道编码cpu_code信号传递给同步信号分配模块3和信号同步模块4；
同步信号分配模块3与时钟模块1、通道识别模块2、信号同步模块4连接，其功能是根据通道编号，将输入输出的同步信号进行内部配置，与信号同步模块接口。同步信号分配模块3根据通道编码cpu_code信号，将主板总线与其连接的输入同步信号T1～Tn和输出同步信号R1～Rn进行内部配置，将非本通道的输入同步信号配置给信号同步模块4输出syn_signal_input同步信号，本通道的同步信号syn_signal_output配置给与本通道编号一致的输出同步信号输出。
信号同步模块4与时钟模块1、通道识别模块2、同步信号分配模块3连接，其功能是根据通道编号和输入输出的同步信号，进行余度同步和状态监控。信号同步模块4包括以下5个状态机，参见附图4：Idle、Syn_begin、Syn_state、Syn_gen、Syn_over。各状态机完成功能如下：
Idle－在此状态下，根据通道编码cpu_code信号，检测输入的syn_signal_input同步信号，如果有任何一个同步触发信号有效，就进入Syn_begin状态，否则在Idle状态等待。
Syn_begin－在此状态下，判别输入的syn_signal_input同步信号是否全部有效，如果输入的同步信号全部有效，则进入Syn_gen状态,否则进入Syn_state状态。
Syn_state－在此状态下，延迟等待几个时钟周期后，如果仍有同步信号保持无效，则给出无效同步信号所对应CPU板编号的状态字，输出syn_fail_out状态监控信号，再进入Syn_gen状态。
Syn_gen－在此状态下，按照输入的syn_config脉宽配置信号，产生相应脉宽的同步脉冲syn_signal_output输出信号和同步触发syn_out输出信号；同步触发syn_out信号即可作为CPU板的同步触发工作信号，在同步触发信号的触发下，各个CPU板在同一时刻开始任务处理，从而保证了每个CPU板的同步性；同步触发信号产生完成后，进入Syn_over状态。
Syn_over－在此状态下，将内部使用的计数器清零，保持一定的延迟时间（延迟时间的长短根据每个CPU板的工作帧周期来确定），返回到Idle状态，等待下一个工作帧周期的触发。
基于FPGA具有状态监控的多余度同步IP核，采用VHDL语言进行FPGA代码设计仿真，最后应用电子综合软件和布局布线软件，生成硬件下载文件，载入FPGA器件实现。该IP核具有很强的通用性，在众多厂商提供的各类型号FPGA中可以通用。附图4给出状态机转换图，即可用VHDL语言描述实现，经过电子综合和布局布线后，用FPGA实现。

Claims (1)

1.基于FPGA具有状态监控的多余度同步IP核，其特征在于：该IP核包括时钟模块（1）、通道识别模块（2）、同步信号分配模块（3）、信号同步模块（4）；
时钟模块（1）与通道识别模块（2）、同步信号分配模块（3）、信号同步模块（4）连接，其功能为整个IP核提供工作时钟和复位信号；
通道识别模块（2）与时钟模块（1）、同步信号分配模块（3）、信号同步模块（4）连接，其功能是识别CPU板所在的通道，给出通道编号；
同步信号分配模块（3）与时钟模块（1）、通道识别模块（2）、信号同步模块（4）连接，其功能是根据通道编号，将输入输出的同步信号进行内部配置，与信号同步模块接口。
信号同步模块（4）与时钟模块（1）、通道识别模块（2）、同步信号分配模块（3）连接，其功能是根据通道编号和输入输出的同步信号，进行余度同步和状态监控。
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