KR20080047998A - 장치, 장치를 전력 절감 모드로 스위칭하는 방법, 메모리시스템, 메모리 모듈 및 컴퓨터 판독가능한 기록 매체 - Google Patents

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에도아르도 프레테
한스-피터 트로스트
안토니 샌더스
디르크 슈에이델레르
게오르그 브라운
스티브 우드
리차드 요한네스 루이켄
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키몬다 아게
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Abstract

본 발명은 래치 단(latch stage)으로서 비동기 래치 체인(an asynchronous latch chain) 내부로 접속될 수 있는 장치를 제공하며, 상기 장치는 수신 인터페이스를 포함하고, 상기 수신 인터페이스에서 제 1 신호를 수신하면 상기 장치는 상기 수신 인터페이스에서의 제 2 신호에 따라서 제 1 전력 절감 모드와 제 2 전력 절감 모드 중 하나의 전력 절감 모드로 스위칭하고, 상기 장치는 상기 제 1 전력 절감 모드에서는 제 1 전력 소비량 및 제 1 각성 시간(wake-up time)을 제공하고 상기 제 2 전력 절감 모드에서는 제 2 전력 소비량 및 제 2 각성 시간을 제공한다.

Description

장치, 장치를 전력 절감 모드로 스위칭하는 방법, 메모리 시스템, 메모리 모듈 및 컴퓨터 판독가능한 기록 매체{APPARATUS AND METHOD FOR SWITCHING AN APPARATUS TO A POWER SAVING MODE}
본 발명은 장치를 전력 절감 모드로 스위칭하는 장치 및 방법에 관한 것이며, 특히 래치 단(a latch stage)으로서 비동기 래치 체인(an asynchronous latch chain) 내부로 접속될 수 있는, 가령 메모리 시스템 내의 메모리 버스를 위한 메모리 버퍼와 같은 장치에 관한 것이다.
최신 컴퓨터 시스템은 고속의 매우 복잡한 컴퓨팅을 수행하고 데이터를 고속으로 처리하기 위해서 상당한 양의 메모리 용량뿐만 아니라 상당한 양의 컴퓨팅 전력을 요구하고 있다. 따라서, 최신 컴퓨터 시스템에서는, 전력 소비 및 전력 관리 문제가 중요하게 되고 있다. 가령, 이동 컴퓨팅 분야에서, 가용 전력은 가용한 배터리 및/또는 축전지에 의해서 그 한계가 정해진다. 또한, 정지형 컴퓨터 분야에서, 전력이 방산되어서 각 회로 및 구성 요소를 가열시키지 않도록 하기 위해서 이 방산 전력이 구성 요소로부터 멀리 이동되어야 하기 때문에 이러한 전력 소비가 큰 문제가 되고 있다.
다수의 컴퓨터 시스템 및 이 컴퓨터 시스템의 구성 요소들은 이 컴퓨터 시스템의 구성 요소들이 턴오프되거나 셧다운되는 전력 절감 모드를 구비하고 있다. 이러한 전력 절감 모드를 구비하고 있는 컴퓨터 시스템 또는 이 컴퓨터 시스템의 구성 요소의 실례는 개인용 컴퓨터, 서버 및 워크스테이션에서 사용되고 있는 메모리 시스템이다. 상술한 컴퓨터 시스템에서 사용되고 있는 일 메모리 시스템은 이른바 FBDIMM(Fully Buffered DIMM 또는 Fully Buffered Dual Inline Memory Module) 시스템으로 지칭된다.
그러나, FBDIMM 시스템 내의 고속 인터페이스를 위한 종래의 방식들은 이 시스템의 전력 소비량을 줄이기 위해서 오직 단일 모드만을 제공한다. 그러므로, 전력 절감 정도와 전력 절감 모드에서 활성 모드 또는 정상 동작 모드로 다시 스위칭하는데 필요한 시간 간의 절충이 필요한데, 그 이유는 전력 절감 모드에서 활성 모드 또는 정상 동작 모드로 다시 스위칭하는데 필요한 시간이 시스템 성능의 측면에서 매우 중요한 사항이기 때문이다.
달리 말하면, 전력 소비량을 줄이기 위해 취해지게 되는 수단은 서로 상이한 컴퓨터 시스템 구성 요소 간의 데이터 전송, 가령 프로세서와 메모리 간의 데이터 전송을 위해서 요구되는 버스 구조물의 가용한 실효 대역폭 및 컴퓨팅 능력에 큰 악영향을 준다. 이러한 상황에서, 인터페이스 내에서 사용되는 아날로그 회로는 그 전력 소비량이 크게 절감될 수 있지만, 이 인터페이스가 부착된 구성 요소들 간의 신뢰할 만하고 고속인 데이터 통신을 제공할 수 있기 이전에, 가령 제어 루프 및 다른 피드백 루프가 안정된 작업 지점에 도달하여 안정한 작업 상태를 유지하여야 하기 때문에, 상기 아날로그 회로가 다시 복구되는데 긴 시간이 필요하게 된다.
래치 단으로서 비동기 래치 체인 내부로 접속될 수 있는 장치의 일 실시예는 수신 인터페이스를 포함하고, 상기 수신 인터페이스에서 제 1 신호를 수신하면 상 기 장치는 상기 수신 인터페이스에서의 제 2 신호에 따라서 제 1 전력 절감 모드와 제 2 전력 절감 모드 중 하나의 모드로 스위칭하고, 상기 장치는 상기 제 1 전력 절감 모드에서는 제 1 전력 소비량 및 제 1 각성 시간(wake-up time)을 제공하고 상기 제 2 전력 절감 모드에서는 제 2 전력 소비량 및 제 2 각성 시간을 제공한다.
래치 단으로서 비동기 래치 체인 내부로 접속될 수 있는 장치의 일 실시예는 수신 인터페이스를 포함하고, 상기 수신 인터페이스에서 제 1 신호를 수신하면 상기 장치는 상기 수신 인터페이스에서의 제 2 신호에 따라서 제 1 전력 절감 모드와 제 2 전력 절감 모드 중 하나의 모드로 스위칭하고, 상기 장치는 상기 제 1 전력 절감 모드에서는 제 1 전력 소비량 및 제 1 각성 시간을 제공하고 상기 제 2 전력 절감 모드에서는 제 2 전력 소비량 및 제 2 각성 시간을 제공하며, 상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크며, 상기 제 1 각성 시간은 상기 제 2 각성 시간보다 짧다.
본 발명의 다른 실시예는 메모리 제어기 및 상기 메모리 제어기에 대해 비동기 래치 체인 구성으로 접속된 다수의 메모리 모듈을 포함하는 메모리 시스템을 제공하되, 상기 다수의 메모리 모듈은 제 1 메모리 모듈 및 제 2 메모리 모듈을 포함하고, 상기 제 1 메모리 모듈은 상기 비동기 래치 체인 구성 내에서 상기 제 2 메모리 모듈보다 상기 메모리 제어기에 더 근접하여 위치하고, 상기 제 1 메모리 모듈은 제 1 전력 절감 모드에서 제 1 전력 소비량 및 제 1 각성 시간을 제공하며, 상기 제 2 메모리 모듈은 제 2 전력 절감 모드에서 제 2 전력 소비량 및 제 2 각성 시간을 제공하고, 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈 각각은 수신 인터페이스를 각기 포함하며, 상기 메모리 제어기로부터의 제 1 신호를 각각의 상기 수신 인터페이스에서 수신하면 상기 제 1 메모리 모듈은 상기 제 1 전력 절감 모드로 스위칭하고 상기 제 2 메모리 모듈은 상기 제 2 전력 절감 모드로 스위칭하며, 상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크며, 상기 제 1 각성 시간은 상기 제 2 각성 시간보다 짧다.
본 발명에 따르면, 진행될 전력 절감 모드가 비동기 래치 체인 내에서 장치의 위치에 대한 정보를 포함하는 신호를 기반으로 하여서 선택될 수 있다. 달리 말하면, 본 발명에서는, 비동기 래치 체인 내에서 래치 단으로서 장치의 위치에 대한 정보에 의거하여, 더 나아가 선택 사양적으로는 비동기 래치 체인의 길이에 관한 정보에 의거하여, 전력 절감 모드 또는 전력 파워 다운 모드가 선택될 수 있다. 따라서, 본 발명에서는 서로 다른 전력 소비량 및 각성 시간을 갖는 서로 상이한 전력 절감 모드 중에서 하나의 전력 절감 모드를 선택할 수 있다. 그러므로, 장치가 래치 단으로서 비동기 래치 체인의 단부 또는 이 단부의 근방에 위치하게 되면, 더 낮은 전력 소비량을 가지지만 보다 긴 각성 시간을 갖는 전력 절감 모드가 선택되는 반면에, 이 장치가 래치 단으로서 제어기 근방에 위치하게 되면, 보다 긴 각성 시간을 갖는 전력 절감 모드에 비해서 보다 높은 전력 소비량으로 하더라도 각성 시간이 더욱 짧아진 전력 절감 모드에서 이 장치가 유지되게 된다. 이로써, 본 장치를 통해서 전력 소비량이 감소될 수 있으며, 이와 동시에 이 장치에 대해서 제 1 신호가 수신되면 진행될 전력 절감 모드를 개별적으로 선택함으로써 이 장치를 포함하는 시스템의 각성 시간 또는 응답 시간이 감소될 수 있다.
이제, 본 발명의 여러 실시예들이 첨부 도면을 참조하여 이하에서 구체적으로 설명될 것이다.
도 1 및 도 2는 래치 단으로서 비동기 래치 체인 내부로 접속될 수 있는 장치의 실시예 및 메모리 시스템의 실시예를 블록도 형태로 해서 도시하고 있다. 본 발명의 제 2 실시예가 도 2를 참조하여 기술되기에 앞서서, 래치 단으로서 비동기 래치 체인 내부로 접속될 수 있는 장치의 제 1 실시예가 도 1에 도시된 장치의 실시예 및 메모리 시스템의 실시예의 개략적 블록도를 참조하여 설명될 것이다.
도 1은 본 발명에 따른 메모리 시스템의 실시예 내부로 집적된 장치(100)의 실시예를 도시하고 있다. 이 메모리 시스템은 도 1의 중앙에 도시된 장치(100) 이외에도 이하에서 더 상세하게 설명될 비동기 래치 체인 또는 데이지 체인(daisy chain)을 형성하는 메모리 제어기(110) 및 다른 장치(100')를 더 포함한다.
소위 데이지 체인 구성에서, 비동기 래치 체인의 래치 단으로서 지칭될 수 있는 데이지 체인의 구성 요소들은 가령 버스 구조의 신호 라인 및 인터페이스를 포함하는 유선 방식을 통해서 오직 자신과 직접 이웃하는 구성 요소와만 통신한다. 따라서, 오직 이웃하는 디바이스들만이 서로 간에 직접적으로 접속된다. 또한, 통상적으로, 데이지 체인에서는 어떠한 웹 형태의 구조도 형성되지 않으며 디바이스 들 간의 접속은 가령 데이터 체인 내에서 제일 처음의 디바이스에서 마지막 디바이스로의 백 루프를 제공하지 않는다.
달리 말하면, 전기 엔지니어링 및 전자 엔지니어링에서 통상적인 데이지 체인 구성은 가령 제 1 디바이스가 제 2 디바이스에 접속되고, 제 2 디바이스가 제 3 디바이스에 접속되고, 제 3 디바이스가 제 4 디바이스에 접속되는 등의 유선 접속 방식이다. 그러나, 이러한 데이지 체인 접속 방식은 상술한 바와 같이 웹 형태의 구조 및 백 루프를 제공하지 않는다.
따라서, 수많은 데이지 체인 구성에서, 각 디바이스는 신호들이 한 디바이스에서 다른 디바이스로 전송될 때에 이 신호의 자연적 감쇠를 상쇄시키는 리피터(repeater) 또는 증폭기로서 작용하는 회로를 포함한다. 서로 상이한 데이지 체인 구성 요소 간에 교환되는 디지털 신호의 경우에, 디지털 신호들은 가령 메모리 디바이스의 경우에는 전기적 버스를 통해서 전달된다. 그러나, 이 경우에, 신호들이 반사되거나 아니면 교란되는 것을 방지하기 위해서 버스 종결부를 형성하는 것이 바람직하다. 그러나, 디지털 신호의 경우에, 이 디지털 신호가 수정되지 않는 한 이 디지털 신호들은 데이지 체인 내의 각 디바이스에서 전기적으로 재생성된다.
달리 말하면, 버스를 통해서 전송된 신호는 동일한 버스를 공유하는 디바이스들에 의해서 동시적으로 모든 디바이스로 전송되는 대신에 각 디바이스의 인터페이스 회로를 통해 전달된다. 그러므로, 가령, 데이지 체인 내의 제 1 디바이스에서 데이지 체인 내의 제 3 디바이스로 신호를 전송하기 위해서는 제 2 디바이스가 제 1 디바이스로부터 신호를 수신하여서 이 신호를 제 3 디바이스로 전송하거나 이 제 3 디바이스로 전송할 신호를 재생할 필요가 있다.
특히 메모리 디바이스 분야에서, 데이지 체인 내의 제 1 디바이스 또는 중앙에 위치한 디바이스는 매우 종종 메모리 제어기(110)이다. 특히 메모리 디바이스 분야에서, 메모리 제어기(110)의 방향으로의 통신 또는 메모리 제어기(110)를 향한 통신은 "북행(northbound)" 방향으로 지칭되고, 메모리 제어기에서 다른 디바이스로의 통신은 "남행(southbound)" 방향으로 지칭된다.
본 발명의 실시예들이 메모리 디바이스 분야에서의 애플리케이션으로 한정되지는 않으며, 상기 방향을 표현한 용어들은 본 발명의 애플리케이션의 프레임워크에 따라서 변화될 수 있으며, 이러한 방향 표현 용어들로 인해서 데이지 체인 또는 비동기 래치 체인에서의 통신 방향이 간단하게 지정될 수 있게 된다.
도 1에서, 장치(100)는 4 개의 서브 인터페이스(120a,120b,120c,120d)를 포함한다. 보다 정확하게 말하자면, 서브 인터페이스(120a)는 장치(100)와 메모리 제어기(110)을 서로 접속시키는 버스(140) 상의 남행 신호를 수신하는데 전용되는 장치(100)의 수신 인터페이스의 일부이다. 서브 인터페이스(120b)는 장치(100)와 다른 장치(100')을 서로 접속시키는 버스(140') 상의 북행 신호를 수신하는데 전용되는 장치(100)의 수신 인터페이스의 일부이다. 버스(140) 및 버스(140')는 모두 도 1에 도시된 메모리 시스템의 실시예에서는 북행 통신을 위한 서브 버스 구조물 및 남행 통신을 위한 서브 버스 구조물을 포함한다. 따라서, 장치(100)는 버스(140)의 남행 버스 구조물에 접속된 서브 인터페이스(120a) 이외에도 버스(140')의 남행 버스 구조물에 접속된 다른 서브 인터페이스(130a)를 포함한다. 버스(140,140')의 북 행 통신 및 북행 버스 구조물과 관련하여, 장치(100)는 버스(140')의 북행 버스 구조물에 접속된 서브 인터페이스(120b) 이외에도 버스(140)의 북행 버스 구조물에 접속된 다른 서브 인터페이스(130b)를 포함한다.
2 개의 서브 인터페이스(120a,120b)는 버스(140)를 통해서 남행하는 신호를 수신하고 버스(140')을 통해서 북행하는 신호를 수신하는데 각기 전용되며, 2 개의 서브 인터페이스(130a,130b)는 버스(140')의 남행 버스 구조물을 통해서 신호를 전송하고 버스(140)의 북행 버스 구조물을 통해서 신호를 전송하는데 각기 전용된다.
이로써, 2 개의 서브 인터페이스(120a,120b)는 장치(100)의 수신 인터페이스의 일부이며, 서브 인터페이스(130a,130b)는 장치(100)의 송신 인터페이스의 일부이다. 도 1에 도시된 메모리 시스템의 다른 장치(100')는 다른 장치(100')에 접속된 버스(140',140")를 통해서 신호를 수신하거나 전송하는데 전용되는 4 개의 서브 인터페이스(120'a,120'b,130'a,130'b)를 포함한다. 장치(100)에 비교해서, 버스(140')는 다른 장치(100')의 서브 인터페이스(120'a,130'b)에 접속되고, 버스(140")는 서브 인터페이스(130'a,120'b)에 접속된다.
도 1에 도시된 메모리 시스템의 실시예는 버스(140)를 통해서 장치(100)의 실시예에 접속된 메모리 제어기(110)를 포함한다. 버스(140)의 남행 버스 구조물은 메모리 제어기(110)의 서브 인터페이스(150a)에 접속되고, 버스(140)의 북행 버스 구조물은 메모리 제어기(110)의 서브 인터페이스(150b)에 접속된다. 따라서, 서브 인터페이스(150a)는 버스(140)의 남행 버스 구조물을 통해서 신호를 수신하는데 전용되는 장치(100)의 서브 인터페이스(120a)로 신호를 전송하는데 전용된다. 메모리 제어기(110)의 서브 인터페이스(150b)는 장치(100)의 서브 인터페이스(130b)로부터 제공된 신호를 버스(140)의 북행 버스 구조물을 통해서 수신하는데 전용된다.
다른 선택 사양으로서, 메모리 제어기(110), 장치(100) 및 다른 장치(100')는 가령 단일 방향 버스 또는 양 방향 버스의 일부 또는 개별 신호 라인일 수 있는 신호 라인(160)에 접속될 수 있다. 이 신호 라인(160)은 메모리 제어기(110)의 선택 사양적 인터페이스(170), 장치(100)의 인터페이스(180) 및 다른 장치(100')의 인터페이스(180')에 접속된다. 가령, 장치(100)의 인터페이스(180) 및 다른 장치(100')의 인터페이스(180')가 메모리 제어기로부터 신호를 수신할 수 있도록 장치(100,100')에 명령, 데이터, 상태 요청 및 다른 신호를 제공하기 위해서 신호 라인(106)이 메모리 제어기(110)에 의해서 채용될 수 있다. 이 경우에, 인터페이스(180,180')는 각기 장치(100) 및 다른 장치(100')의 수신 인터페이스의 일부이다.
장치(100)의 수신 인터페이스는 신호를 수신할 수 있는 인터페이스, 커넥터, 기계적 점퍼(mechanical jumper), 스위치(DIP 스위치) 및 단자를 모두 포함한다. 도 1에 도시된 메모리 시스템의 실시예에서, 장치(100)의 수신 인터페이스는 서브 인터페이스(120a,120b) 및 존재한다면 선택 사양적 서브 인터페이스(180)를 포함한다.
따라서, 장치의 전송 인터페이스로도 지칭되는 송신 인터페이스는 서브 인터페이스(130a,130b)를 포함하고 인터페이스(180)가 데이터, 명령 또는 다른 신호를 전송할 수 있다면 이 인터페이스(180)도 포함한다. 또한, 장치(100)의 수신 인터페 이스는 구체적인 구현 사항에 따라서 클록 신호(CLK)를 위한 신호 라인(클록 신호가 존재하는 경우) 및 장치(100)를 향해서 데이터를 전송하는 고속 또는 저속 버스 또는 신호 라인(데이터 전송이 필요한 경우)(가령, FBDIMM 시스템의 경우에는 SM 버스임)을 더 포함한다.
또한, 장치(100)는 선택 사양적 신호 라인인 다른 신호 라인(190)에 접속될 수 있다. 가령 장치(100)의 인터페이스(180)에 접속될 수 있는 이 신호 라인(190)을 통해서, 장치(100)는 도 1에 도시되지 않은 메모리 시스템의 다른 구성 요소로부터의 신호를 공급받을 수 있다.
장치(100)는 비동기 래치 체인 내부로 래치 단으로서 접속될 수 있기 때문에, 서브 인터페이스(120a,130a)는 남행 통신을 위한 비동기 래치 체인 인터페이스를 형성하고, 서브 인터페이스(120b,130b)는 북행 통신을 위한 비동기 래치 체인 인터페이스를 형성한다.
장치(100) 및 다른 장치(100')는 이들이 자신의 구체적인 구현 사항에 따라서 자신의 기능을 제공하는 정상 동작 모드 이외에도 제 1 전력 절감 모드 및 제 2 전력 절감 모드를 제공하며, 상기 장치(100)는 제 1 전력 절감 모드에서는 제 1 전력 소비량을 제공하고 제 2 전력 절감 모드에서는 제 2 전력 소비량을 제공한다. 정상 동작 모드에서의 전력 소비량은 통상적으로 제 1 전력 절감 모드에서 제공되는 제 1 전력 소비량보다 높다. 또한, 몇몇 실시예에서, 제 1 전력 소비량은 제 2 전력 절감 모드에서 제공되는 제 2 전력 소비량보다 크다. 그러나, 몇몇 실시예에서는, 제 1 전력 소비량과 제 2 전력 소비량은 동일하다.
또한, 장치(100)는 제 1 전력 절감 모드로부터 복구되어 정상 동작 모드로 완전하게 들어가기 위한 제 1 각성 시간을 필요로 한다. 또한, 장치(100)는 제 2 전력 절감 모드로부터 복구되어 정상 동작 모드로 완전하게 들어가기 위한 제 2 각성 시간을 필요로 한다. 장치(100)의 실시예에 따라서, 제 1 각성 시간과 제 2 각성 시간은 동일할 수 있다. 그러나, 대부분의 경우에, 전력 소비량과 각성 시간 중 적어도 하나는 양 전력 절감 모드 간에 상이하다. 달리 말하면, 제 1 전력 소비량과 제 2 전력 소비량이 같거나 상이하거나 제 1 각성 시간과 제 2 각성 시간이 같거나 상이하다. 그러나, 제 2 전력 절감 모드는 통상적으로 제 1 전력 절감 모드에 비해서 작은 전력 소비량을 제공하고(즉, 제 1 전력 소비량이 제 2 전력 소비량보다 크고), 제 2 전력 절감 모드는 제 2 전력 절감 모드에서 비해서 긴 각성 시간을 제공한다(즉, 제 1 각성 시간이 제 2 각성 시간보다 짧다). 장치(100)는 정상 동작 모드 이외에도 적어도 2 개의 상이한 전력 절감 모드를 제공하며, 이 적어도 2 개의 상이한 전력 절감 모드 각각에 있어서 전력 절감 능력이 정상 동작 모드에서의 전력 절감 능력보다 크면 클수록 장치(100)가 정상 동작 모드로 다시 들어가는데 필요한 각성 시간은 길어진다.
이러한 경우에, 정상 동작 모드에 비한 각각의 전력 절감 모드에서의 전력 소비량도 각각의 전력 절감 모드에서의 전력 절감 능력도 각각의 전력 절감 모드에서의 각성 시간과 수학적으로 스케일링되지 않는다. 즉, 각각의 전력 절감 모드에서의 각성 시간과 전력 소비량 또는 전력 절감 능력은 반드시 서로 특정한 수학적 관계식을 따르는 것은 아니다.
장치(100)에는 정상 동작 모드에서 적어도 2 개의 전력 절감 모드 중 하나의 전력 절감 모드로 스위칭하도록 지시하는 제 1 신호가 제공되고, 여기서 제 1 신호가 수신되면 진행될 전력 절감 모드는 제 2 신호를 기반으로 하여서 선택된다. 제 1 신호 및 제 2 신호 모두 장치(100)의 수신 인터페이스에 제공된다.
구체적인 구현 사항에 따라서, 상기 두 신호 각각은 가령 남행 버스(140,140',140") 또는 서브 인터페이스(120a,120'a) 또는 인터페이스(180,180')에 접속된 신호 라인(160) 또는 인터페이스(180)에 접속된 신호 라인(190)을 통해서 제공될 수 있다. 달리 말하면, 제 1 신호가 수신되면 선택될 전력 절감 모드를 표시하는 제 2 신호는 제어기(110)에 의해서 (장치(100)가 제어기(110)에 직접 접속되지 않고 상기 신호가 선택 사양적 신호 라인(160)을 통해서 전송되지 않는 경우에는 장치(100,100')을 통해서) 제공되거나 아니면 도 1에 도시되지 않은 외부 구성 요소로부터 신호 라인(190)을 통해서 제공될 수 있다. 또한, 장치(100)로 하여금 선택된 전력 절감 모드로 진행되도록 지시하는 제 1 신호도 제어기(110)로부터 (장치(100)가 제어기(110)에 직접 접속되지 않고 상기 신호가 선택 사양적 신호 라인(160)을 통해서 전송되지 않는 경우에는 장치(100,100')을 통해서) 수신되거나 아니면 도 1에 도시되지 않은 외부 구성 요소로부터 신호 라인(190)을 통해서 수신될 수 있다.
제 1 신호는 구체적인 구현 사항에 따라서 장치(100)의 실시예로 제공되어서 이 장치(100)로 하여금 하나의 전력 절감 모드로 진행되게 하는 반면에, 제 2 신호는 상기 구체적인 구현 사항을 갖는 데이지 체인 내에서 상기 장치의 위치에 대한 정보를 상기 장치에 제공하고 선택 사양적으로는 이 데이지 체인의 길이에 관한 정보도 상기 장치에 제공한다. 이로써, 전력 절감 모드는 데이지 체인 내에서 장치의 위치에 따라서 결정된다.
개략적으로 전술한 바와 같이, 전력 절감 모드를 선택하는 제 2 신호는 트레이닝 상태 동안에, 물리적 신호로서 장치에 제공되거나, 레지스터로의 액세스를 통해서 장치에 제공되거나, FBDIMM 아키텍처의 SM 버스를 통해서 장치에 제공되거나, 남행 방향으로 전송되어서 장치(100)의 메모리의 메모리 셀 또는 레지스터 내에 저장될 데이터, 명령 또는 다른 신호를 통해서 장치에 제공된다.
구현 사항 및 환경에 따라서, 장치(100)의 형태로 된 본 발명의 실시예에는 개시 시퀀스의 프레임워크 내의 제 2 신호가 제공되며, 이로써 이 제 2 신호는 장치의 정상 동작 모드에 관한 필요한 정보 및 선택 사양적 정보를 장치(100)에게 제공한다. 가령, 장치가 메모리 버퍼인 경우에, 제 2 신호는 가령 메모리 버퍼의 형태로 된 장치의 특정 실시예에 접속된 메모리 디바이스의 적어도 하나의 메모리 유닛의 어드레스를 어드레싱하기 위해서 사용될 수 있는, 비동기 래치 체인 내에서의 장치(100)의 위치에 관한 정보를 포함한다. 달리 말하면, 제 2 신호는 본 실례에서 전력 절감 모드를 규정하는데 사용될 뿐만 아니라 장치(100)의 실시예에 접속된 적어도 하나의 메모리 디바이스의 기본 어드레스를 규정하는 데에도 사용된다.
제 2 신호는 정상 동작 모드에서 유용하거나 필요한, 비동기 래치 체인 내에서의 래치 단으로서의 장치의 위치에 관한 정보를 장치(100)에 제공한다. 그러나, 이 제 2 신호는 비동기 래치 체인의 길이에 관한 정보를 더 포함하며, 이로써 제 1 신호가 수신되면 진행될 전력 절감 모드가 상기 위치에 관한 정보뿐만 아니라 상기 길이에 관한 정보를 토대로 해서 선택될 수 있다. 가령, 장치의 실시예의 서브 인터페이스(120b,130a)는 이 장치(100)가 데이지 체인 내의 마지막 래치 단이면 전력 절감 모드 시에 완전하게 오프로 스위칭되며, 이로써 어떠한 다른 장치도 이 서브 인터페이스(120b,130a)를 통해서 접속되지 않게 된다.
그러나, 장치가 비동기 래치 체인 내부로 래치 단으로서 접속될 수 있지만, 장치의 상이한 실시예들이 버스(140,140',140") 내에 포함된 2 개의 개별적인 단일 방향 버스 구조물을 가질 필요는 없다. 또한, 본 발명의 실시예는 장치(100)의 하나 이상의 서브 인터페이스에서 신호를 단일 단부 형태로 전송하거나 차동으로 전송하는 것으로만 한정되지는 않는다. 또한, 본 발명의 실시예는 직렬 데이터 천이, 병렬 데이터 천이 및 이들의 조합으로만 한정되지 않는다. 또한, 본 발명의 실시예는 전기 통신 분야로만 한정되지 않는다. 본 발명의 다른 실시예들은 비동기 래치 체인 내부에 대해 래치 단으로서 접속될 수 있기만 하면 광학 무선 전송 또는 다른 방식의 전송을 포함한다.
이러한 경우에, 본 발명의 프레임워크 내에서 서로 접속된 2 개의 구성 요소 또는 디바이스 또는 구조물은 서로 직접 접속되거나 아니면 다른 제 3의 구성 요소 또는 구조물을 통해서 서로 접속될 수 있다. 예를 들자면, 2 개의 디바이스는 (가령, 유선 또는 신호 라인을 통해서) 서로 접속되거나 저항, 리피터, 트랜스듀서 또는 다른 구성 요소와 같은 추가 구성 요소를 통해서 서로 접속될 수 있다.
도 1에 도시된 장치(100)의 실시예는 진행될 전력 절감 모드가 비동기 래치 체인 내에서 상기 장치(100)의 위치에 대한 정보를 포함하는 제 2 신호를 기반으로 하여서 선택될 수 있다는 장점을 제공한다. 달리 말하면, 본 발명의 실시예에서는, 비동기 래치 체인 내에서 래치 단으로서 장치의 위치에 대한 정보에 의거하여, 더 나아가 선택 사양적으로는 비동기 래치 체인의 길이에 관한 정보에 의거하여, 전력 절감 모드 또는 전력 파워 다운 모드가 선택될 수 있다. 따라서, 본 발명의 실시예에서는 서로 다른 전력 소비량 및 각성 시간을 갖는 서로 상이한 전력 절감 모드 중에서 하나의 전력 절감 모드를 선택할 수 있다. 그러므로, 장치가 래치 단으로서 비동기 래치 체인의 단부 또는 이 단부의 근방에 위치하게 되면, 더 낮은 전력 소비량을 가지지만 보다 긴 각성 시간을 갖는 전력 절감 모드가 선택되는 반면에, 이 장치가 래치 단으로서 제어기(110) 근방에 위치하게 되면, 보다 긴 각성 시간을 갖는 전력 절감 모드에 비해서 보다 높은 전력 소비량으로 하더라도 각성 시간이 더욱 짧아진 전력 절감 모드에서 이 장치가 유지되게 된다.
그러므로, 본 장치를 통해서 전력 소비량이 감소될 수 있으며, 이와 동시에 이 장치의 각 실시예에 대해서 제 1 신호가 수신되면 진행될 전력 절감 모드를 개별적으로 선택함으로써 이 장치를 포함하는 시스템의 각성 시간 또는 응답 시간이 감소될 수 있다.
본 발명의 제 2 실시예를 보다 상세하게 설명하기 이전에, 동일한 기능 및 특징을 갖는 구조물 및 구성 성분은 제 1 실시예와 동일한 참조 부호가 부여된다는 것을 알린다. 명시적으로 기술되지 않을 지라도, 동일한 기능 및 특징을 갖는 구조물 및 구성 성분은 서로 교환될 수 있다. 또한, 이하에서 참조 부호가 간소화되어 서 발명의 설명 부분을 간소화하고 있다. 따라서, 특정 구성 요소 또는 특정 디바이스의 특정 실시예가 참조되지 않는다면, 가령 장치(100,100')는 장치(100)로서 지정될 것이다.
도 2는 메모리 버퍼의 형태로 된 장치(100)를 복수 개로 포함하는 메모리 시스템의 다른 실시예를 도시하고 있다. 보다 정확하게 말하자면, 메모리 버퍼(100)는 FBDIMM으로서 지칭되는 메모리 모듈(210)의 메모리 보드(200) 상에 배치된다. 각 메모리 모듈(210)은 가령 상품용 DRAM 메모리 디바이스일 수 있는 적어도 하나의 메모리 디바이스(220)를 포함한다. 통상적으로, 메모리 모듈은 4 개, 8 개, 16 개 또는 32 개의 개별적인 메모리 디바이스(220)를 포함한다. 도 2에 도시된 메모리 모듈(210)은 상부 측에서 8 개의 DRAM 메모리 디바이스를 포함하고 하부 측에서 10 개의 DRAM 메모리 디바이스를 포함하여 총 18 개의 메모리 디바이스를 양측에서 포함하고 있다. 18 개의 메모리 디바이스 중 2 개의 메모리 디바이스는 가령 에러 보정 코드를 저장하는 에러 보정을 위해서 사용될 수 있다.
장치(100)의 실시예인 메모리 버퍼(100)는 메모리 모듈(210)의 DRAM 메모리 디바이스(220)에 접속되어서 상업용 DRAM 메모리 디바이스(220)의 인터페이스와 메모리 버퍼(100)의 적합한 인터페이스(120a,120b,130a,130b)에 접속된 모듈 인터페이스(230) 간의 신호 버퍼링 및 프로세싱을 제공한다. 그러므로, 메모리 버퍼는 모듈 인터페이스(230)를 통해서 메모리 버퍼(100)에 제공된 신호들 간의 천이 및 DRAM 메모리 디바이스(220)의 특정 신호 관련 요구 사항을 제공한다.
이 경우에, 도 2에서는 DRAM 메모리 디바이스(242)가 도시되었지만, 원칙적 으로는 SRAM 메모리 디바이스, 비휘발성 메모리 디바이스(가령, 플래시 메모리) 및 ROM 메모리 디바이스와 같은 다른 메모리 디바이스가 대신 사용될 수도 있다. DRAM 메모리 디바이스의 분야에서, 가령, DDRx(여기서, x는 DDRx 메모리 디바이스가 제조되는 규격을 표시하는 양의 정수임) 메모리 디바이스가 사용될 수도 있다. 따라서, DDR1 메모리 디바이스, DDR2 메모리 디바이스, DDR3 메모리 디바이스, DDR4 메모리 디바이스와 같은 예시적인 DDR 메모리 디바이스가 메모리 디바이스(220)로서 사용될 수도 있다.
FBDIMM 아키텍처에 따라서, 8 개까지의 메모리 모듈(210) 또는 8 개까지의 DIMM(210)이 메모리 인터페이스(고유 키를 갖는 DDR2 커넥터)를 통해서 비동기 래치 체인으로 형성된 데이지 체인 내에서 메모리 제어기(110)와 함께 구성될 수 있다. 메모리 제어기(110) 및 메모리 모듈(210)은 남행 통신을 위한 10 개의 차동 신호 라인(즉, 10 개의 신호 쌍) 및 북행 통신을 위한 14 개의 차동 신호 라인을 포함하는 버스(140)를 통해서 서로 접속될 수 있다. 메모리 제어기(110) 및 FBDIMM 아키텍처의 상황에서는 통상적으로 AMB(advanced memory buffers), AMB2 또는 AMB3로서 지칭되는 메모리 버퍼(100)는 버스(140) 상에서 PCI-Express 신호화와 유사한 직렬 신호화를 사용할 수 있다.
메모리 제어기(110)는 가령 모든 메모리 모듈(210)의 메모리 버퍼(100)의 레지스터로의 액섹스를 제공하는 소위 SM 버스(160)를 통해서 각 메모리 모듈(210)에 접속된다. 이 SM 버스(160)는 버스(140)에 비해서 낮은 속도를 제공하는 버스로서 도 2에 도시된 바와 같이 모든 메모리 모듈(210)로의 병렬 액세스를 제공한다. 이 SM 버스는 메모리 버퍼(100)의 레지스터를 액세스하는데 사용될 뿐만 아니라, 메모리 시스템의 개시의 프레임워크에서 사용된다. 가령, 이 SM 버스를 통해서, 각 메모리 모듈(210)의 메모리 디바이스의 어드레스에 관한 정보가 각 메모리 모듈(210)의 메모리 버퍼(100)로 전송된다. 또한, SM 버스는 비동기 래치 체인의 길이에 관한 정보, 즉 메모리 제어기에 접속된 메모리 모듈(210)의 개수에 관한 정보를 전송하는데 사용될 수 있다.
따라서, 메모리 제어기(110)와 함께 메모리 버퍼(100) 또는 메모리 모듈(210)에 의해 형성된 비동기 래치 체인 내에서 메모리 버퍼(100)의 위치에 관한 정보 및 이 비동기 래치 체인의 길이에 관한 정보를 각 메모리 모듈의 메모리 버퍼(100)에게 개별적으로 제공하는데 있어서 이 SM 버스가 사용될 수 있다.
또한, 메모리 제어기(110) 뿐만 아니라 각 메모리 모듈(210)도 도 2에 도시된 바와 같이 공통 클록 소스(240)에 접속된다.
도 1을 참고하여 개략적으로 설명한 바와 같이, 장치(100)의 실시예인 메모리 버퍼(100)의 수신 인터페이스는 데이터, 클록 신호, 인스트럭션, 명령, 상태 요청 또는 다른 종류의 정보를 포함하는 신호들이 메모리 버퍼(100)로 제공되게 하는 매개체 구실을 하는 모든 인터페이스, 접속 라인, 단자, 기계적 점퍼, 스위치(DIP 스위치) 및 플러그를 포함한다. 달리 말하면, 수신 인터페이스는 특히 신호를 수신하는 남행 서브 인터페이스, 신호를 수신하는 북행 서브 인터페이스, SM 버스 및 공통 클록 소스(240)에 접속된 클록 라인을 포함한다.
앞에서 기술한 바와 같이, 메모리 버퍼(100)의 형태로 된 장치(100)의 실시 예에서, 메모리 제어기(110)는 메모리 시스템의 개시 동안 가령 SM 버스(160)를 통해서 메모리 모듈(210)의 각 메모리 버퍼(100)에 메모리 모듈(210)의 개수에 관한 정보, 메모리 모듈의 용량에 관한 정보 및 비동기 래치 체인 내에서 이들의 위치한 관한 정보를 제공하며, 이로써 특정 메모리 모듈(210)의 메모리 디바이스(220)에 의해 제공된 메모리의 기본 어드레스가 어드레싱될 수 있다. 이로써, 특정 메모리 모듈(210)의 메모리 버퍼(100)는 메모리 제어기(110)로부터의 요청이 각 메모리 모듈의 메모리 디바이스(220) 중 어느 하나의 메모리 디바이스의 메모리 유닛과 관련되는지의 여부를 결정할 수 있다. 이 경우에, 메모리 버퍼(100)는 메모리 디바이스를 액세스하여 버스(140)의 북행 버스 구조물을 통해서 데이터를 메모리 제어기(110)에 다시 제공한다. 그러나, 요청, 명령 또는 다른 여타의 신호가 각 메모리 모듈(210)에 대한 것이 아니라면, 메모리 버퍼는 각각의 신호를 남행 방향으로 해서 다음 메모리 모듈(210)로 전송한다. 따라서, 각각의 신호가 도달하는 각 메모리 버퍼(100)에 의해서 이 신호들이 버스(140)의 북행 버스 구조물 상에서 메모리 제어기(110)로 제공될 것이다.
각성 시간이 도 2에 도시된 메모리 시스템과 같은 시스템의 전체적인 성능에 크게 영향을 미치기 때문에, 장치의 실시예는 전력 절감 모드에서 활성 모드 또는 다른 동작 모드로 복구되는데 필요한 시간인 각성 시간과 전력 절감 정도 간의 절충을 제공한다. 본 명세서의 서두에서 언급한 바와 같이, 메모리 모듈(230)의 인터페이스에서 사용되는 아날로그 회로는 큰 전력 절감 능력을 구비하고 있지만, 일단 셧다운되면 복구되는데 걸리는 시간이 비교적 길게 든다. 이는 주로 이러한 아날로 그 회로는 안정한 작동 상태를 재획득하여 유지하기 위해서 제어 루프 및 다른 피드백 루프를 필요로 하기 때문이다.
그러므로, 가령 메모리 버퍼(100)의 형태로 된 본 발명의 장치(100)의 실시예는 메모리 시스템의 데이지 체인 내에서 이 장치의 실시예의 위치에 따라서 서로 다른 전력 절감 모드를 도입함으로써 각성 시간을 감소시키는 방법을 구현할 수 있다.
달리 말하면, 최신 메모리 시스템의 데이지 체인 구성, 특히 FBDIMM 시스템의 데이지 체인 구성에 있어서, 이 데이지 체인의 제 1 구성 요소는 각성 상태가 개시되면 매우 신속하게 반응할 수 있어야 한다. 이와 대조적으로, 비동기 래치 체인의 마지막 래치 체인의 최종 구성 요소는 활성 모드 또는 정상 동작 모드로 진입하는데 오래 걸린다. 그러므로, 본 발명의 실시예는 데이지 체인 내에서 장치(100) 또는 FBDIMM(210) 또는 메모리 버퍼(100)의 위치에 따라서 최적화된 전력 절감 정도/각성 시간 비율을 갖는 서로 다른 전력 절감 모드를 도입하는 것을 가능하게 한다.
장치(100)의 실시예를 사용한 메모리 시스템에서, 제 1 메모리 버퍼(AMB)에 전송되어서 이 버퍼로 하여금 파워 업하게 하고 입력 데이터와 동기화되게 하는 특정 트레이닝 시퀀스보다 선행하는 시스템 내의 모든 메모리 버퍼로의 각성 신호를 통해서 각성 시퀀스가 메모리 제어기에 의해서 통상적으로 개시된다. 각각의 AMB가 동작성 상태에 도달하면, 이 각 AMB는 상기 트레이닝 시퀀스를 동일한 바를 수행할 다음의 후행 AMB에 전송하기 시작한다. 따라서, n 개(n는 양의 정수이며 FBDIMM 시 스템에서는 8에 달함)의 AMB를 갖는 시스템에서, 메모리 시스템이 파워 업 상태가 되어서 다시 동작하기 시작할 때까지 걸리는 시간은 대략 2 * AMB의 개수 * 각성 시간이 된다. 달리 말하면, 본 발명의 장치와 같은 메모리 버퍼가 없는 메모리 시스템에서, 메모리 시스템의 총 각성 시간은 대략 2 * 각성 시간이며, 여기서 계수 2는 버스의 북행 버스 구조물 및 남행 버스 구조물이 개시되어야 하기 때문에 유발된 바이다. 각 메모리 모듈 또는 각 DIMM은 자신과 이웃하는 구성 요소와 완전하게 통신하기 때문에, 파워 업 시퀀스를 위한 통상적인 시간 및 각성 시간을 위한 통상적인 시간은 몇 밀리 초의 범위 내에 존재한다.
가령, FBDIMM(210) 상에서 AMB로서 구현되는 메모리 버퍼(100)의 형태로 된 장치(100)의 실시예는 메모리 시스템을 위해 전력 절감 모드로 진입함으로써 비활성 시간에 전체적인 전력 소비량을 감소시킬 수 있는 장점을 제공하는데, 여기서 서로 상이한 FBDIMM 메모리 모듈(210)의 각 AMB(advanced memory buffer)는 데이지 체인 내에서 자신의 위치에 따라서 서로 다른 전력 절감 모드 또는 파워 다운 모드로 진입한다.
이로써, 메모리 시스템은 서로 다른 각성 시간 및 전력 소비량을 갖는 서로 다른 전력 절감 모드 또는 파워 다운 모드를 도입함으로써 시스템 각성 시간을 감소시킬 수 있게 된다. 메모리 제어기(110)에 접속된 체인 내의 제 1 메모리 버퍼(100)의 제 1 구성 요소는 매우 신속하게 반응해야 하며, 따라서 이 메모리 버퍼(100)에 대해서는 비교적 짧은 각성 시간을 갖는 전력 절감 모드를 선택하는 것이 바람직하다. 그러나, 이렇게 되면 가령 메모리 버퍼(100)의 아날로그 회로를 셧 다운시킴으로써 유발되는 긴 복구 시간으로 인해서 제 1 메모리 모듈(210)에 있어서 전력 절감 능력은 떨어지게 되며, 몇몇 구성 또는 구현에서는 이는 전혀 허용될 수 없는 상황이 되기도 한다. 달리 말하면, 데이지 체인 내의 제 1 메모리 버퍼에 대해서 선택된 전력 절감 모드 또는 파워 다운 모드는 적어도 적합한 남행 인터페이스 내에 포함된 남행 전송 회로로서 매우 짧은 복구 시간을 갖는 디지털 회로를 주로 스위칭한다. 그러나, 오직 디지털 회로만을 셧다운시키게 되면, 전력 절감 능력은 대부분의 경우에 비교적 작게 된다.
한편, 데이지 체인 내의 마지막 구성 요소는 활성 상태에 도달하기까지 오래 걸리는데, 그 이유는 신호가 데이지 체인의 이 마지막 구성 요소에 도달하기 이전에 데이지 체인 내의 모든 구성 요소가 먼저 각성 상태로 되어야 하기 때문이다. 그러므로, 최종 메모리 버퍼(100)는 매우 큰 전력 절감 능력 또는 매우 작은 전력 소비량을 갖는 전력 절감 모드 또는 파워 다운 모드로 용이하게 진입할 수 있지만, 이 경우에 이 최종 메모리 버퍼(100)는 비교적 긴 각성 시간 또는 복구 시간을 갖게 된다.
가령, 도 2에 도시된 바와 같은 메모리 버퍼(100)의 형태로 된 장치(100)의 실시예는 적합한 시스템의 데이지 체인 내에서 이 장치(100)의 물리적 위치 또는 논리적 위치를 기반으로 하여서 전력 절감 모드를 선택할 뿐만 아니라 몇몇 실시예에서와 같이 데이지 체인의 길이를 기반으로 하여서 전력 절감 모드를 선택한다. 이 위치 정보 및 길이 정보 중 적어도 하나를 포함하는 제 2 신호는 메모리 제어기, 버스(140) 및 메모리 모듈(210)을 수용하는 소켓을 포함하는 메인 보드 상에 배치된 추가 칩, 추가 회로 또는 추가 유닛을 통해서 메모리 제어기(110)에 의해서 제공되거나, 가령 각각의 메모리 모듈(210)을 수용하는 소켓의 위치에 따라서 소정의 또는 고정된 신호 레벨(가령, 전압 또는 전위)을 모듈 인터페이스(230)의 하나 이상의 커넥터에 제공하는 하드웨어 유선 회로를 통해서 메모리 제어기(110)에 의해서 제공될 수 있다.
그러나, 조기에 설명한 바와 같이, 제 2 신호는 버스(140)를 통해서 메모리 제어기에서 각각의 메모리 버퍼(100)로 전송될 수 있거나 가령 이 메모리 시스템을 파워 업하는 프레임워크 내에서 다른 태스크를 위해서 사용될 수 있는 추가 신호 라인 또는 버스(160)를 통해서 전송될 수 있다. FBDIMM 아키텍처에서, 가령 SM 버스가 사용되어서, 각 메모리 모듈(210)의 위치 및 길이(선택 사양적 정보)를 표시하는 데이터프레임이 각 메모리 버퍼(100)에 제공되며, 이로써 메모리 모듈(210)의 각 메모리 보드(200) 상에 배치된 메모리 디바이스(220)에 의해 제공된 메모리의 기본 어드레스에 관한 정보가 메모리 버퍼(100)에 제공될 수 있게 된다. 달리 말하면, FBDIMM 아키텍처의 SM 버스를 통해서 제 2 신호가 ABM(100)에 제공될 수 있다.
도 2에 도시된 메모리 시스템의 몇몇 실시예에서, 메모리 제어기(110)는 제 2 신호에 의해 지시된 바와 같이 각 메모리 버퍼(100)로 하여금 각각의 전력 절감 모드로 스위칭되게 하는 제 1 신호를 메모리 버퍼(100)에 제공한다. 또한, 제 1 신호는 버스(140) 또는 신호 라인 또는 버스(160)를 통해서 또는 FBDIMM 아키텍처의 경우에서는 SM 버스를 통해서 제공될 수 있다. 통상적으로, 메모리 제어기는 데이지 체인의 모든 메모리 버퍼에 상기 제 1 신호를 제공하며, 이로써 데이지 체인의 모든 메모리 버퍼가 각각의 전력 절감 모드로 스위칭될 것이다.
그러나, 가령, 데이지 체인 내의 마지막 메모리 모듈(210)에 대해서는, 데이지 체인 구성 자체로 인해서 전력 절감 모드는 몇 개로 제한될 수 있다. 이러한 메모리 시스템의 동작 모드에서는, 처음의 몇 개의 메모리 모듈은 정상 동작 모드로 유지된다. 달리 말하면, 장치(100)의 실시예는 메모리 제어기(110)로 하여금 오직 메모리 모듈의 한 세트만을 각각의 전력 절감 모드로 스위칭함으로써 메모리 시스템의 가용한 메모리를 임시로 “인위적으로 감소”시키게 한다. 이러한 구성에서는, 정상 동작 모드로 동작하는 마지막 메모리 버퍼(100)에 각각의 메모리 버퍼(100)가 적어도 임시적으로는 인위적으로 감소된 데이지 체인 내에서 마지막 메모리 모듈이라는 정보를 제공하여서, 각각의 메모리 버퍼(100)가 전력 절감 모드 시에 메모리 모듈로부터 입력되는 북행 신호를 대기하지 않으며 이로써 북행 버스의 대역폭이 우발적으로 감소되는 상황을 방지하는 것이 바람직하다.
그러나, 메모리 시스템의 다른 실시예에서, 제 1 신호 및 제 2 신호는 각각의 컴퓨터 시스템의 다른 구성 요소들에 의해서 제공될 수 있다. 달리 말하면, 제 1 신호는 메모리 제어기(110)로부터 전송될 필요가 없다. 이와 달리, 제 1 신호는 가령 프로세서 또는 컴퓨터 시스템 내의 다른 에너지 제어 또는 에너지 절감 회로로부터 직접적으로 메모리 모듈(210) 및 이의 메모리 버퍼(100)에 제공될 수 있다.
가령 메모리 버퍼(100)의 형태로 된 장치(100)의 실시예가 데이지 체인 내에서 위치하는 위치 정보에 따라서 서로 다른 파워 다운 모드로 스위칭하는 하는 것 이외에도, 이 데이지 체인 내의 모든 장치들(100) 또는 적어도 몇 개의 장치 들(100)에게 자신의 각각의 전력 절감 모드를 떠나서 정상 동작 모드로 복귀하라는 지시 신호에 의해서 메모리 시스템의 전체적인 각성 시간이 감소될 수 있다. 이러한 각성 상태 복귀 지시 신호는 가령 추가 신호 라인(160)을 통해서 또는 FBDIMM 아키텍처의 경우에는 SM 버스(160)를 통해서 모든 메모리 버퍼(100) 또는 모든 AMB(100)로 전송될 수 있다. 물론, 제 1 신호 및 제 2 신호에 대해서 이전에 기술한 바와 같이, 이 각성 상태 복귀 지시 신호는 메모리 제어기(110)로부터 제공될 수도 있지만, 가령 프로세서 또는 컴퓨터 시스템 내의 다른 에너지 제어 또는 에너지 절감 회로로부터 직접적으로 메모리 모듈(210) 및 이의 메모리 버퍼(100)에 제공될 수 있다.
달리 말하면, 가능한 메모리 버스 구조물 방식과는 다른, 모든 메모리 버퍼(100)(가령, AMB1, AMB2 또는 AMB3)를 각성시킬 수 있는 방식을 포함하는 아키텍처가 구현될 수도 있다. 가령, 이는 모든 AMB(100)에 접속된 SM 버스 명령의 형태로 된 SM 버스(160)를 통해서 구현되거나 모든 AMB(100)에 접속된 메모리 제어기(110)로부터의 추가 신호 라인을 통해서 구현될 수 있다. 또는, 하나의 AMB(100)에서 다음 AMB(100)로 신속하게 리플(ripple)될 수 있는 (버스(140)의) 고속 경로 상의 특정 상태를 통해서 각성 신호가 메모리 제어기(110)로부터 전송될 수 있다. 달리 말하면, 각성 신호를 전송함으로써 프리 바이패스 신호 라인(a free bypass signal line) 또는 프리 바이패스 각성 신호 라인을 통해서 메모리 제어기(110)에 의해서 각성 신호가 제공될 수 있다.
앞에서 기술한 바와 같이, 본 발명의 실시예들은 가령 데이터 체인 구성 내 에서 장치(100)의 물리적 위치 또는 논리적 위치 및 선택 사양적으로는 데이지 체인의 길이에 따라서 다수의 전력 절감 모드 중 하나의 전력 절감 모드를 선택함으로써 장치(100)의 전력 소비량 및 각성 시간 양자에 직접적으로 영향을 줄 수 있는 기회를 제공한다. FBDIMM 아키텍처에 따른 메모리 시스템의 경우에 있어서, 메모리 버퍼(100)의 실시예로 구현된 전력 절감 모드는 이 전력 절감 모드에 따라서 오프로 스위칭되거나 비활성화되는 아날로그 회로 구성 요소 및 디지털 회로 구성 요소에 대해서 상이할 뿐만 아니라, 메모리 버퍼(100)의 구성 요소들이 이들이 접속된 버스(140)의 버스 구조물의 방향에 따라서 선택적으로 온으로 스위칭될 수 있다. 남행 통신은 도 2에 도시된 바와 같이 메모리 제어기(110)를 향하는 방향이 아니라 멀어지는 방향이기 때문에, 남행 방향의 통신을 위한 각성 시간은 북행 통신을 위한 각성 시간보다 짧아야 하며, 북행 통신은 통상적으로 모든 메모리 모듈(210)이 버스(140)의 남행 버스 구조물을 통해서 데이터를 수신할 수 있는 상황을 요구한다. 이론적으로, 2n 개(여기서, n은 데이지 체인 또는 메모리 시스템 내부로 접속될 수 있는 메모리 모듈(210)의 개수임)에 달하는 서로 다른 전력 절감 모드 또는 파워 다운 모드가 구현될 수 있다. 그러나, 상술한 바와 같이 데이지 체인을 인위적으로 감소시키지 않는다면, 통상적으로 n 개의 상이한 전력 절감 모드이면 충분한데, 즉 서로 상이한 메모리 모듈(210) 각각에 대해서 한 개의 전력 절감 모드이면 충분하다. 또한, 몇몇 실제적인 구현에 있어서, 8 개에 달하는 상이한 메모리 모듈(210)(n = 8)로 구성된 시스템의 경우에, 오직 3 개 또는 4 개의 전력 절감 모드를 구현하는 것만으로도 충분할 수 있다.
AMB(가령, AMB1, AMB2, AMB3)의 형태로 된 장치(100)의 실시예를 갖는 FBDIMM 아키테처에 따른 메모리 시스템의 경우에, 남행 방향의 통신을 수행하도록 의도된 송신기 구성 요소 회로 및 수신기 구성 요소 회로는 신속하게 활성화될 수 있어야 하는 반면에, 북행 방향의 통신을 수행하도록 의도된 송신기 구성 요소 회로 및 수신기 구성 요소 회로는 대응하는 상기 남행 방향의 통신을 수행하도록 의도된 송신기 구성 요소 회로 및 수신기 구성 요소 회로가 요구하는 만큼의 짧은 각성 시간을 요구하지 않는 만큼 큰 전력 절감 능력을 원칙적으로 제공한다. 가령, 특히 데이지 체인 내의 제 1 메모리 모듈(210)의 상황에서는, 남행 통신의 경우에, 오직 디지털 구성 요소 또는 디지털 송신기 구성 요소 회로만이 통상적으로 각성 시간을 허용 불가능한 레벨만큼 증가시키지 않고서 오프로 스위칭될 수 있다. 서브 디지털 구성 요소의 실례는 버스(140)를 통해서 전송된 신호를 메모리 모듈(210)의 메인 보드(200) 상에 배치된 메모리 디바이스(220)에 적합한 신호로 변환시키는데 필요한 멀티플렉서, 업샘플러 및 다운샘플러이다. 몇몇 상황에서는, 데이터 체인 내의 마지막의 몇 개의 메모리 모듈(210)의 아날로그 송신기 구성 요소 회로만이 안전하게 오프로 스위칭될 수 있다. 그러나, 북행 통신의 경우에 있어서, 데이지 체인 구성 내의 특히 제 1 메모리 모듈(210)의 아날로그 송신기 구성 요소 회로 및 디지털 송신기 구성 요소 회로 양자가 오프로 스위칭될 수 있다. 북행 방향의 통신을 수행하도록 의도된 구성 요소 회로의 경우에, 데이터 체인 구성 내의 마지막 몇 개의 메모리 모듈(210)의 송신기 구성 요소 회로가, 북행 통신에 있어서 메모리 제어기(110) 바로 근방에 위치한 메모리 모듈(210) 또는 ABM(100)에 비해 더 짧은 각 성 시간을 제공하는 전력 절감 모드로 가장 높은 확률로 스위칭될 수 있다.
달리 말하면, 남행 통신에 있어서, 처음의 몇 개의 메모리 모듈(가령, 처음의 제 1 내지 제 4 메모리 모듈)에 속한, 가령 PLL(위상 동기 루프) 회로 및 다른 아날로그 구성 요소와 같은 아날로그 송신기 구성 요소 회로 및 디지털 송신기 구성 요소 회로들이 오프로 스위칭될 수 있다. 그러나, 수신기 구성 요소 회로, 특히 디지털 수신기 구성 요소 회로는 충분하게 큰 전력 절감 능력을 제공하지 않기 때문에, 이들 구성 요소 회로는 각성 신호가 이들 구성 요소 회로에 의해서 수신되는 것이 요구되지 않는 경우에 북행 통신 채널에 있어서만 가장 큰 확률로 오프로 스위칭될 수 있다. 따라서, 수신기 구성 요소 회로 또는 수신기는 구체적인 구현 시에 가장 큰 전력 절감 능력을 갖는 모드에서만 가장 높은 확률로 오프로 스위칭될 수 있다.
몇 개의 구성 요소를 오프로 스위칭하거나 비활성화시키는 것을 용이하게 하기 위해서, 장치(100)의 실시예는 상기 구성 요소에 접속되어서 제 2 신호에 의해 지시된 바와 같은 전력 절감 모드에 따라서 상기 구성 요소들 적어도 몇 개를 활성화시키거나 비활성화시키는 스위칭 회로를 포함한다.
본 발명의 실시예들은 메모리 시스템, 특히 FBDIMM 아키텍처로 한정되는 것이 아니다. 본 발명의 실시예들은 비동기 래치 체인의 형태로 구성되면서 전기 신호 통신, 광학 신호 통신 또는 다른 종류의 통신과 관련된 임의의 데이지 체인 시스템에서 구현될 수 있다.
본 발명의 방법의 실시예들의 소정의 구현 요구 사항에 따라서, 본 발명의 방법의 실시예들은 하드웨어 또는 소프트웨어 방식으로 구현될 수 있다. 이러한 본 발명의 방법의 실시예들은 본 발명의 방법의 실시예들이 수행될 수 있도록 프로그램가능한 컴퓨터 시스템, 프로세서 또는 다른 집적 회로와 협력할 수 있는, 그 상에 저장된 전기적으로 판독가능한 제어 신호를 구비한 디스크, CD 또는 DVD와 같은 디지털 저장 매체를 사용하여서 구현될 수 있다. 따라서, 일반적으로, 본 발명의 실시예들은 머신 판독가능한 캐리어 상에 저장되어서 자신의 컴퓨터 프로그램이 컴퓨터를 실행시킬 때에 본 발명의 방법의 실시예들을 수행하는 프로그램 코드를 구비한 컴퓨터 프로그램 제품이다. 달리 말하면, 본 발명의 방법의 실시예들은 컴퓨터, 프로세서 또는 다른 집적 회로 상에서 실행되어서 본 발명의 방법들 중 적어도 하나를 수행하는 프로그램 코드를 갖는 컴퓨터 프로그램이다. 지금까지 기술된 본 발명의 실시예들은 본 발명의 범위를 한정하는 것이 아니라, 본 발명의 기술적 사상 및 범위 내에서 이들 실시예들에 대한 세부적인 변경 및 수정이 가능하다는 것을 본 기술 분야의 당업자는 이해할 것이다.
이러한 다양한 수정 및 변경은 본 명세서에서 개시된 본 발명의 보다 포괄적인 개념을 일탈하지 않고서 상이한 실시예들에 맞추어서 생성될 수 있으며 다음의 첨부된 특허청구범위 내에 포함된다.
도 1은 본 발명의 제 1 실시예에 따른 장치의 제 1 실시예의 개략적 블록도,
도 2는 본 발명의 제 2 실시예에 따른 장치의 제 2 실시예 및 메모리 제어기의 실시예의 개략적 블록도.
도면의 주요 부분에 대한 부호의 설명
100 : 장치
100' : 다른 장치
110 : 메모리 제어기
120a, 120b, 130a, 130b : 서브 인터페이스
120'a, 120'b, 130'a, 130'b : 서브 인터페이스
140, 140', 140" : 버스
150a, 150b : 서브 인터페이스
160 : 신호 라인
170 : 서브 인터페이스
180, 180' : 서브 인터페이스
190 : 다른 신호 라인

Claims (43)

  1. 래치 단(latch stage)으로서 비동기 래치 체인(an asynchronous latch chain) 내부로 접속될 수 있는 장치로서,
    수신 인터페이스를 포함하고,
    상기 수신 인터페이스에서 제 1 신호를 수신하면 상기 장치는 상기 수신 인터페이스에서의 제 2 신호에 따라서 제 1 전력 절감 모드와 제 2 전력 절감 모드 중 하나의 전력 절감 모드로 스위칭하고,
    상기 장치는 상기 제 1 전력 절감 모드에서는 제 1 전력 소비량 및 제 1 각성 시간(wake-up time)을 제공하고 상기 제 2 전력 절감 모드에서는 제 2 전력 소비량 및 제 2 각성 시간을 제공하는
    장치.
  2. 제 1 항에 있어서,
    상기 제 1 각성 시간이 상기 제 2 각성 시간과 같거나 보다 짧으며 상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크거나,
    상기 제 1 각성 시간이 상기 제 2 각성 시간보다 짧으며 상기 제 1 전력 소비량은 상기 제 2 전력 소비량과 같거나 보다 큰
    장치.
  3. 제 1 항에 있어서,
    상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크고 상기 제 1 각성 시간은 상기 제 2 각성 시간보다 짧은
    장치.
  4. 제 1 항에 있어서,
    상기 제 2 신호는 상기 장치가 래치 단으로서 상기 비동기 래치 체인 내에서 배치되는 위치에 대한 정보를 포함하는
    장치.
  5. 제 4 항에 있어서,
    상기 제 2 신호는 상기 비동기 래치 체인의 길이에 관한 정보를 더 포함하는
    장치.
  6. 제 1 항에 있어서,
    적어도 하나의 메모리 디바이스의 적어도 하나의 메모리 유닛에 접속될 수 있는 제 2 인터페이스를 더 포함하며,
    상기 메모리 유닛은 어드레스에 의해서 어드레싱가능하고,
    상기 어드레스는 상기 제 2 신호에 의존하는
    장치.
  7. 제 1 항에 있어서,
    적어도 하나의 송신기 구성 요소 회로를 포함하는 적어도 하나의 송신기 회로 및 적어도 하나의 수신기 구성 요소 회로를 포함하는 적어도 하나의 수신기 회로에 접속된 스위치 회로를 더 포함하고,
    상기 스위치 회로는 상기 제 1 신호를 기반으로 하되 상기 전력 절감 모드가 상기 제 1 전력 절감 모드인지 상기 제 2 전력 절감 모드인지에 따라서 상기 적어도 하나의 송신기 구성 요소 회로와 상기 적어도 하나의 수신기 구성 요소 회로 중 적어도 하나 구성 요소 회로를 활성화시키거나 비활성화시키는
    장치.
  8. 제 7 항에 있어서,
    상기 적어도 하나의 송신기 회로는 아날로그 송신기 구성 요소 회로 및 디지털 송신기 구성 요소 회로를 포함하고,
    상기 적어도 하나의 수신기 회로는 아날로그 수신기 구성 요소 회로 및 디지털 수신기 구성 요소 회로를 포함하는
    장치.
  9. 제 1 항에 있어서,
    상기 수신 인터페이스는 상기 제 1 신호를 수신하는 입력부를 포함하는
    장치.
  10. 제 1 항에 있어서,
    상기 장치는 상기 제 1 전력 절감 모드 및 상기 제 2 전력 절감 모드를 포함하는 다수의 전력 절감 모드를 제공하며,
    상기 다수의 전력 절감 모드 각각은 각각의 전력 소비량 및 각각의 각성 시간을 제공하고,
    전력 절감 모드의 각성 시간이 길수록 전력 절감 모드의 전력 소비량은 적어지는
    장치.
  11. 제 1 항에 있어서,
    상기 장치는 메모리 버퍼의 일부이며,
    상기 수신 인터페이스의 적어도 하나의 신호 라인은 메모리 모듈용의 비동기 래치 체인에 접속될 수 있는 신호 라인인
    장치.
  12. 제 1 항에 있어서,
    상기 수신 인터페이스는 물리적 신호로서 상기 제 2 신호를 수신하는 입력부 또는 상기 제 2 신호를 액세스하여 저장하는 레지스터에 접속된 SM 버스 인터페이스 또는 상기 제 2 신호를 수신하는 비동기 래치 체인 인터페이스를 포함하는
    장치.
  13. 래치 단으로서 비동기 래치 체인 내부로 접속될 수 있는 장치로서,
    수신 인터페이스 및 제 2 인터페이스를 포함하며,
    상기 제 2 인터페이스를 통해서 메모리 디바이스의 적어도 하나의 메모리 유닛이 어드레스에 의해서 어드레싱가능하고,
    상기 수신 인터페이스에서 제 1 신호를 수신하면 상기 장치는 상기 수신 인터페이스에서의 제 2 신호에 따라서 제 1 전력 절감 모드와 제 2 전력 절감 모드 중 하나의 전력 절감 모드로 스위칭하고,
    상기 장치는 상기 제 1 전력 절감 모드에서는 제 1 전력 소비량 및 제 1 각성 시간을 제공하고 상기 제 2 전력 절감 모드에서는 제 2 전력 소비량 및 제 2 각성 시간을 제공하며,
    상기 적어도 하나의 메모리 유닛의 어드레스는 상기 제 2 신호에 의존하는
    장치.
  14. 제 13 항에 있어서,
    상기 제 1 각성 시간이 상기 제 2 각성 시간과 같거나 보다 짧으며 상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크거나,
    상기 제 1 각성 시간이 상기 제 2 각성 시간보다 짧으며 상기 제 1 전력 소비량은 상기 제 2 전력 소비량과 같거나 보다 큰
    장치.
  15. 제 13 항에 있어서,
    상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크고 상기 제 1 각성 시간은 상기 제 2 각성 시간보다 짧은
    장치.
  16. 제 13 항에 있어서,
    상기 제 2 신호는 상기 장치가 래치 단으로서 상기 비동기 래치 체인 내에서 배치되는 위치에 대한 정보를 포함하는
    장치.
  17. 제 16 항에 있어서,
    상기 제 2 신호는 상기 비동기 래치 체인의 길이에 관한 정보를 더 포함하는
    장치.
  18. 제 13 항에 있어서,
    적어도 하나의 송신기 구성 요소 회로를 포함하는 적어도 하나의 송신기 회 로 및 적어도 하나의 수신기 구성 요소 회로를 포함하는 적어도 하나의 수신기 회로에 접속된 스위치 회로를 더 포함하고,
    상기 스위치 회로는 상기 제 1 신호를 기반으로 하되 상기 전력 절감 모드가 상기 제 1 전력 절감 모드인지 상기 제 2 전력 절감 모드인지에 따라서 상기 적어도 하나의 송신기 구성 요소 회로와 상기 적어도 하나의 수신기 구성 요소 회로 중 적어도 하나 구성 요소 회로를 활성화시키거나 비활성화시키는
    장치.
  19. 제 18 항에 있어서,
    상기 송신기 회로는 아날로그 송신기 구성 요소 회로 및 디지털 송신기 구성 요소 회로를 포함하고,
    상기 수신기 회로는 아날로그 수신기 구성 요소 회로 및 디지털 수신기 구성 요소 회로를 포함하는
    장치.
  20. 제 13 항에 있어서,
    상기 수신 인터페이스는 상기 제 1 신호를 수신하는 입력 신호 라인을 포함하는
    장치.
  21. 제 13 항에 있어서,
    상기 장치는 메모리 버퍼의 일부이며,
    상기 수신 인터페이스의 적어도 하나의 신호 라인은 비동기 래치 체인 인터페이스의 일부인
    장치.
  22. 제 13 항에 있어서,
    상기 수신 인터페이스는 물리적 신호로서 상기 제 2 신호를 수신하는 입력부 또는 상기 제 2 신호를 액세스하여 저장하는 레지스터에 접속된 SM 버스 인터페이스 또는 상기 제 2 신호를 수신하는 비동기 래치 체인 인터페이스를 포함하는
    장치.
  23. 래치 단으로서 비동기 래치 체인 내부로 접속될 수 있는 장치로서,
    제 1 신호 및 제 2 신호를 수신하는 수신 수단과,
    상기 수신 수단이 상기 제 1 신호를 수신하면 상기 수신 수단이 수신한 제 2 신호에 따라서 제 1 전력 절감 모드와 제 2 전력 절감 모드 중 하나의 전력 절감 모드로 스위칭하는 수단을 포함하며,
    상기 장치는 상기 제 1 전력 절감 모드에서는 제 1 전력 소비량 및 제 1 각성 시간을 제공하고 상기 제 2 전력 절감 모드에서는 제 2 전력 소비량 및 제 2 각 성 시간을 제공하는
    장치.
  24. 제 23 항에 있어서,
    상기 제 1 각성 시간이 상기 제 2 각성 시간과 같거나 보다 짧으며 상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크거나,
    상기 제 1 각성 시간이 상기 제 2 각성 시간보다 짧으며 상기 제 1 전력 소비량은 상기 제 2 전력 소비량과 같거나 보다 큰
    장치.
  25. 제 23 항에 있어서,
    상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크고 상기 제 1 각성 시간은 상기 제 2 각성 시간보다 짧은
    장치.
  26. 제 23 항에 있어서,
    상기 제 2 신호는 상기 장치가 래치 단으로서 상기 비동기 래치 체인 내에서 배치되는 위치에 대한 정보를 포함하는
    장치.
  27. 제 26 항에 있어서,
    상기 제 2 신호는 상기 비동기 래치 체인의 길이에 관한 정보를 더 포함하는
    장치.
  28. 장치를 전력 절감 모드로 스위칭하는 방법으로서,
    제 2 신호를 수신하는 단계와,
    제 1 신호를 수신하는 단계와,
    상기 제 1 신호를 수신하면 상기 제 2 신호에 따라서 제 1 전력 절감 모드와 제 2 전력 절감 모드 중 하나의 전력 절감 모드로 스위칭하는 단계를 포함하며,
    상기 제 1 전력 절감 모드는 제 1 전력 소비량 및 제 1 각성 시간을 제공하고,
    상기 제 2 전력 절감 모드는 제 2 전력 소비량 및 제 2 각성 시간을 제공하는
    장치를 전력 절감 모드로 스위칭하는 방법.
  29. 제 28 항에 있어서,
    상기 제 1 각성 시간이 상기 제 2 각성 시간과 같거나 보다 짧으며 상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크거나,
    상기 제 1 각성 시간이 상기 제 2 각성 시간보다 짧으며 상기 제 1 전력 소 비량은 상기 제 2 전력 소비량과 같거나 보다 큰
    장치를 전력 절감 모드로 스위칭하는 방법.
  30. 제 28 항에 있어서,
    상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크고 상기 제 1 각성 시간은 상기 제 2 각성 시간보다 짧은
    장치를 전력 절감 모드로 스위칭하는 방법.
  31. 제 28 항에 있어서,
    상기 제 2 신호는 상기 장치가 래치 단으로서 상기 비동기 래치 체인 내에서 배치되는 위치에 대한 정보를 포함하는
    장치를 전력 절감 모드로 스위칭하는 방법.
  32. 제 28 항에 있어서,
    상기 제 2 신호는 상기 비동기 래치 체인의 길이에 관한 정보를 더 포함하는
    장치를 전력 절감 모드로 스위칭하는 방법.
  33. 어드레스에 의해서 지정된 적어도 하나의 메모리 유닛을 포함하는 메모리 디바이스를 갖는 비동기 래치 체인 내부로 래치 단으로서 접속될 수 있는 장치를 전력 절감 모드로 스위칭하는 방법으로서,
    제 2 신호를 수신하는 단계와,
    상기 제 2 신호에 따라서 제 1 전력 절감 모드와 제 2 전력 절감 모드 중 하나의 전력 절감 모드를 선택하는 단계와,
    제 1 신호를 수신하는 단계와,
    상기 제 1 신호를 수신하면 상기 선택된 전력 절감 모드로 스위칭하는 단계를 포함하며,
    상기 제 1 전력 절감 모드는 상기 장치의 제 1 전력 소비량 및 상기 장치의 제 1 각성 시간을 제공하고,
    상기 제 2 전력 절감 모드는 상기 장치의 제 2 전력 소비량 및 상기 장치의 제 2 각성 시간을 제공하며,
    상기 제 2 신호는 상기 장치가 상기 비동기 래치 체인 내에서 배치되는 위치에 대한 정보를 포함하는
    장치를 전력 절감 모드로 스위칭하는 방법.
  34. 제 33 항에 있어서,
    상기 제 1 각성 시간이 상기 제 2 각성 시간과 같거나 보다 짧으며 상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크거나,
    상기 제 1 각성 시간이 상기 제 2 각성 시간보다 짧으며 상기 제 1 전력 소비량은 상기 제 2 전력 소비량과 같거나 보다 큰
    장치를 전력 절감 모드로 스위칭하는 방법.
  35. 제 33 항에 있어서,
    상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크고 상기 제 1 각성 시간은 상기 제 2 각성 시간보다 짧은
    장치를 전력 절감 모드로 스위칭하는 방법.
  36. 제 33 항에 있어서,
    상기 제 2 신호는 상기 장치가 래치 체인으로서 상기 비동기 래치 체인 내에서 배치되는 위치에 대한 정보를 포함하는
    장치를 전력 절감 모드로 스위칭하는 방법.
  37. 제 36 항에 있어서,
    상기 제 2 신호는 상기 장치가 래치 단으로서 상기 비동기 래치 체인 내에서 배치되는 위치에 대한 정보를 포함하는
    장치를 전력 절감 모드로 스위칭하는 방법.
  38. 제 33 항에 있어서,
    상기 제 2 신호는 상기 비동기 래치 체인의 길이에 관한 정보를 더 포함하는
    장치를 전력 절감 모드로 스위칭하는 방법.
  39. 컴퓨터 상에서 실행될 때, 장치를 전력 절감 모드로 스위칭하는 방법을 수행하는 컴퓨터 프로그램으로서,
    상기 방법은
    제 2 신호를 수신하는 단계와,
    제 1 신호를 수신하는 단계와,
    상기 제 1 신호를 수신하면 상기 제 2 신호에 따라서 제 1 전력 절감 모드와 제 2 전력 절감 모드 중 하나의 전력 절감 모드로 스위칭하는 단계를 포함하며,
    상기 제 1 전력 절감 모드는 제 1 전력 소비량 및 제 1 각성 시간을 제공하고,
    상기 제 2 전력 절감 모드는 제 2 전력 소비량 및 제 2 각성 시간을 제공하는
    컴퓨터 프로그램.
  40. 컴퓨터 상에서 실행될 때, 장치를 전력 절감 모드로 스위칭하는 방법을 수행하는 컴퓨터 프로그램으로서,
    상기 방법은
    제 2 신호를 수신하는 단계와,
    상기 제 2 신호에 따라서 제 1 전력 절감 모드와 제 2 전력 절감 모드 중 하나의 전력 절감 모드를 선택하는 단계와,
    제 1 신호를 수신하는 단계와,
    상기 제 1 신호를 수신하면 상기 선택된 전력 절감 모드로 스위칭하는 단계를 포함하며,
    상기 제 1 전력 절감 모드는 제 1 전력 소비량 및 제 1 각성 시간을 제공하고,
    상기 제 2 전력 절감 모드는 제 2 전력 소비량 및 제 2 각성 시간을 제공하며,
    상기 제 2 신호는 상기 장치가 상기 비동기 래치 체인 내에서 배치되는 위치에 대한 정보를 포함하는
    컴퓨터 프로그램.
  41. 메모리 제어기 및 상기 메모리 제어기에 대해 비동기 래치 체인 구성으로 접속된 다수의 메모리 모듈을 포함하고,
    상기 다수의 메모리 모듈은 제 1 메모리 모듈 및 제 2 메모리 모듈을 포함하고,
    상기 제 1 메모리 모듈은 상기 비동기 래치 체인 구성 내에서 상기 제 2 메모리 모듈보다 상기 메모리 제어기에 더 근접하여 위치하고,
    상기 제 1 메모리 모듈은 제 1 전력 절감 모드에서 제 1 전력 소비량 및 제 1 각성 시간을 제공하며,
    상기 제 2 메모리 모듈은 제 2 전력 절감 모드에서 제 2 전력 소비량 및 제 2 각성 시간을 제공하고,
    상기 다수의 메모리 모듈 각각은 수신 인터페이스를 각기 포함하며,
    상기 메모리 제어기로부터의 제 1 신호를 각각의 상기 수신 인터페이스에서 수신하면 상기 제 1 메모리 모듈은 상기 제 1 전력 절감 모드로 스위칭하고 상기 제 2 메모리 모듈은 상기 제 2 전력 절감 모드로 스위칭하며,
    상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크며,
    상기 제 1 각성 시간은 상기 제 2 각성 시간보다 짧은
    메모리 시스템.
  42. 메모리 모듈로서,
    모듈 인터페이스를 갖는 모듈 보드와,
    상기 모듈 보드 상에 배치된 적어도 하나의 메모리 디바이스와,
    상기 모듈 인터페이스에 접속된 메모리 버퍼를 포함하고,
    상기 모듈 인터페이스가 제 1 신호를 수신하면, 상기 적어도 하나의 메모리 디바이스의 메모리 유닛에 대한 시작 어드레스를 나타내는 상기 모듈 인터페이스가 수신한 제 2 신호에 따라서, 상기 메모리 버퍼는 제 1 전력 절감 모드와 제 2 전력 절감 모드 중 하나의 전력 절감 모드로 스위칭하고,
    상기 메모리 버퍼는 상기 제 1 전력 절감 모드에서는 제 1 전력 소비량 및 제 1 각성 시간을 제공하고 상기 제 2 전력 절감 모드에서는 제 2 전력 소비량 및 제 2 각성 시간을 제공하는
    메모리 모듈.
  43. 래치 단으로서 비동기 래치 체인 내부로 접속될 수 있는 장치로서,
    수신 인터페이스를 포함하고,
    상기 수신 인터페이스에서 제 1 신호를 수신하면 상기 장치는 상기 수신 인터페이스에서의 제 2 신호에 따라서 제 1 전력 절감 모드와 제 2 전력 절감 모드 중 하나의 전력 절감 모드로 스위칭하고,
    상기 장치는 상기 제 1 전력 절감 모드에서는 제 1 전력 소비량 및 제 1 각성 시간을 제공하고 상기 제 2 전력 절감 모드에서는 제 2 전력 소비량 및 제 2 각성 시간을 제공하고,
    상기 제 1 전력 소비량은 상기 제 2 전력 소비량보다 크고,
    상기 제 1 각성 시간은 상기 제 2 각성 시간보다 짧은
    장치.
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