CN111244028A - 一种封装基板制造工艺 - Google Patents

一种封装基板制造工艺 Download PDF

Info

Publication number
CN111244028A
CN111244028A CN202010048410.9A CN202010048410A CN111244028A CN 111244028 A CN111244028 A CN 111244028A CN 202010048410 A CN202010048410 A CN 202010048410A CN 111244028 A CN111244028 A CN 111244028A
Authority
CN
China
Prior art keywords
conductive
substrate
manufacturing process
electroplating
conductive substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010048410.9A
Other languages
English (en)
Inventor
康孝恒
蔡克林
唐波
杨飞
李�瑞
许凯
蒋乐元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Zhijin Electronics Co ltd
Original Assignee
Shenzhen Zhijin Electronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Zhijin Electronics Co ltd filed Critical Shenzhen Zhijin Electronics Co ltd
Priority to CN202010048410.9A priority Critical patent/CN111244028A/zh
Publication of CN111244028A publication Critical patent/CN111244028A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明公开了一种封装基板制造工艺，包括：将第一导电片和绝缘件以导电凸起与凹腔相对的方式进行层叠压合，使导电凸起收容于凹腔中，将第二导电基片层叠压合于绝缘件远离第一导电片的一侧，制得母材；在母材上制作穿孔；对母材进行加工以除去导电凸起和第一导电基片与导电凸起正对的部位，形成供芯片安装的收容腔；对第一导电基片进行加工形成焊盘，对第二导电基片进行加工形成线路，在穿孔中电镀导电材料形成用于连接焊盘和线路的导通孔，制得封装基板半成品；对封装基板半成品进行切割，制得封装基板。本发明的封装基板制造工艺制得的封装基板自带收容腔，可以缩短流程，降低成本，而且降低了加工难度，从而提高产品精度和良品率。

Description

一种封装基板制造工艺
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种封装基板制造工艺。
背景技术
目前，为了使电子器件具有更稳定、更卓越的信号传输和接收性能，需要将芯片封装在一个单独的空腔内。传统的实现方式是将芯片贴装于封装基板后再增加一个收容腔支架，该实现方式不仅流程复杂，而且在装配过程中精度要求高，产品良率和产品成本均较难管控。
发明内容
为了克服现有技术的不足，本发明的目的在于提供一种封装基板制造工艺，用以解决现有封装基板制造工艺流程复杂，装配过程中精度要求高，产品良率和产品成本均较难管控的问题。
本发明的目的采用如下技术方案实现：
一种封装基板制造工艺，用于制造供芯片封装的封装基板，所述封装基板制造工艺包括：
提供第一导电片、绝缘件及第二导电基片，所述第一导电片包括第一导电基片和位于所述第一导电基片一侧的导电凸起，所述绝缘件的一侧凹设有凹腔，将所述第一导电片和所述绝缘件以所述导电凸起与所述凹腔相对的方式进行层叠压合，并使所述导电凸起收容于所述凹腔中，将所述第二导电基片层叠压合于所述绝缘件远离所述第一导电片的一侧，制得母材；
在所述母材上制作穿孔，所述穿孔依次贯穿所述第一导电基片、所述绝缘件以及所述第二导电基片；
对所述母材进行加工以除去所述导电凸起和所述第一导电基片与所述导电凸起正对的部位，以形成用于供芯片安装的收容腔；
对所述第一导电基片进行加工以形成焊盘，对所述第二导电基片进行加工以形成线路，在所述穿孔中电镀导电材料以形成用于连接所述焊盘和所述线路的导通孔，制得封装基板半成品；
对所述封装基板半成品进行切割，制得封装基板。
进一步地，除去所述导电凸起和所述第一导电基片与所述导电凸起正对的部位包括以下步骤：
在所述第一导电基片远离所述导电凸起的一侧和所述第二导电片远离所述绝缘件的一侧贴设第一感光膜，对应所述导电凸起的位置对贴设于所述第一导电基片的所述第一感光膜进行曝光显影以形成蚀刻孔；
通过所述蚀刻孔对所述母材进行蚀刻，除去所述导电凸起和所述第一导电基片与所述导电凸起正对的部位，以得到所述收容腔，除去所述第一感光膜。
进一步地，所述第一导电片由以下工序制作成型：
提供具有上表面和下表面的所述第一导电基片，在所述上表面和所述下表面上贴设第二感光膜，对贴设于所述下表面的所述第二感光膜进行曝光显影以形成第一电镀避让区域；
在所述第一电镀避让区域内电镀铜层，电镀铜层之后，除去所述第二感光膜，制得所述第一导电片，其中，所述铜层形成所述导电凸起，且所述铜层的厚度与所述第二感光膜的厚度相同。
进一步地，所述第一导电基片为铜片；且/或，
所述第二导电基片为铜片。
进一步地，所述绝缘件为半固化片，所述半固化片的厚度为50μm-200μm。
进一步地，所述焊盘和所述线路由以下工序制作成型：
在蚀刻后的所述第一导电基片远离所述绝缘件的一侧和第二基片远离所述绝缘件的一侧贴设第三感光膜，对应所述焊盘的位置对贴设于所述第一导电基片的所述第三感光膜进行曝光显影以形成第二电镀避让区域，对应所述线路的位置对贴设于所述第二导电基片的所述第三感光膜进行曝光显影以形成第三电镀避让区域；
在所述第二电镀避让区域和所述第三电镀避让区域内都电镀锡层，电镀锡层之后，除去所述第三感光膜；
对除去所述第三感光膜的所述第一导电基片和所述第二导电基片进行蚀刻，得到所述焊盘和所述线路后，除去所述锡层。
进一步地，在制作所述穿孔之前，所述封装基板制作工艺还包括：
将所述第一导电基片的厚度减薄至10μm-20μm。
进一步地，制得所述焊盘和所述线路后，所述封装基板制造工艺还包括：
在所述导通孔的孔壁上覆盖绝缘材料。
进一步地，在所述导通孔的孔壁上覆盖绝缘材料后，所述封装基板制造工艺还包括：
在所述焊盘和所述线路的外表面电镀保护层。
进一步地，所述保护层为镍层、或者镍银层、或者镍金层、或者镍银金层、或者镍钯金层、或者有机保焊膜。
相比现有技术，本发明的有益效果在于：通过该封装基板制造工艺制得的封装基板，其本身自带用于封装芯片的收容腔，因此不需要在封装基板上额外安装收容腔支架，不仅可以有效缩短流程，降低成本，而且可以有效降低加工难度，从而提高产品精度和良品率。
附图说明
图1为本发明实施例提供的封装基板制造工艺的流程示意图；
图2为本发明实施例提供的封装基板半成品制造过程的结构变化示意图；
图3为本发明实施例提供的除去导电凸起和第一导电基片与导电凸起正对部位的流程示意图；
图4本发明实施例提供的第一导电片制造的流程示意图；
图5为本发明实施例提供的封装基板的剖视示意图。
图中：10、第一导电片；20、绝缘件；30、第二导电基片；11、第一导电基片；12、导电凸起；21、凹腔；100、母材；101、穿孔；102、收容腔；103、导通孔；200、封装基板半成品；300、封装基板；40、第一感光膜；41、蚀刻孔；111、上表面；112、下表面；50、第二感光膜；51、第一电镀避让区域；60、焊盘；70、线路；80、保护层。
具体实施方式
下面，结合附图以及具体实施方式，对本发明做进一步描述，需要说明的是，在不相冲突的前提下，以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。
需要说明的是，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后、内、外、顶部、底部……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
还需要说明的是，当元件被称为“固定于”或“设置于”另一个元件上时，该元件可以直接在另一个元件上或者可能同时存在居中元件。当一个元件被称为“连接”另一个元件，它可以是直接连接另一个元件或者可能同时存在居中元件。
请参阅图1-图5，本发明实施例公开的一种封装基板制造工艺S100，用于制造供芯片封装的封装基板300，封装基板制造工艺S100包括：
步骤S10，提供第一导电片10、绝缘件20及第二导电基片30，其中，第一导电片10包括第一导电基片11和位于第一导电基片11一侧的导电凸起12，绝缘件20的一侧凹设有凹腔21，将第一导电片10和绝缘件20以导电凸起12与凹腔21相对的方式进行层叠压合，使导电凸起12收容于凹腔21中，将第二导电基片30层叠压合于绝缘件20远离第一导电片10的一侧，制得母材100；
步骤S20，在母材100上制造穿孔101，且穿孔101依次贯穿第一导电基片11、绝缘件20及第二导电基片30；
步骤S30，对母材100进行加工以除去导电凸起12和第一导电基片11上与导电凸起12正对的部位，以形成用于供芯片安装的收容腔102；
步骤S40，对第一导电基片11进行加工以形成焊盘60，对第二导电基片30进行加工以形成线路70，在穿孔101中电镀导电材料以形成用于连接焊盘60和线路70的导通孔103，制得封装基板半成品200；
步骤S50，对封装基板半成品200进行切割，制得封装基板300。
本实施例提供的封装基板制造工艺，通过将第一导电片10、绝缘件20及第二导电片进行层叠压合，其中，第一导电片10由第一导电基片11和导电凸起12组成，绝缘件20设置有用于容纳导电凸起12的收容腔102，将三者层叠压合在一起后即可制得母材100，然后在母材100上制造避开导电凸起12的穿孔101，再除去导电凸起12和第一导电基片11上与导电凸起12正对的部位，露出绝缘件20的凹腔21，并且在第一导电基片11上形成与凹腔21连通的通孔，该通孔与凹腔21组合形成用于安装芯片的收容腔102，然后对第一导电基片11加工形成焊盘60，对第二导电基片30加工形成线路70，在穿孔101内填充导电材料形成连接焊盘60和线路70的导通孔103，制得封装基板半成品200，最后根据客户需求对封装基板半成品200进行切割，制得封装基板300，这样，相对于现有的芯片贴装于封装基板300后再增加一个收容腔102支架的方式，通过该封装基板制造工艺S100制得的封装基板300，本身自带有收容腔102，不仅可以有效缩短流程，降低成本，而且可以有效降低加工难度，从而提高产品精度和良品率。
优选地，封装基板半成品200可切割形成至少两个封装基板300，这样，采用本发明实施例提供的封装基板制造工艺S100，可通过一个母材100一次性同时制造出多个封装基板300，有利于封装基板300的大批量生产制造，提高封装基板300的生产效率。
优选地，第一导电基片11和第二导电基片30都优选为纯铜片。可以理解的是，第一导电基片11和第二导电基片30并不局限于上述的纯铜片，还可以采用其它的导电金属或者非金属，例如金、银、铝及其合金或者导电硅橡胶也是可以的。
优选地，穿孔101中电镀的导电材料为纯铜。可以理解的是，导电材料并不局限于上述的纯铜，还可以采用其它的导电金属或者非金属，例如金、银也是可以的。
请参阅图3，作为本实施例的一种改进方式，除去导电凸起12和第一导电基片11与导电凸起12正对的部位包括以下步骤：
在第一导电基片11远离导电凸起12的一侧和第二导电片远离绝缘件20的一侧贴设第一感光膜40，对应导电凸起12的位置对贴设于第一导电基片11的第一感光膜40进行曝光显影以形成蚀刻孔41；
通过蚀刻孔41对母材100进行蚀刻，除去导电凸起12和第一导电基片11与导电凸起12正对的部位，以得到收容腔102，除去第一感光膜40。
通过在第一导电基片11和第二导电基片30的外侧贴合第一感光膜40，然后对第一感光膜40进行曝光，再对曝光后的第一感光膜40进行显影操作，除去第一感光膜40未被曝光的部分，而被曝光的部分则仍然贴在第一导电基片11和第二导电基片30上，以对第一导电基片11和第二导电基片30形成保护，这样，在对母材100进行蚀刻时，蚀刻液只能顺着蚀刻孔41往下蚀刻掉第一导电基片11与导电凸起12正对的部位以及导电凸起12，可以防止第一导电基片11未与导电凸起12接触的部位以及第二导电基片30也被蚀刻掉。
本实施例中，蚀刻优选为使用碱性蚀刻液的碱性蚀刻，碱性蚀刻具有蚀刻速度快和侧蚀小的特点，可提升封装基板300上产效率和良品率。
请参阅图4，作为本实施例的一种改进方式，第一导电片10由以下工序制作成型：
提供具有上表面111和下表面112的第一导电基片11，在上表面111和下表面112上贴设第二感光膜50，对贴设于下表面112的第二感光膜50进行曝光显影以形成第一电镀避让区域51；
在第一电镀避让区域51内电镀铜层，电镀铜层之后，除去第二感光膜50，制得第一导电片10，其中，铜层形成导电凸起12，且铜层的厚度与第二感光膜50的厚度相同。
第一电镀避让区域51的形状和大小与绝缘件20上的凹腔21的大小和形状相适配，这样，在第一电镀避让区域51内电镀形成的导电凸起12，其大小刚好可以插入凹腔21中从而形成定位，方便将第一导电片10和绝缘件20层叠压合在一起。
优选地，第二感光膜50的厚度为50μm-100μm，也即，导电凸起12的厚度为50μm-100μm。
作为本实施例的一种改进方式，绝缘件20为半固化片，半固化片的厚度为50-200μm。
可以理解的是，半固化片可以是半固化环氧树脂片或半固化BT树脂片。其中，BT树脂指的是以双马来酰亚胺(BMI)和三嗪为主树脂成分，加入环氧树脂、聚苯醚树脂(PPE)或烯丙基化合物作为改性组分所形成的热固性树脂。
作为本实施例的一种改进方式，焊盘60和线路70由以下工序制作成型：
在蚀刻后的第一导电基片11远离绝缘件20的一侧和第二基片远离绝缘件20的一侧贴设第三感光膜，对应焊盘60的位置对贴设于第一导电基片11的第三感光膜进行曝光显影以形成第二电镀避让区域，对应线路70的位置对贴设于第二导电基片30的第三感光膜进行曝光显影以形成第三电镀避让区域；
第二电镀避让区域和第三电镀避让区域内都电镀锡层，电镀锡层之后，除去第三感光膜；
对除去第三感光膜的第一导电基片11和第二导电基片30进行蚀刻，得到焊盘60和线路70后，除去锡层。
通过在第二导电基片30和蚀刻后的第一导电基片11上贴设第三感光膜，对第三感光膜进行曝光显影，从而在对应焊盘60和线路70的位置形成第二电镀避让区域和第三电镀避让区域，在第二电镀避让区域和第三电镀避让区域内电镀锡层，这样，在第一导电基片11用于形成焊盘60的部位以及第二导电基片30用于形成线路70的部位均覆盖有锡层，而其余部位则暴露在外，因此在对其进行蚀刻时，覆盖有锡层的部位不会被时刻掉，而没有覆盖锡层的部位则会被蚀刻掉，即可形成焊盘60和完整的线路70，然后去掉锡层，露出焊盘60和线路70。
作为本实施例的一种改进方式，在制作穿孔101之前，封装基板的制造工艺S100还包括：将第一导电基片11的厚度减薄至10μm-20μm。
通过将第一导电基片11的厚度进行减薄，方便后期对第一导电片10蚀刻形成收容腔102，同时也有利于实现封装基板300的轻薄化。
作为本实施例的一种改进方式，在制得焊盘60和线路70之后，封装基板制造工艺S100还包括：在导通孔103的孔壁上覆盖绝缘材料。
绝缘材料可以起到绝缘和保护的作用，从而提高了封装基板300的可靠性，在本实施例中，该绝缘材料优选为油墨。
作为本实施例的一种改进方式，在导通孔103的孔壁上覆盖绝缘材料之后，封装基板制造工艺S100还包括：在焊盘60和线路70的外表面电镀保护层80。
通过电镀保护层80，可以降低焊盘60和线路70暴露在外而容易被损坏和被氧化的风险。
优选地，保护层80可以是镍层、或者镍银层、或者镍金层、或者镍银金层、或者镍钯金层、或者有机保焊膜。
上述实施方式仅为本发明的优选实施方式，不能以此来限定本发明保护的范围，本领域的技术人员在本发明的基础上所做的任何非实质性的变化及替换均属于本发明所要求保护的范围。

Claims (10)

1.一种封装基板制造工艺，用于制造供芯片封装的封装基板，其特征在于，所述封装基板制造工艺包括：
提供第一导电片、绝缘件及第二导电基片，所述第一导电片包括第一导电基片和位于所述第一导电基片一侧的导电凸起，所述绝缘件的一侧凹设有凹腔，将所述第一导电片和所述绝缘件以所述导电凸起与所述凹腔相对的方式进行层叠压合，并使所述导电凸起收容于所述凹腔中，将所述第二导电基片层叠压合于所述绝缘件远离所述第一导电片的一侧，制得母材；
在所述母材上制作穿孔，所述穿孔依次贯穿所述第一导电基片、所述绝缘件以及所述第二导电基片；
对所述母材进行加工以除去所述导电凸起和所述第一导电基片与所述导电凸起正对的部位，以形成用于供芯片安装的收容腔；
对所述第一导电基片进行加工以形成焊盘，对所述第二导电基片进行加工以形成线路，在所述穿孔中电镀导电材料以形成用于连接所述焊盘和所述线路的导通孔，制得封装基板半成品；
对所述封装基板半成品进行切割，制得封装基板。
2.根据权利要求1所述的封装基板制造工艺，其特征在于，除去所述导电凸起和所述第一导电基片与所述导电凸起正对的部位包括以下步骤：
在所述第一导电基片远离所述导电凸起的一侧和所述第二导电片远离所述绝缘件的一侧贴设第一感光膜，对应所述导电凸起的位置对贴设于所述第一导电基片的所述第一感光膜进行曝光显影以形成蚀刻孔；
通过所述蚀刻孔对所述母材进行蚀刻，除去所述导电凸起和所述第一导电基片与所述导电凸起正对的部位，以得到所述收容腔，除去所述第一感光膜。
3.根据权利要求1所述的封装基板制造工艺，其特征在于，所述第一导电片由以下工序制作成型：
提供具有上表面和下表面的所述第一导电基片，在所述上表面和所述下表面上贴设第二感光膜，对贴设于所述下表面的所述第二感光膜进行曝光显影以形成第一电镀避让区域；
在所述第一电镀避让区域内电镀铜层，电镀铜层之后，除去所述第二感光膜，制得所述第一导电片，其中，所述铜层形成所述导电凸起，且所述铜层的厚度与所述第二感光膜的厚度相同。
4.根据权利要求1所述的封装基板制造工艺，其特征在于，
所述第一导电基片为铜片；且/或，
所述第二导电基片为铜片。
5.根据权利要求1所述的封装基板制造工艺，其特征在于，所述绝缘件为半固化片，所述半固化片的厚度为50μm-200μm。
6.根据权利要求2所述的封装基板制造工艺，其特征在于，所述焊盘和所述线路由以下工序制作成型：
在蚀刻后的所述第一导电基片远离所述绝缘件的一侧和第二基片远离所述绝缘件的一侧贴设第三感光膜，对应所述焊盘的位置对贴设于所述第一导电基片的所述第三感光膜进行曝光显影以形成第二电镀避让区域，对应所述线路的位置对贴设于所述第二导电基片的所述第三感光膜进行曝光显影以形成第三电镀避让区域；
在所述第二电镀避让区域和所述第三电镀避让区域内都电镀锡层，电镀锡层之后，除去所述第三感光膜；
对除去所述第三感光膜的所述第一导电基片和所述第二导电基片进行蚀刻，得到所述焊盘和所述线路后，除去所述锡层。
7.根据权利要求1所述的封装基板制造工艺，其特征在于，在制作所述穿孔之前，所述封装基板制作工艺还包括：
将所述第一导电基片的厚度减薄至10μm-20μm。
8.根据权利要求1所述的封装基板制造工艺，其特征在于，制得所述焊盘和所述线路后，所述封装基板制造工艺还包括：
在所述导通孔的孔壁上覆盖绝缘材料。
9.根据权利要求8所述的封装基板制造工艺，其特征在于，在所述导通孔的孔壁上覆盖绝缘材料后，所述封装基板制造工艺还包括：
在所述焊盘和所述线路的外表面电镀保护层。
10.根据权利要求9所述的封装基板制造工艺，其特征在于，所述保护层为镍层、或者镍银层、或者镍金层、或者镍银金层、或者镍钯金层、或者有机保焊膜。
CN202010048410.9A 2020-01-16 2020-01-16 一种封装基板制造工艺 Pending CN111244028A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010048410.9A CN111244028A (zh) 2020-01-16 2020-01-16 一种封装基板制造工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010048410.9A CN111244028A (zh) 2020-01-16 2020-01-16 一种封装基板制造工艺

Publications (1)

Publication Number Publication Date
CN111244028A true CN111244028A (zh) 2020-06-05

Family

ID=70864202

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010048410.9A Pending CN111244028A (zh) 2020-01-16 2020-01-16 一种封装基板制造工艺

Country Status (1)

Country Link
CN (1) CN111244028A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282767A (ja) * 2002-03-20 2003-10-03 Kyocera Corp 配線基板
US20150171064A1 (en) * 2013-12-12 2015-06-18 Silergy Semiconductor Technology (Hangzhou) Ltd. Package assembly and method for manufacturing the same
CN109841531A (zh) * 2019-01-30 2019-06-04 深圳市志金电子有限公司 封装基板制造工艺、封装基板以及晶圆封装结构
CN109904079A (zh) * 2019-01-30 2019-06-18 深圳市志金电子有限公司 封装基板制造工艺、封装基板以及芯片封装结构
CN109935521A (zh) * 2019-01-30 2019-06-25 深圳市志金电子有限公司 封装基板制造工艺、封装基板以及芯片封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282767A (ja) * 2002-03-20 2003-10-03 Kyocera Corp 配線基板
US20150171064A1 (en) * 2013-12-12 2015-06-18 Silergy Semiconductor Technology (Hangzhou) Ltd. Package assembly and method for manufacturing the same
CN109841531A (zh) * 2019-01-30 2019-06-04 深圳市志金电子有限公司 封装基板制造工艺、封装基板以及晶圆封装结构
CN109904079A (zh) * 2019-01-30 2019-06-18 深圳市志金电子有限公司 封装基板制造工艺、封装基板以及芯片封装结构
CN109935521A (zh) * 2019-01-30 2019-06-25 深圳市志金电子有限公司 封装基板制造工艺、封装基板以及芯片封装结构

Similar Documents

Publication Publication Date Title
KR100386520B1 (ko) 회로 장치의 제조 방법 및 회로 장치
KR100509136B1 (ko) 회로 장치 및 그 제조 방법
JPH0669402A (ja) プリント基板およびその製造方法
CN107546184B (zh) 半导体封装体及其制造方法
CN109935521B (zh) 封装基板制造工艺、封装基板以及芯片封装结构
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
CN109904079B (zh) 封装基板制造工艺、封装基板以及芯片封装结构
EP1460889A2 (en) Plastic package with high heat dissipation and method for manufacturing the same
JP3561683B2 (ja) 回路装置の製造方法
JP3609684B2 (ja) 半導体装置およびその製造方法
CN111244028A (zh) 一种封装基板制造工艺
KR20040107359A (ko) 반도체 장치의 제조 방법
JP3634709B2 (ja) 半導体モジュール
JP3668090B2 (ja) 実装基板およびそれを用いた回路モジュール
JP2001250884A (ja) 回路装置の製造方法
JP2623980B2 (ja) 半導体搭載用リード付き基板の製造法
CN113035845B (zh) 具有天线的封装结构及其制作方法
JP2001274313A (ja) 半導体装置およびその製造方法
JP4443190B2 (ja) 半導体装置の製造方法
CN211529938U (zh) 封装基板及芯片封装结构
JP2005175509A (ja) 回路装置
JP3691328B2 (ja) 回路装置および回路モジュール
CN116936373A (zh) 多芯片的封装方法以及封装体
JP4036603B2 (ja) 半導体装置およびその製造方法
JP3778783B2 (ja) 回路装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200605