CN111243964B - 一种具有大面积侧壁金属图形的薄膜电路的制备方法 - Google Patents
一种具有大面积侧壁金属图形的薄膜电路的制备方法 Download PDFInfo
- Publication number
- CN111243964B CN111243964B CN202010041400.2A CN202010041400A CN111243964B CN 111243964 B CN111243964 B CN 111243964B CN 202010041400 A CN202010041400 A CN 202010041400A CN 111243964 B CN111243964 B CN 111243964B
- Authority
- CN
- China
- Prior art keywords
- substrate
- cavity
- layer
- side wall
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 71
- 239000002184 metal Substances 0.000 title claims abstract description 71
- 239000010409 thin film Substances 0.000 title claims abstract description 39
- 238000002360 preparation method Methods 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 103
- 238000000034 method Methods 0.000 claims abstract description 35
- 238000001465 metallisation Methods 0.000 claims abstract description 31
- 238000009713 electroplating Methods 0.000 claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 230000008719 thickening Effects 0.000 claims abstract description 11
- 238000004544 sputter deposition Methods 0.000 claims abstract description 10
- 238000005520 cutting process Methods 0.000 claims abstract description 9
- 239000003292 glue Substances 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 41
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 28
- 239000010931 gold Substances 0.000 claims description 28
- 229910052737 gold Inorganic materials 0.000 claims description 28
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 22
- 239000010408 film Substances 0.000 claims description 18
- 230000001681 protective effect Effects 0.000 claims description 15
- 230000005540 biological transmission Effects 0.000 claims description 12
- 238000004140 cleaning Methods 0.000 claims description 12
- NLKNQRATVPKPDG-UHFFFAOYSA-M potassium iodide Chemical compound [K+].[I-] NLKNQRATVPKPDG-UHFFFAOYSA-M 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 5
- 239000000919 ceramic Substances 0.000 claims description 5
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 4
- 238000004891 communication Methods 0.000 claims description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 4
- 239000010453 quartz Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 abstract description 3
- 230000007704 transition Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 81
- 230000008569 process Effects 0.000 description 10
- 239000007788 liquid Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000001035 drying Methods 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 238000004506 ultrasonic cleaning Methods 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000005577 local transmission Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
本发明公开了一种具有大面积侧壁金属图形的薄膜电路的制备方法,属于薄膜电路技术领域。该方法包括制作腔体外形标记、制作正面金属化图形、对基片正面进行两层保护、开腔、从背面向上进行金属溅射并电镀加厚、去胶、划切等步骤,制备出的薄膜电路,其侧壁金属层与背面金属层同时形成,从而使两者的连接部为完整、连续、平滑的过渡结构。本发明方法简便易行,制备出的薄膜电路结构和效果更加优良,可作为实现小型化、高可靠、高频微波/毫米波电路的一项关键技术,对相关技术领域具有重要意义。
Description
技术领域
本发明属于薄膜电路技术领域,特别是指一种具有大面积侧壁金属图形的薄膜电路的制备方法。
背景技术
薄膜电路是微波/毫米波模块中的重要传输结构之一,随着模块小型化、高可靠等要求的进一步提升,具有大面积侧壁金属图形的薄膜电路的应用场景越来越多。通过侧壁金属的连接导通,可以保证良好的电气特性以及焊接可靠性,同时为模块小型化提供便利。
在具有侧壁金属图形的薄膜电路的制造过程中,侧壁金属图形的制备至关重要。不仅要求其制备过程与整个薄膜电路制造过程相兼容,还需要考虑到工艺可操作性和加工效率。现有技术中,通常采用先在薄膜电路基板上开腔、双面溅射完成正面图形后,再将侧面翻转至表面进行图形加工的方式实现。该过程需要借助特定的工装夹具来确保对准精度,操作复杂且容易出现问题。
发明内容
有鉴于此,本发明的目的在于提供一种具有大面积侧壁金属图形的薄膜电路的制备方法,其可简化具有大面积侧壁金属图形的薄膜电路的制备过程,且制备出的侧壁金属与正、反两面的金属结合更加紧密、平滑,薄膜电路性能更加优良。
为实现上述目的,本发明采用了如下技术方案:
一种具有大面积侧壁金属图形的薄膜电路的制备方法,其包括以下步骤:
(1)在基片正面制作用于标识腔体形状和位置的外形标记;
(2)在基片的正面制作正面金属化图形;
(3)在步骤(2)处理后的基片正面覆盖光刻胶,仅空出各外形标记所对应的腔体区域及各腔体区域的外延区域,从而对基片正面进行第一层保护;所述外延区域为环绕腔体区域轮廓的缝隙带,包括用于形成局部正面传输线结构的第一缝隙区域以及除第一缝隙区域以外的第二缝隙区域;
(4)在步骤(3)处理后的基片正面覆盖透明或半透明的保护膜,从而对基片正面进行第二层保护;所述保护膜完全覆盖基片正面,且透过保护膜能够识别到外形标记;
(5)按照外形标记所标识的腔体区域,对步骤(4)处理后的基片进行激光开腔处理,形成穿透基板的腔体,开腔后去除基片正面的保护膜;
(6)对于步骤(5)处理后的基片,从背面向上进行金属溅射,从而在基板背面、腔体侧壁以及各腔体的外延区域上同时形成钛钨粘附层,再在钛钨粘附层之上同时形成金种子层,然后进行电镀,实现背面金属层、腔体侧壁金属层、外延区域金属层的电镀加厚,其中,第一缝隙区域的金属层即为局部正面传输线结构,用于实现腔体侧壁金属层与正面金属化图形的良好连通;
(7)对步骤(6)处理后的基片进行去胶处理,去除正面的光刻胶,然后对基片进行划切处理,将腔体剖开,使得腔体侧壁成为划切后电路板的侧壁,从而完成具有大面积侧壁金属图形的薄膜电路的制备。
进一步的,步骤(1)中,所述基片的材质为氧化铝陶瓷、氮化铝陶瓷、石英或硅;所述外形标记为采用激光对腔体区域上表面进行刻蚀而形成的深度小于50μm的浅槽。
进一步的,所述步骤(2)包括以下具体步骤:
(201)使用清洗液对基片进行清洗;
(202)在基片正面依次溅射形成钛钨粘附层和金种子层;
(203)在溅射后的基片正面涂覆光刻胶层,然后将带有正面金属化图形形状的掩膜版覆盖在光刻胶层上进行曝光处理,曝光后的基片放入配套的显影液中进行显影处理,去除基片上正面金属化图形位置处的光刻胶层;
(204)将步骤(203)处理后的基片放入金电镀液中,对正面金属化图形区域进行电镀加厚;
(205)将步骤(204)处理后的基片放入去胶液中,去除金种子层上剩余的光刻胶;
(206)对于步骤(205)处理后的基片,采用湿法刻蚀去除基片上除正面金属化图形区域之外的金种子层和钛钨粘附层,完成正面金属化图形的制作。
进一步的,所述步骤(202)中,钛钨粘附层的厚度为200埃~2000埃,金种子层的厚度为500埃~3000埃;所述步骤(203)中光刻胶层的厚度为6μm~7μm;所述步骤(204)中电镀加厚的厚度为4μm~5μm;所述步骤(205)中的去胶液为碱性去胶液或有机去胶液;所述步骤(204)中,采用碘化钾作为刻蚀溶液去除金种子层,然后采用双氧水作为刻蚀溶液去除钛钨粘附层。
进一步的,所述步骤(3)中,第一缝隙区域的缝隙宽度为10μm~20μm,第二缝隙区域的缝隙宽度为1μm~2μm。
进一步的,所述步骤(6)中,钛钨粘附层的厚度为200埃~2000埃,金种子层的厚度为500埃~3000埃,电镀加厚的厚度为3μm~4μm。
进一步的,所述步骤(7)中对基片进行划切处理的方式为机械划切。
本发明与现有技术相比具有如下有益效果:
1、本发明以氧化铝陶瓷、氮化铝陶瓷、石英、硅等作为基底材料,通过腔体预定位、正面图形化、正面保护、激光开腔、背面和腔体图形化、划切等过程,实现了具有大面积侧壁金属图形的薄膜电路的制备。与现有技术相比,本发明方法在流程上采用先完成正面金属化图形制备,再开腔,然后一次性完成背面和侧壁金属化图形的方式,避免带腔基片在正面图形化时,大尺寸腔体周围留胶困难、光刻腔边线条不完整等问题。
2、本发明方法在基片正面预设了用于标识腔体形状和位置的外形标记,能够保证开腔的位置精度。
3、本发明在开腔前,对已经金属图形化的基片正面分别进行了光刻胶保护和保护膜保护等两次保护,其中,保护膜能够有效防止激光切腔过程中的飞溅物和熔融物附着在基片表面,而保护膜去除后的光刻胶保护层则用于保护正面图形在背面和侧面电镀过程中不受破坏。
4、本发明方法中的光刻胶保护层除空出腔体位置以外,还预留了一定余量(即外延区域),这里有两重考虑:其一,避免开腔时对光刻胶保护层产生破坏,其二,在第一缝隙区域形成的局部正面传输线结构可以在背面和侧面电镀过程中加厚电镀,从而确保侧壁和正面图形的有效连通。
5、本发明薄膜电路中的侧壁金属层和背面金属层为同时形成,这种方式不同于现有技术中逐一形成的方式。如果采用逐一形成的方式,则为了保证两者的连通性,必然需要在后形成的金属层边缘处有一部分叠加在在先形成的金属层的边缘处,从而产生一个台阶,这个台阶影响了金属层的连续性和平滑性,对电路的性能有一定影响。而本发明薄膜电路中的侧壁金属层和背面金属层为同时形成,因而不存在这一台阶结构,金属层更加连续、平滑。
总之,本发明采用先制作腔体外形标记以及正面金属化图形,再保护开腔,接着进行腔体和背面金属图形同时制备的方法,实现了对具有大面积侧壁金属图形的薄膜电路的高精度制备。该方法过程简便易行,无需夹具对侧壁金属图形进行辅助加工,解决大面积侧壁金属图形薄膜电路制备的流程难题,制备出的薄膜电路结构和效果更加优良,可作为实现小型化、高可靠、高频微波/毫米波电路的一项关键技术,对相关技术领域具有重要意义。
附图说明
图1是本发明实施例中基片正面腔体定位标记的示意图。
图2是本发明实施例中基片正面金属化图形的示意图。
图3是本发明实施例中基片正面进行第一层保护的示意图。
图4是本发明实施例中基板形成侧壁金属层后的示意图。
图5是本发明实施例中基片划切后的示意图。
图6是本发明实施例中制备的薄膜电路的结构示意图。
具体实施方式
下面结合附图和具体实施方式对本发明做进一步说明。
一种具有大面积侧壁金属图形的薄膜电路的制备方法,其包括以下步骤:
(1)使用激光在基片表面制作腔体位置处的外形标记,此时激光加工的深度不穿透基片的厚度,以能够看清外形标记为准;
如图1所示,将厚度为0.1mm~1mm的基片101(种类可为氧化铝陶瓷、氮化铝陶瓷、石英、硅等)放入激光加工设备中,利用激光加工腔体外形标记102,腔体外形标记的深度不大于50μm,远小于基片的厚度。激光加工腔体位置处外形标记102可为规则四边形,也可为不规则多边形,通过侧面需要金属化的面积来确定腔体外形。
(2)使用清洗液对基片进行清洗;
将激光加工腔体外形后的基片100放置于盛有丙酮清洗液的烧杯中,使用超声波清洗5分钟~10分钟,然后将基片取出放置于盛有酒精的烧杯中,使用超声波清洗5分钟~10分钟,以清洗基片表面污物,清洗结束后取出备用。清洗液的种类不仅可选有机清洗液,也可选择酸性清洗液或碱性清洗液。
(3)对步骤(2)中清洗后的基片进行正面图形化,包括在基片正面上依次溅射形成钛钨粘附层和金种子层,然后进行正面光刻和电镀,而后去胶和刻蚀后形成正面的金属化图形,处理后的基片如图2所示;具体来说:
将清洗后的基片放入磁控溅射设备中,在基片上依次溅射钛钨粘附层和金种子层,其中,钛钨粘附层厚度为200埃~2000埃,金种子层厚度为500埃~3000埃。
对溅射后的基片进行涂覆光刻胶层,光刻胶层厚度为6μm~7μm,然后在100℃下烘干2分钟~5分钟,之后将带有正面金属化图形的掩膜版覆盖在光刻胶层上进行曝光处理,曝光后的基片放入配套的显影液中进行显影处理,去除基片上与正面金属化图形位置相对应处的光刻胶层。
将光刻后的基片放入金电镀液中对图形进行电镀金加厚,金层电路厚度为4μm~5μm。
将电镀后的石基片放入丙酮或碱性去胶液中,去除金种子层上剩余的光刻胶。
将去胶后的基片依次放入金种子层和钛钨粘附层的湿法刻蚀溶液碘化钾和双氧水中,去除整个基片上与正面金属化图形位置相对应处之外的金种子层和钛钨粘附层,最终形成正面金属化图形201。
(4)对步骤(3)中正面金属化图形化后的基片进行正面保护,首先在带有金属化图形的基片正面涂抹光刻胶,光刻胶露出的区域仅包括腔体部分、腔体外围的一圈,以及与腔体相邻处的局部正面传输线结构;然后在带有光刻胶的基片正面覆透明或半透明保护膜,以能够透过保护膜识别到腔体位置处的外形标记为准。
该步骤将完成正面金属化图形后的基片进行了两步保护:
第一步为光刻胶保护。涂覆光刻胶层,光刻胶层厚度为6μm~7μm,然后在100℃下烘干2分钟~5分钟,之后将带有正面金属化图形的掩膜版覆盖在光刻胶层上进行曝光处理,曝光后的基片放入配套的显影液中进行显影处理。如图3所示,光刻胶301覆盖住基片正面大部分,露出的区域仅包括腔体部分、腔体外围的一圈303,以及与腔体相邻处的局部正面传输线结构302。局部正面传输线结构302距腔边缘的距离为10μm~20μm,其余腔体边缘的光刻胶距离腔体边缘1μm~2μm。
其中,腔体外围预留一圈空隙的目的在于避免开腔时对光刻胶保护层产生破坏,而预留局部正面传输线结构的目的则是为了确保侧壁和正面图形的有效连通。
第二步为透明或半透明膜保护。采用贴膜机或手工方式将透明或半透明保护膜贴覆在基片正面。保护膜能够有效防止激光切腔过程中的飞溅物和熔融物附着在基片表面。
(5)对步骤(4)中正面保护的基片进行激光开腔处理,开腔位置按照步骤(1)形成的腔体外形标记确定,开腔深度为切透基片厚度,开腔后去除基片正面的保护膜,露出腔体外围一圈以及腔体两侧的局部正面传输线结构。
(6)对步骤(5)中处理后的基片,从背面向上进行溅射,在背面、腔壁以及正面露出区域上同时形成钛钨粘附层和金种子层,而后进行电镀,实现背面金属层、腔壁金属层、正面露出的局部传输线的电镀加厚及良好连通;
具体来说,从基片背面向上进行磁控溅射,基片背面和腔壁依次溅射上钛钨粘附层和金种子层,其中,钛钨粘附层厚度为200埃~2000埃,金种子层厚度为500埃~3000埃。溅射后进行电镀,电镀金层电路厚度为3μm~4μm。处理后如图4所示,此时基片背面和腔壁501均被电镀加厚,同时,第一保护层301露出的局部正面传输线结构302处也被电镀加厚形成良好的连接结构502,从而确保正面图形、侧壁、背面图形间的良好连通性。
(7)对步骤(6)中处理后的电镀基片进行去胶处理,去胶溶液为碱性去胶液或有机去胶液,去除正面保护层的光刻胶。
(8)对步骤(7)中处理后的基片进行划切处理,划切后如图5所示。
具体来说,可采用机械划切方式,划切平面应尽量与侧壁金属图形601的平面相平行,但同时要与侧壁金属化层601相距数微米距离,以不破坏侧壁金属化层601为标准。
至此,完成具有大面积侧壁金属图形的薄膜电路的制备。
如图6所示,采用上述方法制备的薄膜电路包括基片,基片具有正面金属层、背面金属层(如金属地层)以及侧壁金属层,并且侧壁金属层与背面金属层同时形成,从而使两者的连接部为完整、连续、平滑的过渡结构702,但侧壁金属层与正面金属层还是存在不可避免的层叠结构701。而采用现有技术制备的薄膜电路,其侧壁金属层与正面金属层和背面金属层均会存在这种层叠结构。这种层叠结构影响了金属层的连续性和平滑性,对电路的性能有一定影响。
总之,与现有技术相比,本发明方法在流程上采用先完成正面金属化图形制备,再开腔,然后一次性完成背面和侧壁金属化图形的方式,避免带腔基片在正面图形化时,大尺寸腔体周围留胶困难、光刻腔边线条不完整等问题,同时避免了侧壁金属层与背面金属层之间的层叠台阶结构。该方法过程简便易行,无需夹具对侧壁金属图形进行辅助加工,解决大面积侧壁金属图形薄膜电路制备的流程难题,制备出的薄膜电路结构和效果更加优良,可作为实现小型化、高可靠、高频微波/毫米波电路的一项关键技术,对相关技术领域具有重要意义。
Claims (7)
1.一种具有大面积侧壁金属图形的薄膜电路的制备方法,其特征在于,包括以下步骤:
(1)在基片正面制作用于标识腔体形状和位置的外形标记;
(2)在基片的正面制作正面金属化图形;
(3)在步骤(2)处理后的基片正面覆盖光刻胶,仅空出各外形标记所对应的腔体区域及各腔体区域的外延区域,从而对基片正面进行第一层保护;所述外延区域为环绕腔体区域轮廓的缝隙带,包括用于形成局部正面传输线结构的第一缝隙区域以及除第一缝隙区域以外的第二缝隙区域;
(4)在步骤(3)处理后的基片正面覆盖透明或半透明的保护膜,从而对基片正面进行第二层保护;所述保护膜完全覆盖基片正面,且透过保护膜能够识别到外形标记;
(5)按照外形标记所标识的腔体区域,对步骤(4)处理后的基片进行激光开腔处理,形成穿透基板的腔体,开腔后去除基片正面的保护膜;
(6)对于步骤(5)处理后的基片,从背面向上进行金属溅射,从而在基板背面、腔体侧壁以及各腔体的外延区域上同时形成钛钨粘附层,再在钛钨粘附层之上同时形成金种子层,然后进行电镀,实现背面金属层、腔体侧壁金属层、外延区域金属层的电镀加厚,其中,第一缝隙区域的金属层即为局部正面传输线结构,用于实现腔体侧壁金属层与正面金属化图形的良好连通;
(7)对步骤(6)处理后的基片进行去胶处理,去除正面的光刻胶,然后对基片进行划切处理,将腔体剖开,使得腔体侧壁成为划切后电路板的侧壁,从而完成具有大面积侧壁金属图形的薄膜电路的制备。
2.根据权利要求1所述的具有大面积侧壁金属图形的薄膜电路的制备方法,其特征在于,步骤(1)中,所述基片的材质为氧化铝陶瓷、氮化铝陶瓷、石英或硅;所述外形标记为采用激光对腔体区域上表面进行刻蚀而形成的深度小于50µm的浅槽。
3.根据权利要求1所述的具有大面积侧壁金属图形的薄膜电路的制备方法,其特征在于,所述步骤(2)包括以下具体步骤:
(201)使用清洗液对基片进行清洗;
(202)在基片正面依次溅射形成钛钨粘附层和金种子层;
(203)在溅射后的基片正面涂覆光刻胶层,然后将带有正面金属化图形形状的掩膜版覆盖在光刻胶层上进行曝光处理,曝光后的基片放入配套的显影液中进行显影处理,去除基片上正面金属化图形位置处的光刻胶层;
(204)将步骤(203)处理后的基片放入金电镀液中,对正面金属化图形区域进行电镀加厚;
(205)将步骤(204)处理后的基片放入去胶液中,去除金种子层上剩余的光刻胶;
(206)对于步骤(205)处理后的基片,采用湿法刻蚀去除基片上除正面金属化图形区域之外的金种子层和钛钨粘附层,完成正面金属化图形的制作。
4.根据权利要求3所述的具有大面积侧壁金属图形的薄膜电路的制备方法,其特征在于,所述步骤(202)中,钛钨粘附层的厚度为200埃~2000埃,金种子层的厚度为500埃~3000埃;所述步骤(203)中光刻胶层的厚度为6µm~7µm;所述步骤(204)中电镀加厚的厚度为4µm~5µm;所述步骤(205)中的去胶液为碱性去胶液或有机去胶液;所述步骤(204)中,采用碘化钾作为刻蚀溶液去除金种子层,然后采用双氧水作为刻蚀溶液去除钛钨粘附层。
5.根据权利要求1所述的具有大面积侧壁金属图形的薄膜电路的制备方法,其特征在于,所述步骤(3)中,第一缝隙区域的缝隙宽度为10µm~20µm,第二缝隙区域的缝隙宽度为1µm~2µm。
6.根据权利要求1所述的具有大面积侧壁金属图形的薄膜电路的制备方法,其特征在于,所述步骤(6)中,钛钨粘附层的厚度为200埃~2000埃,金种子层的厚度为500埃~3000埃,电镀加厚的厚度为3µm~4µm。
7.根据权利要求1所述的具有大面积侧壁金属图形的薄膜电路的制备方法,其特征在于,所述步骤(7)中对基片进行划切处理的方式为机械划切。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010041400.2A CN111243964B (zh) | 2020-01-15 | 2020-01-15 | 一种具有大面积侧壁金属图形的薄膜电路的制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010041400.2A CN111243964B (zh) | 2020-01-15 | 2020-01-15 | 一种具有大面积侧壁金属图形的薄膜电路的制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111243964A CN111243964A (zh) | 2020-06-05 |
CN111243964B true CN111243964B (zh) | 2021-06-08 |
Family
ID=70864967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010041400.2A Active CN111243964B (zh) | 2020-01-15 | 2020-01-15 | 一种具有大面积侧壁金属图形的薄膜电路的制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111243964B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111900092B (zh) * | 2020-07-31 | 2022-01-28 | 中电科思仪科技股份有限公司 | 具有耐摩擦区域电路图形微波薄膜电路制作方法及其电路 |
CN112601359A (zh) * | 2020-11-27 | 2021-04-02 | 苏州华博电子科技有限公司 | 一种正面与侧面连续薄膜电路的制作方法及制作模具 |
CN112614808A (zh) * | 2020-12-17 | 2021-04-06 | 中国电子科技集团公司第十三研究所 | 薄膜金属层的刻蚀方法及薄膜金属层的刻蚀结构 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102280407A (zh) * | 2011-07-28 | 2011-12-14 | 吴浩 | 元器件侧壁图形化的制作方法 |
CN103579010A (zh) * | 2012-08-08 | 2014-02-12 | 深南电路有限公司 | 一种侧壁金属化封装产品的制作方法 |
CN106298626A (zh) * | 2016-08-11 | 2017-01-04 | 中国电子科技集团公司第四十研究所 | 一种用于微带电路的图形电镀方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI294757B (en) * | 2005-07-06 | 2008-03-11 | Delta Electronics Inc | Circuit board with a through hole wire, and forming method thereof |
CN101131937A (zh) * | 2006-08-25 | 2008-02-27 | 重庆卓为电子技术有限公司 | 陶瓷金属膜3维结构载体的生产工艺 |
CN103730712A (zh) * | 2013-12-12 | 2014-04-16 | 中国电子科技集团公司第四十一研究所 | 一种高屏蔽准平面传输线的制作方法 |
-
2020
- 2020-01-15 CN CN202010041400.2A patent/CN111243964B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102280407A (zh) * | 2011-07-28 | 2011-12-14 | 吴浩 | 元器件侧壁图形化的制作方法 |
CN103579010A (zh) * | 2012-08-08 | 2014-02-12 | 深南电路有限公司 | 一种侧壁金属化封装产品的制作方法 |
CN106298626A (zh) * | 2016-08-11 | 2017-01-04 | 中国电子科技集团公司第四十研究所 | 一种用于微带电路的图形电镀方法 |
Also Published As
Publication number | Publication date |
---|---|
CN111243964A (zh) | 2020-06-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111243964B (zh) | 一种具有大面积侧壁金属图形的薄膜电路的制备方法 | |
KR100741864B1 (ko) | 반도체장치의 제조방법 | |
JP5140014B2 (ja) | 半導体装置の製造方法 | |
CN114156621B (zh) | 基于mems技术的通讯用集总参数环行器及其制作方法 | |
CN113410175B (zh) | 一种tsv导电通孔结构制备方法 | |
JPH01315163A (ja) | 半導体集積回路装置の製造方法 | |
CN111624851A (zh) | 压印模板及其制备方法 | |
JP3638250B2 (ja) | アライメントマークおよび半導体装置の製造方法 | |
JPH06140742A (ja) | プリント基板及びその製造方法 | |
JP2913716B2 (ja) | 半導体装置 | |
KR100462758B1 (ko) | 구리 듀얼 다마신을 위한 포토 공정 | |
CN116721932B (zh) | 一种传感器芯片的封装方法和封装结构 | |
KR100450937B1 (ko) | 절연막의 깨짐현상을 방지하기 위한 더미 패턴 형성방법 | |
US20240032207A1 (en) | Method for Manufacturing a Sheet with Double-Sided Structured Conducting Layers for Electronic Applications | |
KR0124638B1 (ko) | 반도체장치의 다층배선 형성방법 | |
JPS58161346A (ja) | 金属突起電極の形成方法 | |
KR20010035686A (ko) | 반도체 소자의 마스크 정렬 키 형성방법 | |
KR100499399B1 (ko) | 스택형 비아콘택의 제조방법 | |
KR20080058207A (ko) | 전자 부품의 제조 방법 | |
JPH02121387A (ja) | 電子回路装置の製造方法 | |
KR20050096633A (ko) | 반도체소자의 정렬마크 형성방법 | |
TWM613899U (zh) | 線路板 | |
CN112530908A (zh) | 一种半导体器件的制备方法及半导体器件 | |
KR20050055417A (ko) | 전기장을 이용한 패턴 형성방법 | |
KR20040001851A (ko) | 반도체소자의 다층 구리 배선 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |