CN103579010A - 一种侧壁金属化封装产品的制作方法 - Google Patents

一种侧壁金属化封装产品的制作方法 Download PDF

Info

Publication number
CN103579010A
CN103579010A CN201210280573.5A CN201210280573A CN103579010A CN 103579010 A CN103579010 A CN 103579010A CN 201210280573 A CN201210280573 A CN 201210280573A CN 103579010 A CN103579010 A CN 103579010A
Authority
CN
China
Prior art keywords
substrate
back side
groove
packaging
base plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210280573.5A
Other languages
English (en)
Other versions
CN103579010B (zh
Inventor
李冠华
江京
彭勤卫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sky Chip Interconnection Technology Co Ltd
Original Assignee
Shennan Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shennan Circuit Co Ltd filed Critical Shennan Circuit Co Ltd
Priority to CN201210280573.5A priority Critical patent/CN103579010B/zh
Publication of CN103579010A publication Critical patent/CN103579010A/zh
Application granted granted Critical
Publication of CN103579010B publication Critical patent/CN103579010B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4871Bases, plates or heatsinks
    • H01L21/4878Mechanical treatment, e.g. deforming
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

本发明实施例公开了一种侧壁金属化的方法,在封装之后进行侧壁金属化处理,基板制作时无需开槽以进行侧壁金属化,简化了基板制作,在进行封装工艺时,由于基板尚未为侧壁金属化而开槽,使得采用真空吸附技术处理时无需特殊治具,定位十分简单,简化了封装工艺,从而降低了侧壁金属化封装产品的工艺复杂度及生产成本,提高了工作效率;在进行上述封装工艺时,由于基板尚未开槽,保证了基板强度,封装时不会因施力不当而引起基板开裂的问题,从而保证了产品质量,并且,由于封装时开槽精度比基板制作时开槽精度更高,strip上所能布局的封装基板单元数量增加。另外,本发明还加工方法可实现多电极侧壁金属化产品的加工。

Description

一种侧壁金属化封装产品的制作方法
技术领域
本发明涉及印制线路板领域,尤其涉及一种侧壁金属化封装产品的制作方法。
背景技术
在印制线路板(Printed Circuit Board,PCB)或基板(Substrate)制造过程中,侧壁金属化是在封装基板单元的侧面镀上金属,以实现封装基板单元正面与背面的电路相互连接导通,并保证良好的电气性能和后续表面贴装技术(Surface Mounted Technology,SMT)焊接的可靠性。如图1所示,一条长片(strip)上通常会排列多个同样的封装阵列,每个封装阵列排列有同样的封装基板单元以及布设于每个封装基板单元上的电子元件,每个封装阵列之间有沟槽101,待整个strip的基板制造、封装完成后,才会对strip进行切割,形成如图2及图3所示的单个产品,单个产品包括基板单体301以及通过塑胶封装体302封装于基板单体301上方的电子元件303,基板单体301侧壁304实现了金属化。这一类产品的封装通常很难直接采用半导体传统的大规模封装工艺,因为这种基板侧壁金属化的实现,是通过在封装电子元件之前的基板制作过程中通过产生很多的槽孔并金属化槽孔的方式来实现的,这会给基板制造和后面的封装工艺都带来很多问题。另一个问题是,该方法只能对产品的双面侧壁金属化,即只能制作两个电极的封装产品。
常规的形成单个产品的工艺流程主要是:首先,对基板上待侧壁金属化的位置开槽,之后依次经过沉铜、电镀,对槽的侧壁进行金属化处理,接着,对完成侧壁金属化的基板进行电子元件的贴片、引线键合、封装体塑封、打标等封装工艺,最后,对strip进行切割,形成单个产品。由于现有技术在进行封装前已将基板进行侧壁金属化处理,一方面,在进行贴片、引线键合、封装体塑封、打标等封装工艺时,由于均需要采用真空吸附技术,而基板在进行侧壁金属化时开槽区域较密集,使得基板外形变得复杂,致使在进行封装工艺时需要采用特殊的治具避开开槽区域,且采用特殊治具进行真空吸附时,定位困难,工艺复杂度较高且工作效率较低,采用特殊治具还提高了生产工具成本;另一方面,在进行上述封装工艺时,由于基板上已开有密集的槽,在进行后续封装工艺时,容易由于施力不当导致基板在某处开裂,从而增大了产品质量风险,尤其对于板厚较薄的基板和较小尺寸的封装基板单元的情况,该问题尤其突出,且由于开槽需要占据较大空间,使得一定面积的strip上所能布局的封装基板单元数量减少。
发明内容
本发明实施例所要解决的技术问题在于,提供一种侧壁金属化封装产品的制作方法,以降低侧壁金属化封装产品的工艺复杂度及生产成本,提高工作效率,并保证产品质量,并且实现了多电极侧壁金属化封装产品的制作,扩大了产品领域。
为了解决上述技术问题,本发明实施例提出了一种侧壁金属化封装产品的制作方法,该方法基于由若干封装基板单元组成的基板,所述封装基板单元的正面及背面均设有电路,所述方法包括:
通过半导体封装工艺使得封装体将各电子元件对应封装于所述封装基板单元的正面,
在所述封装基板单元待侧壁金属化的位置从所述背面向正面方向开设贯穿所述基板但未贯通所述封装体的槽;
在所述背面通过保护层对该背面进行保护的条件下,对所述槽的侧壁进行金属化处理以使所述正面与背面的电路电连通。
本发明实施例的有益效果是:
通过提供一种侧壁金属化的方法,基于由若干封装基板单元组成的基板,封装基板单元的正面及背面均设有电路,通过半导体封装工艺使得封装体将各电子元件对应封装于封装基板单元的正面;在封装基板单元待侧壁金属化的位置从背面向正面方向开设贯穿基板但未贯通封装体的槽;在背面通过保护层对该背面进行保护的条件下,对槽的侧壁进行金属化处理以使正面与背面的电路电连通,这样,在封装之后进行侧壁金属化处理,一方面,基板制作时无需开槽以进行侧壁金属化,简化了基板制作,在进行贴片、引线键合、封装体塑封、打标等封装工艺时,由于基板尚未为侧壁金属化而开槽,使得采用真空吸附技术处理时无需特殊治具,定位十分简单,简化了封装工艺,从而降低了侧壁金属化封装产品的工艺复杂度及生产成本,提高了工作效率;另一方面,在进行上述封装工艺时,由于基板尚未开槽,保证了基板强度,封装时不会因施力不当而引起基板开裂的问题,另外,在进行侧壁金属化处理时,由于封装体的支撑作用,整个基板也不会因施力不当而引起基板开裂的问题,从而保证了产品质量,并且,由于封装时开槽精度比基板制作时开槽精度更高,strip上所能布局的封装基板单元数量增加,有效降低了生产成本;本方法可更有效地应用于板厚较薄的基板和较小尺寸的封装基板单元的情况。
附图说明
图1是现有技术的strip的示意图。
图2是现有技术的strip经切割形成单个产品的俯视图。
图3是现有技术的strip经切割形成单个产品的剖面图。
图4是本发明实施例的侧壁金属化封装产品的制作方法所基于的基板的侧视图。
图5是本发明实施例的侧壁金属化封装产品的制作方法的流程图。
图6是本发明实施例中步骤501所形成半成品的剖面图。
图7是本发明实施例中实现背面的保护层的第一种半成品的剖面图。
图8是图7的第一种半成品经步骤501处理所得半成品的剖面图。
图9是本发明实施例中实现背面的保护层的第三种半成品的剖面图。
图10是本发明实施例中实现背面同正面的保护层的另外一种半成品的剖面图。
图11是本发明实施例中步骤502所形成半成品的剖面图。
图12是本发明实施例所形成单个产品的剖面图。
图13是本发明实施例中对封装基板单元401钻孔形成4个电极的示意图。
图14是本发明实施例中对封装基板单元401切削形成4个电极的示意图。
图15是本发明实施例中对封装基板单元401钻孔形成6个电极的示意图。
图16是本发明实施例中对封装基板单元401切削形成6个电极的单个产品示意图。
具体实施方式
需要说明的是,在不冲突的情况下,本申请中的实施例及实施例中的特征可以相互结合,下面结合附图和具体实施例对本发明作进一步详细说明。
在实施本发明实施例的一种侧壁金属化封装产品的制作方法之前,经过常规的基板制作及封装处理,得到以下基板结构:如图4所示,该基板由若干封装基板单元401组成,封装基板单元401的正面及背面均设有电路402。
如图5所示,上述侧壁金属化封装产品的制作方法主要基于上述基板,并包括如下工艺流程:
501,通过半导体封装工艺使得封装体403将各电子元件404对应封装于基板单元401的正面。具体的,电子元件404可以为保险丝、集成产品开发(Integrated Product Development,IPD)元件或功率单元等,可对应具有多个电极(2个、4个、6个、8个或其他个数),电子元件404可通过引线连接到对应封装基板单元401的正面的电路402上,而封装体403整体覆盖于多个电子元件404上方。本发明中所述正面和背面并没有特殊的含义,仅仅指出基板的两个相对表面而已。
502,如图6所示,在封装基板单元401待侧壁金属化的位置从该背面向正面方向开设贯穿基板601但未贯通封装体403的槽602,槽602伸入封装体403内。具体的,为保证封装基板单元正面与背面的电路通过侧壁金属化处理相电连通,槽602需要贯穿基板601,同时,为了保证后续502等步骤加工,槽602不能贯穿封装体403,从而槽602的底面与封装体403的远离基板601一端的顶面需保持预定距离,而该距离可根据实际情况进行设定,考虑到后续可能出现的沉铜及电镀工艺,为节约铜的用量,槽602不宜过深。当然,作为另一种实施方式,步骤501中,槽602还可以不伸入封装体内,只需贯穿基板601并且槽的底面为封装体与基板601相接触的顶面。
503,在背面通过保护层对该背面进行保护的条件下,对槽602的侧壁进行金属化处理以使正面与背面的电路402电连通。
具体的,为了实现背面的保护层,可采用如下方式中的一种来实现:
其一:如图7所示,步骤502之前,在基板601背面贴UV膜701而形成上述保护层。这样,槽602可贯穿该UV膜701,步骤502处理所得半成品可如图8所示。
其二:步骤502之前,在基板601背面印刷干膜而形成上述保护层,步骤502处理前后的半成品可分别与图7及图8类似。
其三:步骤502之后,在基板601背面贴UV膜701而形成所述保护层,如图9所示;接着,对UV膜701在槽602位置开孔,如图8所示。
其四:步骤502之后,在基板601背面印刷干膜而形成所述保护层,接着,对干膜在槽602位置开孔,步骤502处理前后的半成品可分别与图9及图8类似。
在上述背面保护层实现的同时,还可以对基板601正面同样通过保护层1001对其进行保护,如图10所示。
需要说明的是,在仅对基板601背面通过保护层进行保护的情况下,基板601正面在后续对槽602的侧壁进行金属化处理时,应采用隔离等手段避免金属化处理对基板601正面电路产生的不利影响。
步骤503对槽602的侧壁进行金属化处理可具体为:对槽602依次进行沉铜、去除背面的保护层(UV膜或干膜等),以及电镀处理。其中,由于UV膜或干膜在上述处理中未切碎,所以去除较容易,该步骤完成后的半成品图如图11所示,其中沉铜及电镀处理后形成的铜层如标号1101所示;当正面具有保护层(UV膜或干膜等),也需要在步骤503电镀之前去除正面的保护层。
为得到单个产品,作为一种实施方式,步骤503之后还可以包括成品切割步骤:采用厚度小于或等于槽602的宽度的刀片,对槽602的位置从背面或正面下刀以切割成多个产品。具体的,为了不损伤槽602侧壁上的金属层,优选厚度小于槽602宽度的刀片进行切割处理。产品一般具有四周侧壁,为切割成单个的产品,需要对四周侧壁的位置进行切割分离。从背面下刀时,可沿槽602的侧壁下刀,形成如图12所示结构,而从正面下刀时,需要将刀片与槽602准确对位,只需要切槽602底面到封装体403顶面这段距离。当然,步骤503中金属化处理所得的侧壁为可封装基板单元401相对的两侧壁或四周侧壁。
为了使槽的侧壁在金属化后形成多个与电子元件对应的电极,可在步骤503之后进行如下处理:
对封装基板单元401对应部分侧壁采用钻孔或切削方式分割成与电子元件404对应的多个电极。例如,首先如图13所示,对侧壁采用钻孔方式进行分割(钻孔形成的孔位如标号1301所示),再实施上述步骤的成品切割步骤,从而形成基于两侧壁金属化的4个电极。另一例如图15及图16所示,类似形成基于四周侧壁金属化的6个电极1501。
实施本发明实施例的侧壁金属化封装产品的制作方法,其基于由若干封装基板单元组成的基板,通过封装体将各电子元件与对应封装基板单元进行封装,对应于背面的电路上待侧壁金属化的位置从背面向正面方向开贯穿基板的槽,槽的底面与封装体的顶面保持预定距离,之后在背面通过保护层对其进行保护的条件下,对槽的侧壁进行金属化处理以使正面与背面的电路相电连通,这样,在封装之后进行侧壁金属化处理,一方面,基板制作时无需开槽以进行侧壁金属化,简化了基板制作,在进行贴片、引线键合、封装体塑封、打标等封装工艺时,由于基板尚未为侧壁金属化而开槽,使得采用真空吸附技术处理时无需特殊治具,定位十分简单,简化了封装工艺,从而降低了侧壁金属化封装产品的工艺复杂度及生产成本,提高了工作效率;另一方面,在进行上述封装工艺时,由于基板尚未开槽,保证了基板强度,封装时不会因施力不当而引起基板开裂的问题,另外,在进行侧壁金属化处理时,由于封装体的支撑作用,整个基板也不会因施力不当而引起基板开裂的问题,从而保证了产品质量,并且,由于封装时开槽精度比基板制作时开槽精度更高,strip上所能布局的封装基板单元数量增加,有效降低了生产成本;本方法可更有效地应用于板厚较薄的基板和较小尺寸的封装基板单元的情况。另外,本发明还加工方法可实现多电极侧壁金属化封装产品的加工,实现了侧壁布线,扩展了该工艺的产品应用领域。
尽管已经示出和描述了本发明的实施例,对于本领域的普通技术人员而言,可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型,本发明的范围由所附权利要求及其等同范围限定。

Claims (9)

1. 一种侧壁金属化封装产品的制作方法,该方法基于由若干封装基板单元组成的基板,所述封装基板单元的正面及背面均设有电路,其特征在于,所述方法包括:
通过半导体封装工艺使得封装体将各电子元件对应封装于所述封装基板单元的正面; 
在所述封装基板单元待侧壁金属化的位置从所述背面向正面方向开设贯穿所述基板但未贯通所述封装体的槽;
在所述背面通过保护层对该背面进行保护的条件下,对所述槽的侧壁进行金属化处理以使所述正面与背面的电路电连通。
2. 如权利要求1所述的方法,其特征在于,所述槽伸入所述封装体内,或,
所述槽的底面为所述封装体与所述基板相接触的顶面。
3. 如权利要求1所述的方法,其特征在于,对应于所述背面的电路上待侧壁金属化的位置从所述背面向正面方向开贯穿所述基板的槽之前还包括:在所述背面贴UV膜或印刷干膜而形成所述保护层。
4. 如权利要求1所述的方法,其特征在于,对应于所述背面的电路上待侧壁金属化的位置从所述背面向正面方向开贯穿所述基板的槽之后还包括:
在所述背面贴UV膜或印刷干膜而形成所述保护层;
对所述UV膜或干膜在所述槽位置开孔。
5. 如权利要求1所述的方法,其特征在于,所述方法还包括:对所述正面同样通过保护层对其进行保护。
6. 如权利要求1所述的方法,其特征在于,对所述槽的侧壁进行金属化处理以使所述正面与背面的电路相电连通包括:
对所述槽进行沉铜及电镀处理,并且在所述沉铜与电镀处理之间去除所述背面的保护层。
7. 如权利要求1至6中任一项所述的方法,其特征在于,对所述槽的侧壁进行金属化处理以使所述正面与背面的电路相电连通之后还包括:
采用厚度小于或等于所述槽的宽度的刀片,对所述槽的位置从所述背面或正面下刀以切割成多个产品。
8. 如权利要求1至6中任一项所述的方法,其特征在于,对所述槽的侧壁进行金属化处理以使所述正面与背面的电路相电连通之后还包括:
对所述封装基板单元对应部分侧壁采用钻孔或切削方式分割成与所述电子元件对应的多个电极。
9. 如权利要求1至6中任一项所述的方法,其特征在于,所述金属化处理所得的侧壁为所述封装基板单元相对的两侧壁或四周侧壁。
CN201210280573.5A 2012-08-08 2012-08-08 一种侧壁金属化封装产品的制作方法 Active CN103579010B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210280573.5A CN103579010B (zh) 2012-08-08 2012-08-08 一种侧壁金属化封装产品的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210280573.5A CN103579010B (zh) 2012-08-08 2012-08-08 一种侧壁金属化封装产品的制作方法

Publications (2)

Publication Number Publication Date
CN103579010A true CN103579010A (zh) 2014-02-12
CN103579010B CN103579010B (zh) 2016-12-21

Family

ID=50050516

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210280573.5A Active CN103579010B (zh) 2012-08-08 2012-08-08 一种侧壁金属化封装产品的制作方法

Country Status (1)

Country Link
CN (1) CN103579010B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111243964A (zh) * 2020-01-15 2020-06-05 中国电子科技集团公司第五十四研究所 一种具有大面积侧壁金属图形的薄膜电路及其制备方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811799A (en) * 1997-07-31 1998-09-22 Wu; Liang-Chung Image sensor package having a wall with a sealed cover
CN1288256A (zh) * 1999-09-13 2001-03-21 维谢伊因特泰克诺洛吉公司 半导体器件的芯片规模表面安装封装及其制造方法
CN1812004A (zh) * 2005-01-28 2006-08-02 大毅科技股份有限公司 具凸出端电极多电路元件晶片的制造方法
WO2007078104A1 (en) * 2005-12-30 2007-07-12 Seoul Semiconductor Co., Ltd. Method of fabricating printed circuit board for mounting light emitting diode chip and light emitting diode package having the circuit board
JP2007208025A (ja) * 2006-02-02 2007-08-16 New Japan Radio Co Ltd 半導体装置およびその製造方法
CN101567411A (zh) * 2009-05-26 2009-10-28 晶科电子(广州)有限公司 发光二极管倒装焊集成封装结构及制作方法
CN101587925A (zh) * 2008-05-23 2009-11-25 精材科技股份有限公司 发光元件的封装结构及其制造方法
US20100252852A1 (en) * 2009-04-06 2010-10-07 Chih-Hung Wei Cooling block assembly and led including the cooling block
CN102130071A (zh) * 2010-01-14 2011-07-20 精材科技股份有限公司 芯片封装体及其形成方法
CN102244057A (zh) * 2011-03-15 2011-11-16 日月光半导体制造股份有限公司 半导体封装及其制造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811799A (en) * 1997-07-31 1998-09-22 Wu; Liang-Chung Image sensor package having a wall with a sealed cover
CN1288256A (zh) * 1999-09-13 2001-03-21 维谢伊因特泰克诺洛吉公司 半导体器件的芯片规模表面安装封装及其制造方法
CN1812004A (zh) * 2005-01-28 2006-08-02 大毅科技股份有限公司 具凸出端电极多电路元件晶片的制造方法
WO2007078104A1 (en) * 2005-12-30 2007-07-12 Seoul Semiconductor Co., Ltd. Method of fabricating printed circuit board for mounting light emitting diode chip and light emitting diode package having the circuit board
JP2007208025A (ja) * 2006-02-02 2007-08-16 New Japan Radio Co Ltd 半導体装置およびその製造方法
CN101587925A (zh) * 2008-05-23 2009-11-25 精材科技股份有限公司 发光元件的封装结构及其制造方法
US20100252852A1 (en) * 2009-04-06 2010-10-07 Chih-Hung Wei Cooling block assembly and led including the cooling block
CN101567411A (zh) * 2009-05-26 2009-10-28 晶科电子(广州)有限公司 发光二极管倒装焊集成封装结构及制作方法
CN102130071A (zh) * 2010-01-14 2011-07-20 精材科技股份有限公司 芯片封装体及其形成方法
CN102244057A (zh) * 2011-03-15 2011-11-16 日月光半导体制造股份有限公司 半导体封装及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111243964A (zh) * 2020-01-15 2020-06-05 中国电子科技集团公司第五十四研究所 一种具有大面积侧壁金属图形的薄膜电路及其制备方法
CN111243964B (zh) * 2020-01-15 2021-06-08 中国电子科技集团公司第五十四研究所 一种具有大面积侧壁金属图形的薄膜电路的制备方法

Also Published As

Publication number Publication date
CN103579010B (zh) 2016-12-21

Similar Documents

Publication Publication Date Title
JP5607758B2 (ja) 半導体をパッケージングする方法
CN103687312B (zh) 镀金线路板制作方法
CN102548225B (zh) 一种pcb板的制作方法
CN103384444A (zh) 一种保护内层开窗区域的刚挠结合板及其制作方法
WO2012155036A3 (en) Panel-molded electronic assemblies
CN103766008B (zh) 用于制造led矩阵的方法和包括led矩阵的设备
DE102015114292A1 (de) Laserbauelement und Verfahren zu seiner Herstellung
TW201410105A (zh) 電路板之製作方法
CN104602446A (zh) 基板结构及其制作方法
JP2014528161A5 (zh)
KR20170092309A (ko) 양면 패키지 모듈 및 기판 스트립
CN110996510A (zh) 一种阶梯槽制作方法
CN103578962A (zh) 一种芯片正面电极金属化的方法及辅助装置
JP2014131009A (ja) 電子部品及び電子部品の製造方法
CN103579010A (zh) 一种侧壁金属化封装产品的制作方法
CN105682363A (zh) 一种板边金属化的pcb的制作方法
US20150364446A1 (en) Semiconductor Chip Assembly and Method for Manufacturing the Same
US20130285223A1 (en) Method for manufacturing electronic devices
CN106954339A (zh) 软硬结合板、一种软硬结合板生产方法及生产设备
US20190318974A1 (en) Circuit module and method of manufacturing the same
KR20150013634A (ko) 메탈 코어 기판, 메탈 코어 기판의 제조방법, 및 이들에 이용되는 코어판
CN103094127B (zh) 用于封装igbt模块的直接键合铜基板的贴装夹具
WO2014146469A1 (zh) 一种封装基板及其制作方法和基板组件
CN203826369U (zh) 一种半导体引线框架
CN107978530B (zh) 一种减少ipm模块注塑溢料的方法和dbc基板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: 518000 Nanshan District, Guangdong, overseas Chinese town, No. East Road, No. 99

Patentee after: SHENZHEN SHENNAN CIRCUIT CO., LTD.

Address before: 518000 Nanshan District, Guangdong, overseas Chinese town, No. East Road, No. 99

Patentee before: Shenzhen Shennan Circuits Co., Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20211202

Address after: 518000 101, No.3 huanping Road, Gaoqiao community, Pingdi street, Longgang District, Shenzhen City, Guangdong Province

Patentee after: Tianxin Internet Technology Co., Ltd

Address before: 518000 No. 99 Qiaocheng East Road, Nanshan District, Shenzhen City, Guangdong Province

Patentee before: SHENNAN CIRCUITS Co.,Ltd.

TR01 Transfer of patent right