CN111241773A - 电路布线设计方法以及电路布线设计系统 - Google Patents
电路布线设计方法以及电路布线设计系统 Download PDFInfo
- Publication number
- CN111241773A CN111241773A CN201910555608.3A CN201910555608A CN111241773A CN 111241773 A CN111241773 A CN 111241773A CN 201910555608 A CN201910555608 A CN 201910555608A CN 111241773 A CN111241773 A CN 111241773A
- Authority
- CN
- China
- Prior art keywords
- transmission line
- transmission time
- branch
- voltage potential
- test signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000013461 design Methods 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 23
- 230000005540 biological transmission Effects 0.000 claims abstract description 379
- 238000012360 testing method Methods 0.000 claims abstract description 88
- 239000010410 layer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明提供一种电路布线设计方法以及电路布线设计系统。电路布线设计方法包括:于电路板提供传输线;对传输线的主传输线提供测试信号;经由传输线的第一分支传输线获得通过第一导孔结构及第一分支传输线的测试信号及第一传输时间,并经由传输线的第二分支传输线获得测试信号及第二传输时间;依据第一传输时间以及第二传输时间获得传输时间差;依据传输时间差获得补偿距离;以及通过补偿距离补偿第一分支传输线或第二分支传输线的长度。
Description
【技术领域】
本发明是有关于一种用于设计电路板中的传输线的电路布线设计方法以及电路布线设计系统。
【背景技术】
为了降低测试信号于印刷电路板中位于不同层的至少两条分支传输线因为电气传输长度不同而产生测试信号多重反射的情况,在目前的T型拓朴(T-topology)的布线设计上,是通过使印刷电路板的同一层的多条分支传输线在布线上达到相互对称,借以将上述至少两条分支传输线所传输的信号可以在相近的时间点抵达各分支传输线的接收端。
然而,这样的设计仅仅是考量到印刷电路板的单层布线设计的传输线长度等长,而没有考量到印刷电路板在多层的布线设计下,多层之间的分支传输线之间会可能具有不同的导孔高度。所以,在没有考量到不同的导孔高度的情况下,上述的信号多重反射所造成的干扰并不会被降低,进而对分支传输线的接收端的元件造成干扰,导致传输的信号被严重的破坏。
【发明内容】
本发明提供一种电路布线设计方法以及电路布线设计系统,可用以降低多层布线时因不同传输线的传输时间不同,而产生信号多重反射所造成的干扰。
本发明的电路布线设计方法。用于对电路板进行电路布线设计。电路板包含第一导孔结构及第二导孔结构。电路设计方法包括:于电路板提供传输线,传输线包含主传输线、第一分支传输线以及第二分支传输线,主传输线连接第一导孔结构的一端与第二导孔结构的一端,第一分支传输线的一端连接第一导孔结构的另一端,第二分支传输线的一端连接第二导孔结构的另一端;对主传输线提供测试信号;经由第一分支传输线的另一端获得通过第一导孔结构及第一分支传输线的测试信号并取得该测试信号通过的第一传输时间,以及经由第二分支传输线的另一端获得通过第二导孔结构及第二分支传输线的测试信号并取得该测试信号通过的第二传输时间;依据第一传输时间以及第二传输时间获得传输时间差;依据传输时间差获得补偿距离;以及通过补偿距离补偿第一分支传输线或第二分支传输线的长度,以使该测试信号通过该第一导孔结构及该第一分支传输线与该第二导孔结构及该第二分支传输线的第一传输时间与第二传输时间相等。
在本发明的电路布线设计系统设置于电路板。电路板包含第一导孔结构及第二导孔结构。电路布线设计系统包括传输线、驱动器、第一接收器、第二接收器以及处理器。传输线包含主传输线、第一分支传输线以及第二分支传输线,主传输线连接第一导孔结构的一端与第二导孔结构的一端,第一分支传输线的一端连接第一导孔结构的另一端,第二分支传输线的一端连接第二导孔结构的另一端。驱动器用以对主传输线提供测试信号。第一接收器连接第一分支传输线的另一端,第一接收器用以获得自驱动器输出并通过第一导孔结构及第一分支传输线的测试信号并取得该测试信号通过的第一传输时间。第二接收器连接第二分支传输线的另一端,第二接收器用以获得自驱动器输出并通过第二导孔结构及第二分支传输线的测试信号并取得该测试信号通过的第二传输时间。处理器耦接于第一接收器与第二接收器。处理器用以依据第一传输时间以及第二传输时间获得传输时间差,并且依据传输时间差获得补偿距离。其中补偿距离用以补偿第一分支传输线或第二分支传输线的长度,以使该测试信号通过该第一导孔结构及该第一分支传输线与该第二导孔结构及该第二分支传输线的第一传输时间与第二传输时间相等。
基于上述,依据第一传输时间以及第二传输时间获得传输时间差。接下来,依据传输时间差获得补偿距离,并通过补偿距离补偿第一分支传输线或第二分支传输线的距离。使得第一传输时间与第二传输时间相等,如此当测试信号通过第一分支传输线时及当测试信号通过第二分支传输线时便不会产生因信号多重反射所造成的干扰。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附图式作详细说明如下。
【附图说明】
图1是依据本发明一实施例所绘示的电路布线设计系统示意图。
图2是依据本发明一实施例所绘示的电路布线设计方法流程图。
图3是依据本发明一实施例所绘示的测试信号的波形图。
图4是依据步骤S230、S240、S250所绘示的电路布线设计方法流程图。
【符号说明】
100:电路布线设计系统
110:驱动器
120_1:第一接收器
120_2:第二接收器
130:处理器
BL1:第一分支传输线
BL2:第二分支传输线
C1、C2:波形
H1:第一导孔结构
H2:第二导孔结构
LV1、LV2:高度
LL1、LL2:长度
m1:第一传输时间
m2:第二传输时间
ML1:主传输线
S210、S220、S230、S240、S250、S260:步骤
S242、S244、S252、S254、S256、S262、S264:步骤
TS:测试信号
VREF:参考电压电位
【具体实施方式】
请参考图1,图1是依据本发明一实施例所绘示的电路布线设计系统示意图。电路布线设计系统设置于电路板(未示出),电路板包含第一导孔结构H1以及第二导孔结构H2。在本实施例中,电路布线设计系统100包括传输线、驱动器110、第一接收器120_1、第二接收器120_2以及处理器130。本实施例的传输线包含主传输线ML1、第一分支传输线BL1以及第二分支传输线BL2。主传输线ML1连接该第一导孔结构H1的第一端以及该第二导孔结构H2的第一端。第一分支传输线BL1的第一端连接该第一导孔结构H1的第二端,该第二分支传输线BL2的第一端连接该第二导孔结构H2的第二端。驱动器110用以对主传输线ML1提供测试信号TS。第一接收器120_1连接第一分支传输线BL1的第二端。第一接收器120_1经由第一分支传输线BL1的第二端获得自驱动器110输出并通过第一导孔结构H1及第一分支传输线BL1的测试信号TS并取得测试信号TS通过第一导孔结构H1及第一分支传输线BL1的第一传输时间m1。第二接收器120_2连接第二分支传输线BL2的第二端。第二接收器120_2经由第二分支传输线BL2的第二端获得自驱动器110输出并通过第二导孔结构H2及第二分支传输线BL2的测试信号TS并取得测试信号TS通过第一导孔结构H1及第一分支传输线BL1的第二传输时间。处理器130耦接于第一接收器120_1以及第二接收器120_2。处理器130用以依据第一传输时间以及第二传输时间获得传输时间差,依据传输时间差获得补偿距离。补偿距离是用以补偿第一分支传输线BL1或第二分支传输线BL2的长度,以使第一传输时间与第二传输时间相等。处理器130可例如是中央处理单元(Central Processing Unit,CPU),或是其他可程序化的一般用途或特殊用途的微处理器(Microprocessor)、数字信号处理器(DigitalSignal Processor,DSP)、可程序化控制器、特殊应用集成电路(Application SpecificIntegrated Circuits,ASIC)、可编程逻辑装置(Programmable Logic Device,PLD)或其他类似装置或该多个装置的组合,其可载入并执行电脑程序。本发明的分支传输线的数量可以是多个,接收器的数量也可以是多个,并不以本实施例为限。
在主传输线ML1、第一分支传输线BL1与第二分支传输线BL2分别布局在电路板的不同层的情况下,第一导孔结构H1的高度LV1与第二导孔结构H2的高度LV2可能会有不同。第一分支传输线BL1具有长度LL1,第一导孔结构H1具有高度LV1。因此,第一分支传输线BL1以及第一导孔结构H1所形成的路径长度是LV1+LL1。同理,第二分支传输线BL2具有长度LL2,第二导孔结构H2具有高度LV2,也就是第二分支传输线BL2以及第一导孔结构H1所形成的路径长度是LV2+LL2。
电路布线设计系统100通过处理器130依据第一传输时间以及第二传输时间获得传输时间差。在第一分支传输线BL1的长度与第二分支传输线BL2的长度的情况下,处理器130可以依据第一传输时间与第二传输时间获知测试信号TS在第一导孔结构H1、第二导孔结构H2的传输时间差。传输时间差可以反应出测试信号TS在第一导孔结构H1、第二导孔结构H2上的实际传输时间的差异。处理器130并依据传输时间差获得补偿距离。如此一来,补偿距离被用以补偿第一分支传输线BL1、第二分支传输线BL2其中传输时间较短的一者,来降低第一分支传输线BL1、第二分支传输线BL2上实际传输时间差异,借以让信号到达第一接收器120_1、第二接收器120_1的时间能够一致,以消除信号多重反射所造成的干扰。
在第一分支传输线BL1与第二分支传输线BL2的材料一致以及对称设计的情况下,补偿距离可视为被用以补偿第一导孔结构H1的高度LV1与第二导孔结构H2的高度LV2之间的差异。
具体来说明,请同时参考图1及图2,图2是依据本发明一实施例所绘示的电路布线设计方法流程图。如步骤S210所述:提供传输线ML1。在步骤S210中,传输线ML1被提供在电路板上。主传输线ML1会经由连接该第一导孔结构H1的一端与该第二导孔结构H2的一端。第一分支传输线BL1的一端连接该第一导孔结构H1的另一端,该第二分支传输线BL2的一端连接该第二导孔结构H2的另一端。如步骤S220所述:对主传输线ML1提供测试信号TS。在步骤S220中,驱动器110对主传输线ML1的输入端提供由一第一电压电位上升至一第二电压电位的测试信号TS。第一电压电位不同于第二电压电位。在本实施例中,第二电压电位大于第一电压电位。在一些实施例中,第一电压电位大于第二电压电位。测试信号TS可以是由至少一周期的脉冲信号、至少一周期的步进信号或斜坡信号来实现。
如步骤S230所述:经由第一分支传输线BL1的另一端获得测试信号及第一传输时间,并经由第二分支传输线BL2的另一端获得测试信号及第二传输时间。于一实施例中,第一接收器120_1会在第一分支传输线BL1的第二端获得通过第一导孔结构H1以及第一分支传输线BL1的测试信号TS,借以获得测试信号TS自第一电压电位上升至第二电压电位的第一传输时间。并且第二接收器120_2也在第二分支传输线BL2的第二端获得通过第二导孔结构H2以及第二分支传输线BL2的测试信号TS,借以获得测试信号TS自第一电压电位上升至第二电压电位的第二传输时间。
于另一实施例中,可于第一电压电位与第二电压电位之间设定一参考电压电位VREF。第一接收器120_1可以在第一分支传输线BL1的第二端接收测试信号TS,并且以测试信号TS自第一电压电位上升至参考电压电位VREF时的时间点来作为第一传输时间。相同地,第二接收器120_2也可以在第二分支传输线BL2的第二端接收测试信号TS,并且以测试信号TS自第一电压电位上升至参考电压电位VREF时的时间点来作为第二传输时间。在本实施例中,参考电压电位VREF的电压值为第一电压电位的电压值与第二电压电位的电压值的平均值。在其他实施例中,在第二电压电位的电压值大于参考电压电位VREF的电压值的情况下,参考电压电位VREF的电压值可以被设定为第二电压电位的电压值的10%~90%。在另一些实施例中,在测试信号TS是第一电压电位大于第二电压电位的情况下,也就是在第一电压电位的电压值大于参考电压电位VREF的电压值的情况下,参考电压电位VREF的电压值可以被设定为高于第一电压电位的电压值的10%~90%。
具体来说,请参考同时参考图1以及图3,图3是依据本发明一实施例所绘示的测试信号TS的波形图。在本实施例中,图3中,第一接收器120_1在第一分支传输线BL1的第二端所接收到测试信号TS的波形以波形C1来表示。第二接收器120_2在第二分支传输线BL2的第二端所接收到测试信号TS的波形以波形C2来表示。在本实施例中,第一电压电位的电压值为0伏特(V),而第二电压电位的电压值为1.5V。而参考电压电位VREF的电压值为第一电压电位的电压值与第二电压电位的电压值的平均值。因此,参考电压电位VREF的电压值为0.75V。当第一接收器120_1在将所接收到的测试信号TS从第一电压电位到达参考电压电位VREF时的时间点作为第一传输时间m1。在图3中,第一传输时间m1为1.041纳秒(nsec)。当第二接收器120_2在将所接收到的测试信号TS从第一电压电位到达参考电压电位VREF时的时间点作为第二传输时间m2。在图3中,第二传输时间m2为1.054纳秒。
请回到图1以及图2,在电路布线设计系统100步骤S230中获得第一传输时间以及第二传输时间之后,进入步骤S230。
如步骤S240所述:依据第一传输时间以及第二传输时间获得传输时间差。在步骤S240中,处理器130接收来自于第一接收器120_1的第一传输时间以及来自于第二接收器120_2的第二传输时间。处理器130依据第一传输时间以及第二传输时间获得传输时间差。
如步骤S250所述:依据传输时间差获得补偿距离。在步骤S240中,处理器130会依据上述的传输时间差进行判断,并通过判断的结果获得补偿距离。在获得补偿距离之后,进入步骤S250。如步骤S260所述:通过补偿距离补偿第一分支传输线BL1或第二分支传输线BL2的长度,以使第一传输时间与第二传输时间相等。
进一步来说明,请同时参考图1、图2以及图4,图4是依据图2中的步骤S240、S250、S260所绘示的电路布线设计方法流程图。在本实施例中,步骤S240进一步包括步骤S242、S244。步骤S250进一步包括步骤S252、S254、S256。步骤S260进一步包括步骤S262、S264。
如步骤S242所述:依据第一传输时间以及第二传输时间获得传输时间差。在步骤S242中,处理器130会对第一传输时间与第二传输时间进行比较以获得传输时间差。举例来说,以图3为例,第一传输时间m1为1.041纳秒,并且第二传输时间m2为1.054纳秒。因此处理器130可对第一传输时间m1与第二传输时间m2进行减法运算来获得第一传输时间m1与第二传输时间m2之间的传输时间差。经减法运算后,传输时间差=m1-m2=-0.013纳秒=-13皮秒(psec)。处理器130可进一步在步骤S244中对传输时间差的结果进行判断。在本实施例中,处理器130可通过传输时间差的结果判断出第一传输时间短于、长于或者是等于第二传输时间。承上例,传输时间差等于-13皮秒的结果说明了第一传输时间短于第二传输时间约13皮秒。也就是说,测试信号TS经由第一导孔结构H1以及第一分支传输线BL1被传输到第一接收器120_1的时间长度短于测试信号TS经由第二导孔结构H2以及第二分支传输线BL2被传输到第二接收器120_2的时间长度。因此处理器130进入步骤S252并依据传输时间差获得补偿距离。
如步骤S252所述:依据测试信号TS在第一分支传输线BL1的传输速度获得第一补偿距离。在第一传输时间短于第二传输时间的情况下,处理器130会在步骤S252中取得测试信号TS在第一分支传输线BL1上的传输速度。举例来说,处理器130可例如是由数据库中得知测试信号TS在第一分支传输线BL1的传输速度为153.217皮秒/英寸(psec/inch),也就是0.153217psec/mil。因此处理器130会依据第一传输时间短于第二传输时间所产生的传输时间差与上述的传输速度来获得第一补偿距离。承上例,在得到传输时间差等于-13皮秒,并且测试信号TS在第一层传输线TL1的传输速度为0.153217psec/mil的情况下,处理器130可以将传输时间差的绝对值除以测试信号TS在第一层传输线TL1的传输速度,以获得第一补偿距离,也就是第一补偿距离为13÷0.153217=84.846mil。接着,进入步骤S262。
如步骤S262所述:通过第一补偿距离增加第一分支传输线BL1的长度。当处理器130获得第一补偿距离之后,处理器130可输出第一补偿距离以提供给布局软件,布局软件则通过第一补偿距离增加第一分支传输线BL1的长度。进一步来说,布局软件是通过第一补偿距离增加第一分支传输线BL1的长度,从而使第一分支传输线BL1的长度增加84.846mil。在第一分支传输线BL1的长度被增加的情况下,会延长测试信号TS传输到第一接收器120_1的时间,因此第一传输时间可以被延迟。如此一来,第一传输时间可接近于第二传输时间,借以降低信号多重反射所造成的干扰。
请回到步骤S244。在一些实施例中,依据第一传输时间以及第二传输时间所获得的传输时间差也会有在大于0的结果,这样的结果说明了第二传输时间短于第一传输时间。也就是说,测试信号TS经由第二导孔结构H2以及第二分支传输线BL2被传输到第二接收器120_2的时间长度短于测试信号TS经由第一导孔结构H1以及第一分支传输线BL1被传输到第一接收器120_1的时间长度。处理器130会进入步骤S254并依据传输时间差获得补偿距离。
如步骤S254所述:依据测试信号TS在第二分支传输线BL2的传输速度获得第二补偿距离。在第二传输时间短于第一传输时间的情况下,处理器130会在步骤S254中取得测试信号TS在第二分支传输线BL2上的传输速度。因此处理器130会依据第二传输时间短于第一传输时间所产生的传输时间差与上述的第二分支传输线BL2传输速度来获得第二补偿距离。
如步骤S264所述:通过第二补偿距离增加第二分支传输线BL2的长度。当处理器130步骤S254获得第二补偿距离之后,处理器130可输出第二补偿距离以提供给布局软件,布局软件则通过第二补偿距离增加第二分支传输线BL2的长度。进一步来说,布局软件是通过第二补偿距离增加第二分支传输线BL2的长度。在第二分支传输线BL2的长度被增加的情况下,会延长测试信号TS传输到第二接收器120_2的时间,因此第二传输时间可以被延迟。如此一来,第二传输时间可接近于第一传输时间,借以降低因信号多重反射所造成的干扰。
请再回到步骤S244。在另一些实施例中,传输时间差可能会有等于0的结果,这样的结果说明了第一传输时间等于第二传输时间。也就是说,测试信号TS经由第二导孔结构H2以及第二分支传输线BL2被传输到第二接收器120_2的时间长度等于测试信号TS经由第一导孔结构H1以及第一分支传输线BL1被传输到第一接收器120_1的时间长度。因此,处理器130会进入步骤S256并不产生补偿距离。
综上所述,本发明是在第一分支传输线的第二端接收测试信号的第一传输时间,在第二分支传输线的第二端接收测试信号的第二传输时间。依据第一传输时间以及第二传输时间获得传输时间差。依据传输时间差获得补偿距离。传输时间差可以反应出测试信号通过第一导孔结构与第一分支传输线的传输时间以及通过第二导孔结构与第二分支传输线的传输时间的实际差异,接下来,依据传输时间差获得补偿距离。如此一来,将补偿距离用以补偿第一分支传输线、第二分支传输线其中一者,来降低第一分支传输线、第二分支传输线上实际传输时间的差异,借以让第一传输时间以及第二传输时间能够相同,以消除信号多重反射所造成的干扰。
虽然本发明已以实施例揭露如上,然其并非用以限定本发明,任何所属技术领域中具有通常知识者,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,故本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (12)
1.一种电路布线设计方法,用于对一电路板进行电路布线设计,该电路板包含一第一导孔结构及一第二导孔结构,其特征在于,该电路布线设计方法包括:
于该电路板提供一传输线,该传输线包含一主传输线、一第一分支传输线以及一第二分支传输线,该主传输线连接该第一导孔结构的一端与该第二导孔结构的一端,该第一分支传输线的一端连接该第一导孔结构的另一端,该第二分支传输线的一端连接该第二导孔结构的另一端;
对该主传输线提供一测试信号;
经由该第一分支传输线的另一端获得通过该第一导孔结构及该第一分支传输线的该测试信号并取得该测试信号通过的一第一传输时间,及经由该第二分支传输线的另一端获得通过该第二导孔结构及该第二分支传输线的该测试信号并取得该测试信号通过的一第二传输时间;
依据该第一传输时间以及该第二传输时间获得一传输时间差;
依据该传输时间差获得一补偿距离;以及
通过该补偿距离补偿该第一分支传输线或该第二分支传输线的长度,以使该测试信号通过该第一导孔结构及该第一分支传输线与该第二导孔结构及该第二分支传输线的该第一传输时间与该第二传输时间相等。
2.如权利要求1所述的电路布线设计方法,其特征在于,依据该传输时间差获得该补偿距离的步骤包括:
依据该传输时间差判断该第一传输时间短于或长于该第二传输时间;以及
当该第一传输时间短于该第二传输时间时,依据该第一分支传输线的传输速度获得一第一补偿距离,
依据该第一补偿距离增加该第一分支传输线的长度。
3.如权利要求2所述的电路布线设计方法,其特征在于,依据该传输时间差判断该第一传输时间短于或长于该第二传输时间的步骤还包括:
当判断出该第二传输时间短于第一传输时间时,依据该第二分支传输线的传输速度获得一第二补偿距离,
依据该第二补偿距离增加该第二分支传输线的长度。
4.如权利要求1所述的电路布线设计方法,该测试信号为由一第一电压电位上升至一第二电压电位的一电性信号,其特征在于,获得该第一传输时间及该第二传输时间的步骤包括:
自该第一分支传输线的另一端接收该测试信号以将自该第一电压电位到达该第二电压电位时的时间点作为该第一传输时间;以及
自该第二分支传输线的另一端接收该测试信号以将自该第一电压电位到达该第二电压电位时的时间点作为该第二传输时间。
5.如权利要求4所述的电路布线设计方法,其特征在于,获得该第一传输时间及该第二传输时间的步骤包括:
提供一参考电压电位,其中,该参考电压电位是位于该第一电压电位与该第二电压电位之间;
自该第一分支传输线的另一端接收该测试信号以将自该第一电压电位到达该参考电压电位时的时间点作为该第一传输时间;以及
自该第二分支传输线的另一端接收该测试信号以将自该第一电压电位到达该参考电压电位时的时间点作为该第二传输时间。
6.如权利要求5所述的电路布线设计方法,其特征在于,该参考电压电位的电压值为该第一电压电位的电压值与该第二电压电位的电压值的平均值。
7.一种电路布线设计系统,设置于一电路板,该电路板包含一第一导孔结构及一第二导孔结构,其特征在于,该电路布线设计系统包括:
一传输线,被提供于该电路板,包含一主传输线、一第一分支传输线以及一第二分支传输线,该主传输线连接该第一导孔结构的一端与该第二导孔结构的一端,该第一分支传输线的一端连接该第一导孔结构的另一端,该第二分支传输线的一端连接该第二导孔结构的另一端;
一驱动器,用以对该主传输线提供一测试信号;
一第一接收器,连接该第一分支传输线的另一端,该第一接收器用以获得自该驱动器输出并通过该第一导孔结构及该第一分支传输线的该测试信号并取得该测试信号通过的一第一传输时间;
一第二接收器,连接该第二分支传输线的另一端,该第二接收器用以获得自该驱动器输出并通过该第二导孔结构及该第二分支传输线的该测试信号并取得该测试信号通过的一第二传输时间;以及
一处理器,耦接于该第一接收器与该第二接收器,用以依据该第一传输时间以及该第二传输时间获得一传输时间差,并且依据该传输时间差获得一补偿距离,
其中该补偿距离用以补偿至该第一分支传输线或该第二分支传输线的长度,以使该测试信号通过该第一导孔结构及该第一分支传输线与该第二导孔结构及该第二分支传输线的该第一传输时间与该第二传输时间相等。
8.如权利要求7所述的电路布线设计系统,其特征在于,其中该处理器还用以:
依据该传输时间差判断该第一传输时间短于或长于该第二传输时间;以及
当判断出该第一传输时间短于该第二传输时间时,依据该第一分支传输线的传输速度获得一第一补偿距离,
依据该第一补偿距离增加该第一分支传输线的长度。
9.如权利要求8所述的电路布线设计系统,其特征在于,
该处理器还用以当该判断出该第二传输时间短于第一传输时间时,依据该第二分支传输线的传输速度获得一第二补偿距离,
依据该第二补偿距离增加该第二分支传输线的长度。
10.如权利要求7所述的电路布线设计系统,其特征在于,
该测试信号为由一第一电压电位上升至一第二电压电位的一电性信号,
该第一接收器自该第一分支传输线的另一端接收该测试信号以将自该第一电压电位到达该第二电压电位时的时间点作为该第一传输时间,
该第二接收器自该第二分支传输线的另一端接收该测试信号以将自该第一电压电位到达该第二电压电位时的时间点作为该第二传输时间。
11.如权利要求10所述的电路布线设计系统,其特征在于,
该测试信号为由一第一电压电位上升至一第二电压电位的一电性信号,
该第一接收器自该第一分支传输线的另一端接收该测试信号以将自该第一电压电位到达一参考电压电位时的时间点作为该第一传输时间,其中,该参考电压电位是位于该第一电压电位与该第二电压电位之间,
该第二接收器自该第二分支传输线的另一端接收该测试信号以将自该第一电压电位到达该参考电压电位时的时间点作为该第二传输时间。
12.如权利要求11所述的电路布线设计系统,其特征在于,该参考电压电位的电压值为该第一电压电位的电压值与该第二电压电位的电压值的平均值。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW107140172A TWI681699B (zh) | 2018-11-13 | 2018-11-13 | 電路佈線設計方法以及電路佈線設計系統 |
TW107140172 | 2018-11-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111241773A true CN111241773A (zh) | 2020-06-05 |
CN111241773B CN111241773B (zh) | 2024-03-15 |
Family
ID=69942750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910555608.3A Active CN111241773B (zh) | 2018-11-13 | 2019-06-25 | 电路布线设计方法以及电路布线设计系统 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN111241773B (zh) |
TW (1) | TWI681699B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI836113B (zh) * | 2020-07-07 | 2024-03-21 | 以色列商納米尺寸技術領域股份有限公司 | 用於印刷電路之表面互補介電性遮罩、其製造方法及用途 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004146403A (ja) * | 2002-10-21 | 2004-05-20 | Advantest Corp | 伝送回路、cmos半導体デバイス、及び設計方法 |
US20060224307A1 (en) * | 2005-03-31 | 2006-10-05 | Deere & Company, A Delaware Corporation | System and method for determining a position of a vehicle with compensation for noise or measurement error |
CN100478827C (zh) * | 2005-03-30 | 2009-04-15 | 撼讯科技股份有限公司 | 窄板显示卡的存储器总线布线结构与布线方法 |
JP2012004351A (ja) * | 2010-06-17 | 2012-01-05 | Fujitsu Ltd | 配線基板 |
TW201304628A (zh) * | 2011-07-14 | 2013-01-16 | 私立中原大學 | 差模蛇形延遲線結構 |
TW201309140A (zh) * | 2011-08-09 | 2013-02-16 | 中原大學 | 差模平坦螺旋形延遲線結構 |
CN103136382A (zh) * | 2011-11-22 | 2013-06-05 | 英业达科技有限公司 | 电路板的布线设计方法 |
TW201345355A (zh) * | 2012-04-30 | 2013-11-01 | Mitrastar Technology Corp | 多層電路基板結構及其佈線方法 |
TW201540148A (zh) * | 2014-04-02 | 2015-10-16 | 中原大學 | 換層佈線式差模蛇形延遲線結構 |
US20170076760A1 (en) * | 2015-09-11 | 2017-03-16 | Renesas Electronics Corporation | Semiconductor device |
TW201811138A (zh) * | 2016-07-08 | 2018-03-16 | 凱特伊夫公司 | 引導式傳輸路徑修正 |
US20180122666A1 (en) * | 2016-11-02 | 2018-05-03 | Samsung Electronics Co., Ltd. | Test system for measuring propagation delay time of transmission line |
-
2018
- 2018-11-13 TW TW107140172A patent/TWI681699B/zh active
-
2019
- 2019-06-25 CN CN201910555608.3A patent/CN111241773B/zh active Active
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004146403A (ja) * | 2002-10-21 | 2004-05-20 | Advantest Corp | 伝送回路、cmos半導体デバイス、及び設計方法 |
CN100478827C (zh) * | 2005-03-30 | 2009-04-15 | 撼讯科技股份有限公司 | 窄板显示卡的存储器总线布线结构与布线方法 |
US20060224307A1 (en) * | 2005-03-31 | 2006-10-05 | Deere & Company, A Delaware Corporation | System and method for determining a position of a vehicle with compensation for noise or measurement error |
JP2012004351A (ja) * | 2010-06-17 | 2012-01-05 | Fujitsu Ltd | 配線基板 |
TW201304628A (zh) * | 2011-07-14 | 2013-01-16 | 私立中原大學 | 差模蛇形延遲線結構 |
TW201309140A (zh) * | 2011-08-09 | 2013-02-16 | 中原大學 | 差模平坦螺旋形延遲線結構 |
CN103136382A (zh) * | 2011-11-22 | 2013-06-05 | 英业达科技有限公司 | 电路板的布线设计方法 |
TW201345355A (zh) * | 2012-04-30 | 2013-11-01 | Mitrastar Technology Corp | 多層電路基板結構及其佈線方法 |
TW201540148A (zh) * | 2014-04-02 | 2015-10-16 | 中原大學 | 換層佈線式差模蛇形延遲線結構 |
US20170076760A1 (en) * | 2015-09-11 | 2017-03-16 | Renesas Electronics Corporation | Semiconductor device |
TW201811138A (zh) * | 2016-07-08 | 2018-03-16 | 凱特伊夫公司 | 引導式傳輸路徑修正 |
US20180122666A1 (en) * | 2016-11-02 | 2018-05-03 | Samsung Electronics Co., Ltd. | Test system for measuring propagation delay time of transmission line |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI836113B (zh) * | 2020-07-07 | 2024-03-21 | 以色列商納米尺寸技術領域股份有限公司 | 用於印刷電路之表面互補介電性遮罩、其製造方法及用途 |
Also Published As
Publication number | Publication date |
---|---|
TW202019272A (zh) | 2020-05-16 |
TWI681699B (zh) | 2020-01-01 |
CN111241773B (zh) | 2024-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DeFalco | Reflection and crosstalk in logic circuit interconnections | |
US6894933B2 (en) | Buffer amplifier architecture for semiconductor memory circuits | |
US7830221B2 (en) | Coupling cancellation scheme | |
JP6091239B2 (ja) | プリント回路板、プリント配線板および電子機器 | |
US20180220524A1 (en) | Novel high speed signal routing topology for better signal quality | |
US9722643B2 (en) | Enhanced echo cancellation in full-duplex communication | |
CN111241773A (zh) | 电路布线设计方法以及电路布线设计系统 | |
US7194572B2 (en) | Memory system and method to reduce reflection and signal degradation | |
JP2016005155A (ja) | プリント回路板及びプリント配線板 | |
US20090146759A1 (en) | Circuit topology for multiple loads | |
US7746195B2 (en) | Circuit topology for multiple loads | |
US7475179B2 (en) | Equal-amplitude signaling directional coupling bus | |
US9500692B2 (en) | Detecting circuit and detecting method for determining connection status between first pin and second pin | |
US7133962B2 (en) | Circulator chain memory command and address bus topology | |
US7043704B2 (en) | Methods and apparatus for verifying circuit board design | |
US7424634B2 (en) | System and method for reducing jitter of signals coupled through adjacent signal lines | |
US20080309354A1 (en) | Method and apparatus for testing characteristic impedance of transmission lines | |
US9767859B2 (en) | Printed circuit board and printed wiring board | |
US5438297A (en) | Electrical trace having a closed loop configuration | |
CN107466155B (zh) | 一种在并行信号线上实现信号传输等时长的方法 | |
Enriquez-Shibayama et al. | Design of very low distortion dense routings for skew compensation in high speed interconnects | |
JP6424847B2 (ja) | 伝送装置及びこれを備えた画像形成装置 | |
US9069913B2 (en) | Circuit topology for multiple loads | |
CN112702044B (zh) | 一种高精度数据延迟线的物理实现结构 | |
JP2019164752A (ja) | 解析装置、解析方法、および解析プログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |