CN111200057B - 约瑟夫森结阵列制备方法、约瑟夫森结阵列以及电子器件 - Google Patents
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Abstract
本申请提供一种约瑟夫森结阵列制备方法、约瑟夫森结阵列以及电子器件。本申请提供多元材料叠层应变、刻蚀剖面形貌一体调控工艺，攻克了量子电压芯片工艺技术瓶颈，实现了对薄膜的应力调节和叠层应力匹配，使得薄膜的整体应力减小，解决晶面断裂问题，有利于提高薄膜性能。通过调控Nb溅射功率或/和Si溅射功率，实现对NbxSi1‑x层中Nb和Si的成分比例的调节，精确调整电阻率，使其为正常态金属属性。通过调控刻蚀气体的比例和光学终点探测方法，实现了对刻蚀进程的精确稳定控制。在工艺中提供带有各种测试、监测功能的片上单元设计，实现芯片制备中及完成后的多参数检测，全链条严格把控工艺过程，提高了约瑟夫森结阵列的性能及稳定性。
Description
技术领域
本申请涉及电子器件领域，特别是涉及一种约瑟夫森结阵列制备方法、约瑟夫森结阵列以及电子器件。
背景技术
约瑟夫森电压基准是基于约瑟夫森效应来复现电压量值的计量基准。相较于基于标准韦斯顿饱合电池的传统实物基准，量子电压基准具有高精度、高复现性和易于保存等优点。量子电压基准的核心器件是大规模集成约瑟夫森结阵器件。电压幅值的大小仅与所施加的频率和约瑟夫森常数有关，基于量子效应来研究新的电压基准，可以极大提高电学计量的准确度。
约瑟夫森结是一种电子电路，由两个超导层与一个弱连接层紧密连接，弱连接层厚度一般为纳米量级。当温度足够低时，超导体能够以非常快的速度通过势垒交换成对的电子。然而，传统的约瑟夫森结阵制备方法的制备工艺过程中，制备工艺繁琐复杂，无法实现精确控制，使得制备获得的约瑟夫森结阵列稳定性差。
发明内容
基于此，有必要针对传统约瑟夫森结阵制备方法的制备工艺繁琐复杂，无法实现精确控制，使得制备获得的约瑟夫森结阵列稳定性差的问题，提供一种约瑟夫森结阵列制备方法、约瑟夫森结阵列以及电子器件。
本申请提供一种约瑟夫森结阵列制备方法，包括：
S10，提供衬底；
S20，在所述衬底表面制备第一层超导薄膜；
S30，调控Nb溅射功率或/和Si溅射功率，在所述第一层超导薄膜远离所述衬底的表面制备NbxSi1-x层；
S40，在所述NbxSi1-x层远离所述第一层超导薄膜的表面制备第二层超导薄膜；
S50，根据约瑟夫森结阵列图形，调控刻蚀气体SF6和C4F8的比例在1:10～10:1范围内，对所述第二层超导薄膜与所述NbxSi1-x层进行刻蚀，并采用光学终点探测方法实时探测刻蚀位置，直至暴露所述第一层超导薄膜；
S60，根据底层图形，对所述第一层超导薄膜进行刻蚀，并采用光学终点探测方法实时探测刻蚀位置，直至暴露所述衬底；
所述第一层超导薄膜、所述NbxSi1-x层以及所述第二层超导薄膜形成约瑟夫森结。
在一个实施例中，在所述S30中，将所述Si溅射功率固定，调控所述Nb溅射功率，在所述第一层超导薄膜远离所述衬底的表面制备所述NbxSi1-x层。
在一个实施例中，所述约瑟夫森结阵列制备方法还包括：
S70，设置温度20℃～100℃，采用低温等离子体辅助化学气相沉积方法，调控硅烷和氧气的比例在1:20～20:1范围内，在所述第一层超导薄膜、所述第二层超导薄膜以及所述衬底表面生长绝缘层，且所述绝缘层将所述约瑟夫森结覆盖。
在一个实施例中，所述约瑟夫森结阵列制备方法还包括：
S80，根据通孔图形，调控刻蚀气氛氟基气体和氧气的比例在1:40～40:1范围内，对所述绝缘层远离所述衬底的表面进行刻蚀，并采用光学终点探测方法实时探测刻蚀位置，直至刻蚀到所述第二层超导薄膜，形成通孔结构。
在一个实施例中，所述约瑟夫森结阵列制备方法还包括：
S90，在所述第二层超导薄膜远离所述衬底的表面和所述绝缘层远离所述衬底的表面，制备引线层，且所述引线层将所述通孔结构填充。
在一个实施例中，所述约瑟夫森结阵列制备方法还包括：
S100，根据引线图形，调控刻蚀气体SF6和C4F8的比例在1:10～10:1范围内，对所述引线层远离所述衬底的表面进行刻蚀，并采用光学终点探测方法实时探测刻蚀位置，直至刻蚀到所述绝缘层，形成引线结构。
在一个实施例中，所述约瑟夫森结阵列制备方法还包括：
S200，根据终端电阻薄膜图形，在所述引线结构远离所述衬底的表面和所述绝缘层远离所述衬底的表面，制备光刻胶层；
并在所述光刻胶层远离所述衬底的表面、所述引线结构远离所述衬底的表面以及所述绝缘层远离所述衬底的表面，制备终端电阻薄膜层。
在一个实施例中，所述约瑟夫森结阵列制备方法还包括：
S300，采用剥离工艺，将所述光刻胶层和所述光刻胶层表面设置的所述终端电阻薄膜层去除，制备获得终端电阻结构。
在一个实施例中，本申请提供一种约瑟夫森结阵列，采用如上述实施例中任一项所述的约瑟夫森结阵列制备方法制备获得。
在一个实施例中，本申请提供一种电子器件，包括如上述实施例中任一项所述的约瑟夫森结阵列制备方法制备获得的约瑟夫森结阵列。
本申请提供一种上述约瑟夫森结阵列制备方法、约瑟夫森结阵列以及电子器件，通过所述约瑟夫森结阵列制备方法，实现了对所述第一层超导薄膜和所述第二层超导薄膜的薄膜应力调节，使得所述第一层超导薄膜和所述第二层超导薄膜的整体应力减小，有利于提高薄膜性能。从而形成超导薄膜，能够有效提高超导电路器件的性能及其稳定性。并且，所述约瑟夫森结阵列制备方法中通过调控Nb溅射功率或/和Si溅射功率，实现对所述NbxSi1-x层中Nb和Si的成分比例的调节，进而精确调整电阻率，以使得所述NbxSi1-x层为正常态金属属性。同时，通过调控刻蚀气体SF6和C4F8的比例和光学终点探测方法，对所述第二层超导薄膜、所述NbxSi1-x层以及所述第一层超导薄膜进行刻蚀，实现了对刻蚀进程进行精确稳定控制，避免刻蚀误差发生，提高了制备获得的约瑟夫森结阵列的性能及其稳定性。
附图说明
图1为本申请提供的一个实施例中约瑟夫森结阵列制备方法的工艺流程示意图；
图2为本申请提供的另一个实施例中约瑟夫森结阵列制备方法的工艺流程示意图；
图3为本申请提供的约瑟夫森结阵芯片的结构示意图。
附图标记说明
衬底10、第一层超导薄膜210、NbxSi1-x层220、第二层超导薄膜230、约瑟夫森结20、绝缘层30、通孔结构310、引线层40、引线结构410、光刻胶层50、终端电阻薄膜层60、终端电阻结构610。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下通过实施例，并结合附图，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
请参见图1，本申请提供一种约瑟夫森结阵列制备方法，包括：
S10，提供衬底10；
S20，在所述衬底10表面制备第一层超导薄膜210；
S30，调控Nb溅射功率或/和Si溅射功率，在所述第一层超导薄膜210远离所述衬底10的表面制备NbxSi1-x层220；
S40，在所述NbxSi1-x层220远离所述第一层超导薄膜210的表面制备第二层超导薄膜230；
S50，根据约瑟夫森结阵列图形，调控刻蚀气体SF6和C4F8的比例在1:10～10:1范围内，对所述第二层超导薄膜230与所述NbxSi1-x层220进行刻蚀，并采用光学终点探测方法实时探测刻蚀位置，直至暴露所述第一层超导薄膜210；
S60，根据底层图形，对所述第一层超导薄膜210进行刻蚀，并采用光学终点探测方法实时探测刻蚀位置，直至暴露所述衬底10；
所述第一层超导薄膜210、所述NbxSi1-x层220以及所述第二层超导薄膜230形成约瑟夫森结20(SNS结构)。此时，所述NbxSi1-x层220设置于所述第一层超导薄膜210与所述第二层超导薄膜230之间。
在所述S10中，所述衬底10可以为高电阻率、粗糙度小平整的基底。具体地，所述衬底10包括但不限于氧化镁单晶衬底、硅衬底或蓝宝石衬底等。
在所述S20中，在磁控溅射制备过程中，调控氩气溅射气压，或者调控超导材料溅射功率，或者同时调控氩气溅射气压和超导材料溅射功率，可以改变所述第一层超导薄膜210的应力。此时，通过根据氩气溅射气压或/和超导材料溅射功率，可以实现对所述第一层超导薄膜210的应力调节，以使得所述第一层超导薄膜210的整体应力减小，有利于提高薄膜性能。从而，形成超导薄膜，能够有效提高超导电路器件的性能及其稳定性。
在所述S30中，在磁控溅射制备过程中，通过调控Nb溅射功率或/和Si溅射功率，来实现对所述NbxSi1-x层220中的x值的调节，进而改变电阻率。其中，调控Nb溅射功率或/和Si溅射功率时，可以将Si溅射功率固定，调节Nb溅射功率。或者，可以将Nb溅射功率固定，调节Si溅射功率。或者，可以同时调节Nb溅射功率和Si溅射功率。此时，通过调控Nb溅射功率或/和Si溅射功率，实现对所述NbxSi1-x层220中Nb和Si的成分比例的调节，进而精确地调整电阻率，以使得所述NbxSi1-x层220为正常态金属属性。
在所述S40中，所述第二层超导薄膜230与所述第一层超导薄膜210的超导材料相同。通过调控所述氩气溅射气压或/和所述超导材料溅射功率，制备所述第二层超导薄膜230，形成SNS结构。此时，所述NbxSi1-x层220设置于所述第一层超导薄膜210与所述第二层超导薄膜230之间。
在所述S50中，根据约瑟夫森结阵列图形，在所述第二层超导薄膜230远离所述衬底10的表面，旋涂光刻胶层50。从而，根据光刻胶层50，对所述第二层超导薄膜230和所述NbxSi1-x层220进行刻蚀。本步骤中，调控刻蚀气体SF6和C4F8的比例在1:10～10:1范围内，对所述第二层超导薄膜230与所述NbxSi1-x层220进行刻蚀。具体地，采用反应离子刻蚀(Reactive ion etching，RIE)，设置气压范围为5mTorr至20mTorr，刻蚀气体SF6范围为5sccm～50sccm，C4F8范围为5sccm～50sccm，功率设置为20W至500W。或者，采用电感耦合等离子体刻蚀(Inductively Coupled Plasma，ICP)，设置气压范围为5mTorr至20mTorr，刻蚀气体SF6范围为5sccm～50sccm，C4F8范围为5sccm～50sccm，功率设置为20W至500W。
同时，对所述第二层超导薄膜230与所述NbxSi1-x层220进行刻蚀的过程中，采用光学终点探测方法实时进行探测，探测刻蚀位置，直至刻蚀到所述第一层超导薄膜210。光学终点探测方法根据可见光和反射光的光程差来判别刻蚀位置。并且，由于不同薄膜交界面时的光学反射强度不同，可以监测到刻蚀位置的动态。从而，实现对所述第二层超导薄膜230与所述NbxSi1-x层220的刻蚀进程进行精确稳定控制，避免刻蚀误差发生。因此，通过所述S50中的制备方法，可以实现对所述第二层超导薄膜230与所述NbxSi1-x层220的精确控制，以提高制备获得的约瑟夫森结阵列的性能及其稳定性。
在所述S60中，根据底层图形，在所述第二层超导薄膜230和所述第一层超导薄膜210远离所述衬底10的表面，旋涂光刻胶，进而对所述第一层超导薄膜210进行刻蚀。同时，对所述第一层超导薄膜210进行刻蚀的过程中，采用光学终点探测方法实时进行探测，探测刻蚀位置，直至刻蚀到所述衬底10。从而，实现对所述第一层超导薄膜210的刻蚀进程进行精确稳定控制，避免刻蚀误差发生。进而，将所述第一层超导薄膜210不需要部位的超导材料去除干净。其中，所述第一层超导薄膜210为微波共面波导(CPW)结构、功分器结构、移相器结构或电感结构的底层。
因此，通过所述约瑟夫森结阵列制备方法，实现了对所述第一层超导薄膜210和所述第二层超导薄膜230的薄膜应力调节，使得所述第一层超导薄膜210和所述第二层超导薄膜230的整体应力减小，有利于提高薄膜性能。从而形成超导薄膜，能够有效提高超导电路器件的性能及其稳定性。并且，所述约瑟夫森结阵列制备方法中通过调控Nb溅射功率或/和Si溅射功率，实现对所述NbxSi1-x层220中Nb和Si的成分比例的调节，进而精确调整电阻率，以使得所述NbxSi1-x层220为正常态金属属性。同时，通过调控刻蚀气体SF6和C4F8的比例和光学终点探测方法，对所述第二层超导薄膜230、所述NbxSi1-x层220以及所述第一层超导薄膜210进行刻蚀，实现了对刻蚀进程进行精确稳定控制，避免刻蚀误差发生，提高了制备获得的约瑟夫森结阵列的性能及其稳定性。
在一个实施例中，根据所述S20、所述S30以及所述S40，在所述衬底10表面制备形成多个所述约瑟夫森结20依次叠加的结构，即多层结SNSNSNSNS……。通过在S20中，调控氩气溅射气压，或者调控超导材料溅射功率，或者同时调控氩气溅射气压和超导材料溅射功率，可以改变所述第一层超导薄膜210的应力。在所述S40中，调控所述氩气溅射气压或/和所述超导材料溅射功率，可以改变所述第二层超导薄膜230的应力。从而，使得所述第一层超导薄膜210、所述NbxSi1-x层220以及所述第二层超导薄膜230的整体应力减小，解决晶面断裂问题。当制备多层结的结构时，通过步骤所述S20、所述S30以及所述S40的调控，可以兼顾每层约瑟夫森结的应力，使得叠层应力匹配，有利于提高薄膜性能，且能够有效提高超导电路器件的性能及其稳定性。
请参见图2，在一个实施例中，所述约瑟夫森结阵列制备方法还包括：
S70，设置温度20℃～100℃，采用低温等离子体辅助化学气相沉积方法，调控硅烷和氧气的比例在1:20～20:1范围内，在所述第一层超导薄膜210、所述第二层超导薄膜230以及所述衬底10表面生长绝缘层30，且所述绝缘层30将所述约瑟夫森结20覆盖。
采用低温等离子体辅助化学气相沉积方法，使用硅烷和氧气在20℃～100℃温度范围内，制备所述绝缘层30。所述绝缘层30可以为SiO2或者SiNx或者SiO2和SiNx双层结构等。在20℃～100℃温度范围内，所述绝缘层30生长过程中，不会使得超导材料(Nb)被氧化，进而确保超导薄膜结构的性能。同时，采用低温等离子体辅助化学气相沉积方法，调控硅烷和氧气的比例在1:20～20:1范围内，工作压力在3mTorr～50mTorr范围内，可以实现对所述绝缘层30的应力调节，以使得所述绝缘层30的整体应力减小，不会影响约瑟夫森结的超导特性，能够有效提高超导电路器件的性能及其稳定性。
本实施例中，具体地调控硅烷在5sccm～100sccm范围内，氧气在5sccm～100sccm范围内，可以使得SiO2或者SiNx，或者SiO2/SiNx双层结构的应力变小，不会影响约瑟夫森结的超导特性。
在一个实施例中，所述约瑟夫森结阵列制备方法还包括：
S80，根据通孔图形，调控刻蚀气氛氟基气体和氧气的比例在1:40～40:1范围内，对所述绝缘层30远离所述衬底10的表面进行刻蚀，并采用光学终点探测方法实时探测刻蚀位置，直至刻蚀到所述第二层超导薄膜230，形成通孔结构310。
在所述S80中，根据通孔图形，在所述绝缘层30远离所述衬底10的旋涂光刻胶层50。根据光刻胶层50，对所述绝缘层30进行刻蚀，并刻蚀至所述第二层超导薄膜230。本实施例中，通过调控刻蚀气氛氟基气体和氧气的比例在1:40～40:1范围内，实现对刻蚀气氛氟基气体和氧气的比例调节。同时，采用光学终点探测方法实时探测刻蚀位置，可以避免刻蚀误差的发生，可以确保将所述绝缘层30的不需要部位刻蚀干净的情况下，不会把约瑟夫森结刻蚀掉。从而，可以实现对所述绝缘层30的刻蚀进程进行精确稳定的控制，提高了制备获得的约瑟夫森结阵列的性能及其稳定性。
本实施例中，调控刻蚀气氛氟基气体和氧气的比例在1:40～40:1范围内，对所述绝缘层30远离所述衬底10的表面进行刻蚀。具体地，采用反应离子刻蚀，设置气压范围为5mTorr至20mTorr，刻蚀气体CHF3范围为5sccm～200sccm，O2范围为5sccm～200sccm，功率设置为20W至500W。或者采用电感耦合等离子体刻蚀，设置气压范围为5mTorr至20mTorr，刻蚀气体CHF3范围为5sccm～200sccm，O2范围为5sccm～200sccm，功率设置为20W至500W。
在一个实施例中，所述约瑟夫森结阵列制备方法还包括：
S90，在所述第二层超导薄膜230远离所述衬底10的表面和所述绝缘层30远离所述衬底10的表面，制备引线层40，且所述引线层40将所述通孔结构310填充。
本实施例中，所述引线层40可以为Nb材料，以实现所述引线层40与所述第二层超导薄膜230的电连接。
在一个实施例中，所述约瑟夫森结阵列制备方法还包括：
S100，根据引线图形，调控刻蚀气体SF6和C4F8的比例在1:10～10:1范围内，对所述引线层40远离所述衬底10的表面进行刻蚀，并采用光学终点探测方法实时探测刻蚀位置，直至刻蚀到所述绝缘层30，形成引线结构410。
在所述S100中，根据所述引线图形，在所述引线层40远离所述衬底10的表面旋涂光刻胶层50，进而通过紫外曝光和显影定义引线层结构。此时，所述引线结构410为微波共面波导(CPW)结构、功分器结构、移相器结构或电感结构等的上层Nb结构。
本实施例中，通过调控刻蚀气体SF6和C4F8的比例在1:10～10:1范围内，实现对刻蚀气体SF6和C4F8的比例调节。同时，采用光学终点探测方法实时探测刻蚀位置，可以避免刻蚀误差的发生，可以确保将所述引线层40的不需要部位刻蚀干净的情况下，不会把所述绝缘层30刻蚀掉。从而，可以实现对所述引线层40的刻蚀进程进行精确稳定的控制，提高了制备获得的约瑟夫森结阵列的性能及其稳定性。
具体地，本实施例中，采用反应离子刻蚀，设置气压范围为5mTorr至20mTorr，刻蚀气体SF6范围为5sccm～50sccm，C4F8范围为5sccm～50sccm，功率设置为20W～500W。或者，采用电感耦合等离子体刻蚀，设置气压范围为5mTorr至20mTorr，刻蚀气体SF6范围为5sccm～50sccm，C4F8范围为5sccm～50sccm，功率设置为20W～500W。通过本实施例方法可以确保将所述引线层40的不需要部位刻蚀干净的情况下，不会把所述绝缘层30刻蚀掉。
在一个实施例中，所述约瑟夫森结阵列制备方法还包括：
S200，根据终端电阻薄膜图形，在所述引线结构410远离所述衬底10的表面和所述绝缘层30远离所述衬底10的表面，制备光刻胶层50；
并在所述光刻胶层50远离所述衬底10的表面、所述引线结构410远离所述衬底10的表面以及所述绝缘层30远离所述衬底10的表面，制备终端电阻薄膜层60。
在所述S200中，根据终端电阻薄膜图形，在所述引线结构410和所述绝缘层30的表面，制备所述光刻胶层50。并在所述光刻胶层50远离所述衬底10的表面、所述引线结构410远离所述衬底10的表面以及所述绝缘层30远离所述衬底10的表面，制备终端电阻薄膜层60。此时，所述终端电阻薄膜层60将所述光刻胶层50、所述引线结构410以及所述绝缘层30覆盖。制备所述终端电阻薄膜层60时，可以采用磁控溅射或者电子束蒸镀方法。
在一个实施例中，所述约瑟夫森结阵列制备方法还包括：
S300，采用剥离工艺，将所述光刻胶层50和所述光刻胶层50表面设置的所述终端电阻薄膜层60去除，制备获得终端电阻结构610。
在所述S300中，将所述光刻胶层50和所述光刻胶层50表面设置的所述终端电阻薄膜层60去除，用以将终端电阻结构区域外的PdAu去除，制备获得终端电阻结构610。所述终端电阻结构610的材料为PdAu。
在一个实施例中，本申请提供一种约瑟夫森结阵列，采用如上述实施例中任一项所述的约瑟夫森结阵列制备方法制备获得。通过上述制备方法可以提供带有各种测试、监测功能的片上单元设计，实现芯片制备中及完成后的多参数检测，全链条严格把控工艺过程。
请参见图3，在一个实施例中，本申请提供一种电子器件，包括如上述实施例中任一项所述的约瑟夫森结阵列制备方法制备获得的约瑟夫森结阵列。
通过本申请所述约瑟夫森结阵列制备方法制备获得的所述约瑟夫森结阵列，可以为基于4层约瑟夫森结20(4层SNS结)的40万余结的串联结阵。所述电子器件包括所述约瑟夫森结阵列，性能指标满足量子电压基标准运行要求，可以为输出1V量子电压的量子电压基准用芯片。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (8)
1.一种约瑟夫森结阵列制备方法，其特征在于，包括：
S10，提供衬底(10)；
S20，在所述衬底(10)表面制备第一层超导薄膜(210)；
S30，调控Nb溅射功率或/和Si溅射功率，在所述第一层超导薄膜(210)远离所述衬底(10)的表面制备NbxSi1-x层(220)；
S40，在所述NbxSi1-x层(220)远离所述第一层超导薄膜(210)的表面制备第二层超导薄膜(230)；
S50，根据约瑟夫森结阵列图形，调控刻蚀气体SF6和C4F8的比例在1:10～10:1范围内，对所述第二层超导薄膜(230)与所述NbxSi1-x层(220)进行刻蚀，并采用光学终点探测方法实时探测刻蚀位置，直至暴露所述第一层超导薄膜(210)；
S60，根据底层图形，对所述第一层超导薄膜(210)进行刻蚀，并采用光学终点探测方法实时探测刻蚀位置，直至暴露所述衬底(10)；
所述第一层超导薄膜(210)、所述NbxSi1-x层(220)以及所述第二层超导薄膜(230)形成约瑟夫森结(20)；
S70，设置温度20℃～100℃，采用低温等离子体辅助化学气相沉积方法，调控硅烷和氧气的比例在1:20～20:1范围内，在所述第一层超导薄膜(210)、所述第二层超导薄膜(230)以及所述衬底(10)表面生长绝缘层(30)，且所述绝缘层(30)将所述约瑟夫森结(20)覆盖；
S80，根据通孔图形，调控刻蚀气氛氟基气体和氧气的比例在1:40～40:1范围内，对所述绝缘层(30)远离所述衬底(10)的表面进行刻蚀，并采用光学终点探测方法实时探测刻蚀位置，直至刻蚀到所述第二层超导薄膜(230)，形成通孔结构(310)。
2.如权利要求1所述的约瑟夫森结阵列制备方法，其特征在于，在所述S30中，将所述Si溅射功率固定，调控所述Nb溅射功率，在所述第一层超导薄膜(210)远离所述衬底(10)的表面制备所述NbxSi1-x层(220)。
3.如权利要求1所述的约瑟夫森结阵列制备方法，其特征在于，还包括：
S90，在所述第二层超导薄膜(230)远离所述衬底(10)的表面和所述绝缘层(30)远离所述衬底(10)的表面，制备引线层(40)，且所述引线层(40)将所述通孔结构(310)填充。
4.如权利要求3所述的约瑟夫森结阵列制备方法，其特征在于，还包括：
S100，根据引线图形，调控刻蚀气体SF6和C4F8的比例在1:10～10:1范围内，对所述引线层(40)远离所述衬底(10)的表面进行刻蚀，并采用光学终点探测方法实时探测刻蚀位置，直至刻蚀到所述绝缘层(30)，形成引线结构(410)。
5.如权利要求4所述的约瑟夫森结阵列制备方法，其特征在于，还包括：
S200，根据终端电阻薄膜图形，在所述引线结构(410)远离所述衬底(10)的表面和所述绝缘层(30)远离所述衬底(10)的表面，制备光刻胶层(50)；并在所述光刻胶层(50)远离所述衬底(10)的表面、所述引线结构(410)远离所述衬底(10)的表面以及所述绝缘层(30)远离所述衬底(10)的表面，制备终端电阻薄膜层(60)。
6.如权利要求5所述的约瑟夫森结阵列制备方法，其特征在于，还包括：
S300，采用剥离工艺，将所述光刻胶层(50)和所述光刻胶层(50)表面设置的所述终端电阻薄膜层(60)去除，制备获得终端电阻结构(610)。
7.一种约瑟夫森结阵列，其特征在于，采用如权利要求1至6中任一项所述的约瑟夫森结阵列制备方法制备获得。
8.一种电子器件，其特征在于，包括如权利要求1至6中任一项所述的约瑟夫森结阵列制备方法制备获得的约瑟夫森结阵列。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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