CN111199756B - 放大器电路设备和方法 - Google Patents

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Abstract

在特定实现方式中，包括第一偏置电路和第二偏置电路以及内部放大器的装置提供了检测放大器偏移消除。内部放大器包括：第一和第二电流发生器，被配置成复制来自第一和第二偏置电路的相应的第一和第二电流；第一和第二晶体管，被配置成将第一和第二电流转换为电压采样；以及第一和第二电容器，被配置成存储电压采样。在采样阶段，可以在内部放大器中对第一和第二电流进行采样，此外，在放大阶段，还可以在内部放大器中对所存储的电压采样进行放大。

Description

放大器电路设备和方法
相关申请的交叉引用
本申请要求2018年11月16日提交的美国临时申请第62/768,415号和2019年3月1日提交的美国申请第16/290,844号的权益。
技术领域
本发明总体上涉及放大器电路设备和方法。
背景技术
与常规随机存取存储器(RAM)芯片技术不同，在磁性RAM(MRAM)中，数据不被存储为为电荷，而是通过存储元件的磁极化被存储。存储元件由被隧穿层隔开的两个铁磁层形成。被称为固定层或牢固层的两个铁磁层之一具有在特定方向上固定的磁化。称为自由层的另一个铁磁磁性层的磁化方向可以更改为代表“1”(当自由层磁化与固定层磁化反平行时)或“0”(当自由层磁化与固定层磁化平行时)，反之亦然。具有固定层、隧穿层和自由层的这种器件是磁隧道结(MTJ)。MTJ的电阻取决于自由层磁化和固定层磁化是彼此平行还是反平行。诸如MRAM之类的存储设备是由可单独寻址的MTJ阵列构建的。
为了读取常规MRAM中的数据，读取电流经由用于在MTJ中写入数据的相同电流路径流过MTJ。如果MTJ的自由层和固定层的磁化被定向为彼此平行，则MTJ呈现的电阻与在自由层和固定层的磁化呈反平行定向的情况下MTJ所呈现的电阻不同。在常规MRAM中，通过MRAM的位单元中的MTJ的两个不同的电阻来定义两个不同的状态。两个不同的电阻代表MTJ存储的逻辑“0”和逻辑“1”值。
当在二维笛卡尔图上比较读取操作样本的对数和电阻值(kΩ)时，MRAM的位单元中MTJ的两个不同电阻被示为低电阻状态(LRS)和高电阻状态(HRS)分布。然而，在这样做时，这两个分布的“尾位”可能会在其区分点“重叠”。例如，嵌入式MRAM(eMRAM)在LRS和HRS分布的尾位可能表现出非常窄的读取余量，并且通常很难准确地区分LRS和HRS电阻。然而，可能希望“感测”(即，提供检测放大器偏移消除)这些尾位，因为在LRS和HRS分布的交点处是读取良率要求的极限。
电流检测放大器是专用放大器，其输出与在电源轨中流动的电流成比例的电压。通常，这些放大器利用电流检测“类似电阻器”的器件来将电源轨中的负载电流转换为较小的电压，然后由电流检测放大器进行放大。为了读取MRAM的位单元中的MTJ，可以使用常规感应电路来确定差分电压，并且可以使用常规电流检测放大器将差分电压放大成放大电压。因此，常规电流检测放大器的输出可以用于确定(即，读取)MRAM位单元的逻辑状态。然而，特别是在低电压和低功率设计考虑的情况下，本领域中需要一种可以提供偏移消除的电流检测放大器电路，从而可以为LRS和HRS分布的尾位实现准确的读取良率要求。
附图说明
图1A和图1B分别是示例放大器系统100在采样阶段和放大阶段期间的电路图。图1C示出了系统100作为示例电子电路符号。
图2A和图2B示出了根据某些实施例的两个示例放大器系统的输入耦接。
图3A和图3B分别是示例放大器系统300在采样阶段和放大阶段期间的电路图。图3C示出了系统300作为示例电子电路符号。
图4A和图4B分别是示例放大器系统400在采样阶段和放大阶段期间的电路图。图4C示出了系统400作为示例电子电路符号。
图5A和图5B分别是示例放大器系统500在采样阶段和放大阶段期间的电路图。图5C示出了系统500作为示例电子电路符号。
图6A和图6B分别是示例放大器系统600在采样阶段和放大阶段期间的电路图。图6C示出了系统600作为示例电子电路符号。
图7A和图7B分别是示例放大器系统700在采样阶段和放大阶段期间的电路图。图7C示出了系统700作为示例电子电路符号。
图8A和图8B分别是示例放大器系统800在采样阶段和放大阶段期间的电路图。图8C示出了系统800作为示例电子电路符号。
图9A和图9B分别是示例放大器系统900在采样阶段和放大阶段期间的电路图。图9C示出了系统900作为示例电子电路符号。
图10A和图10B分别是示例放大器系统1000在采样阶段和放大阶段期间的电路图。图10C示出了系统1000作为示例电子电路符号。
图11A和图11B分别是示例放大器系统1100在采样阶段和放大阶段期间的电路图。图11C示出了系统1100作为示例电子电路符号。
图12是示例放大器系统1200在采样阶段或放大阶段期间的代表性电路图。
图13是示例放大器系统1300在采样阶段或放大阶段期间的代表性电路图。
图14是示例放大器系统1400在采样阶段或放大阶段期间的代表性电路图。
图15A和图15B分别是示例放大器系统1500在采样阶段和放大阶段期间的电路图。图15C示出了系统1500作为示例电子电路符号。
图16A和图16B分别是示例放大器系统1600在采样阶段和放大阶段期间的电路图。图16C示出了系统1600作为示例电子电路符号。
图17A和图17B分别是示例放大器系统1700在采样阶段和放大阶段期间的电路图。图17C示出了系统1700作为示例电子电路符号。
图18A和图18B分别是示例放大器系统1800在采样阶段和放大阶段期间的电路图。图18C示出了系统1800作为示例电子电路符号。
图19A和图19B分别是示例放大器系统1900在采样阶段和放大阶段期间的电路图。图19C示出了系统1900作为示例电子电路符号。
图20A和图20B分别是示例放大器系统1900在采样阶段和放大阶段期间的电路图。图20C示出了系统1900作为示例电子电路符号。
图21是根据某些实施例的用于放大器偏移消除的方法。
图22是根据某些实施例的包括示例放大器系统的设备的方框图。
图23A和图23B分别是示例放大器系统2300在采样阶段和放大阶段期间的电路图。图23C示出了系统2300作为示例电子电路符号。
图24A和图24B分别是示例放大器系统2400在采样阶段和放大阶段期间的电路图。图24C示出了系统2400作为示例电子电路符号。
图25A和图25B分别是示例放大器系统2500在采样阶段和放大阶段期间的电路图。图25C示出了系统2500作为示例电子电路符号。
图26A和图26B分别是示例放大器系统2600在采样阶段和放大阶段期间的电路图。图26C示出了系统2600作为示例电子电路符号。
图27A和图27B分别是示例放大器系统2700在采样阶段和放大阶段期间的电路图。图27C示出了系统2700作为示例电子电路符号。
图28A和图28B分别是示例放大器系统2800在采样阶段和放大阶段期间的电路图。图28C示出了系统2800作为示例电子电路符号。
图29A和图29B分别是示例放大器系统2900在采样阶段和放大阶段期间的电路图。图29C示出了系统2900作为示例电子电路符号。
图30A和图30B分别是示例放大器系统3000在采样阶段和放大阶段期间的电路图。图30C示出了系统3000作为示例电子电路符号。
图31A和图31B分别是示例放大器系统3100在采样阶段和放大阶段期间的电路图。图31C示出了系统3100作为示例电子电路符号。
具体实施方式
根据本发明的一个实现方式，一种包括第一和第二偏置电路以及内部放大器的装置提供了检测放大器偏移消除。内部放大器包括：第一和第二电流发生器，被配置成复制来自第一和第二偏置电路的相应的第一和第二电流；第一和第二晶体管器件，被配置成将第一和第二电流转换为电压采样；以及第一和第二电容器，被配置成存储电压采样。在采样阶段，可以在内部放大器中对第一和第二电流进行采样，此外，在放大阶段，还可以在内部放大器中对所存储的电压采样进行放大。
根据本发明的另一实现方式，一种方法包括采样阶段和放大阶段。在采样阶段，可以在放大器电路的相应的第一和第二偏置电路上接收第一参考电流和位电流。此外，第一参考电流和位电流可以从第一和第二偏置电路复制到放大器电路的内部放大器中的相应的第一和第二电流发生器。此外，在内部放大器的相应的第一和第二晶体管器件处，第一参考电流可以被转换为第一电压采样，并且位电流可以被转换为第二电压采样。此外，第一和第二电压采样可以被存储在内部放大器的相应的第一和第二电容器处。在放大阶段，可以在放大器电路中的相应的第一和第二偏置电路上接收位电流和第二参考电流。另外，位电流和第二参考电流可以从第一和第二偏置电路复制到放大器电路的内部放大器中的第一和第二电流发生器。此外，可以在第一电流发生器和第一晶体管器件之间的节点处以及在第二电流发生器和第二晶体管器件之间的节点处确定第一和第二输出电压。
根据本发明的另一实现方式，包括第一和第二偏置电路以及内部放大器的另一装置提供了检测放大器偏移消除。内部放大器可以被配置成确定与位存储元件相对应的存储电压采样会指示高电阻状态还是低电阻状态。内部放大器包括：第一和第二电流发生器，被配置成复制来自第一和第二偏置电路的相应的第一和第二电流；第一和第二晶体管器件，被配置成将第一和第二电流转换为电压采样；以及第一和第二电容器，被配置成存储电压采样。
以下参考附图描述本发明的特定实现方式。在说明书中，贯穿所有附图，共同的特征部由共同的附图标记表示。
参考图1A至图1C，示出了用于检测放大器偏移消除的系统100(即，电流检测放大器电路、放大器电路)。如采样阶段180(图1A)和放大阶段190(图1B)这两个阶段所描绘，系统100包括第一偏置电路110和第二偏置电路120(即，第一和第二偏置电路：分支、偏置分支、预放大分支)以及内部放大器130。第一偏置电路110和第二偏置电路120可以被配置成提供从系统100的相应的第一输入端102和第二输入端104(例如，VIN正、负输入端口)到内部放大器130的第一电流(即，I1)116和第二电流(即，I2)118的电流路径。耦接到第一偏置电路110和第二偏置电路120，内部放大器130可以被配置成确定与位存储元件(例如，如图2A、图2B等所示)相对应的存储的电压采样指示高电阻状态还是低电阻状态。如以下段落中所述，在系统100的采样阶段180(即，采样级)和放大阶段190(即，放大级)期间，比较于耦接到系统100的位存储元件和参考存储元件(如参考图2所述)相对应的电压采样。图1C示出了系统100作为示例电子电路符号。如图所示，控制信号198也可以耦接到系统100以控制采样阶段180和放大阶段190的操作。
第一偏置电路110和第二偏置电路120可以分别耦接在电源101与第一输入端102和第二输入端104之间。如图1中所示，第一偏置电路和第二偏置电路可以在相应的输入端口102、104和电源101之间包括第一电压降元件114和第二电压降元件124。在某些实现方式中，第一电压降元件114和第二电压降元件124可以诸如例如在低压操作中包括连接了二极管的晶体管器件(例如，如图1、图3至图11和图15至图20所示的PMOS型(例如，PMOS)器件)。在其他实现方式中，第一电压降元件114和第二电压降元件124可以包括诸如用于某些超低电压操作(如以下段落中所述)的电阻元件(例如，如图12至图14所示)。
内部放大器130可以包括第一电流发生器(Pf1)132和第二电流发生器(Pf2)142(即第一和第二电流源)、第一晶体管(Nf1)134和第二晶体管(Nf2)144、以及第一电容器(CS1)136和第二电容器(CS2)146。在某些实现方式中，第一电流发生器132和第二电流发生器142可配置成复制分别从第一偏置电路110和第二偏置电路120提供的第一电流(I1)116和第二电流(I2)118以用于内部放大器130。第一晶体管(Nf1)134和第二晶体管(Nf2)144可以将从第一电流发生器(Pf1)132和第二电流发生器(Pf2)142提供的第一电流116和第二电流118变换(即转换)成电压采样(即，感测电压)。如本文所述，第一晶体管(Nf1)134和第二晶体管(Nf2)144是连接了二极管的晶体管器件(例如，NMOS器件)，其在图1中的采样阶段180期间用作电压降元件并且在放大阶段190期间用作电流发生器(这适用于本文中的图1A至图1C至图22、图28A至图28C至图31A至图31C所示的所有其他实现方式)。接下来将电压采样存储在第一电容器136和第二电容器146中。如图所示，第一电流发生器、第一晶体管器件和第一电容器可以以第一串联布置耦接，而第二电流发生器、第二晶体管器件和第二电容器可以以第二串联布置耦接。
内部放大器130还可以包括第一开关138和第二开关148。第一开关138可以被配置成使放大器电路100的第一输出端162(例如，负输出端口)与将第二晶体管器件134的栅极和第一电容器136耦接的节点解耦(即，选择性地耦接)。此外，第二开关148可以被配置成使放大器电路100的第二输出端164(例如，正输出端口)与将第二晶体管器件144的栅极和第二电容器146耦接的节点解耦。在某些实现方式中，第一开关138和第二开关148的耦接和解耦允许系统100(以及参考图2至图20描述的系统)交替地在采样阶段180和放大阶段190之间切换。
例如，在操作中，可以在放大器电路100的第一输出端162与将第一晶体管器件134的栅极和第一电容器136耦接的节点耦接、以及放大器电路100的第二输出端164与将第二晶体管器件144的栅极和第二电容器146耦接的节点耦接时，激活(即，发起)采样阶段180。
相反，在操作中，可以在以下情况下发起放大阶段190：放大器电路100的第一输出端162与将第一晶体管器件134的栅极和第一电容器136耦接的节点解耦，以及放大器电路100的第二输出端164与将第二晶体管器件144的栅极和第二电容器146耦接的节点解耦。如关于图2更详细地解释，在放大阶段190期间，可以基于位存储元件(例如，如图2中所示)的位电流和参考存储元件(例如，如图2中所示)的参考电流的组合来确定输出电压(VOUT)。所得输出电压对应于特定的位存储元件是低电阻状态还是高电阻状态。在某些实现方式中，可以在第一电流发生器132与第一晶体管器件134之间的节点处以及在第二电流发生器142与第二晶体管器件144之间的节点处确定位电流和参考电流的组合。
可以参考如图2至图20和图23至图31所述的本发明系统类似地执行采样阶段180和放大阶段190的上述实现方式。特别是如上所述，系统100可以实现对输出电流的存储元件或对读取干扰不敏感的电阻存储元件的精确感测。有利地，总体上，系统100(以及如本文中参考图2至图20和图23至图31所述的其他示例系统200-2000)在针对位单元中的存储元件(例如，MTJ器件)的VDD min读取操作期间实现更高的精度，同时在单个有效电路上提供偏移消除。通过执行偏移消除，本发明系统(如参考图1至图20和图23至图31所描述)能够感测LRS和HRS分布的尾位，其中存储设备(例如，MRAM)表现出非常窄的读取余量。感测尾位的能力至关重要，因为LRS和HRS分布的交叉点处于读取良率要求的极限。该系统(例如，参考图3至图6、图8至图20和图23至图31)可以与包括但不限于CeRAM/MRAM/ReRAM/PCM的任何电阻存储器一起使用。该系统(例如，参考图1、图7和图23至图31)也可以用在输出信号是电流的类似电流的存储器中，例如闪存/FeFET/FeRAM。
参考图2A和图2B，分别示出了在采样阶段180和放大阶段190期间两个示例系统100、200到第一参考存储元件210和第二参考存储元件220以及第一位存储元件230和第二位存储元件240的输入耦接。在其它实现方式中，图2A可以是放大阶段190，而图2B可以是采样阶段180。例如，当第一开关138和第二开关148解耦时(如以上段落中所述)，示例系统100或200将被配置成处于放大阶段190，而当第一开关138和第二开关148耦接时(如以上段落中所述)，示例系统100或200将被配置成处于采样阶段180。这两个示例系统100、200可以是如本文中参考图1、图3至图20以及图23至图31所描述的本发明的任何系统。
在操作中，在示例系统100和200的外部，对于采样阶段180，第一参考存储元件210可以耦接到第一输入端102(例如，正端口)以及期望被读取的位，第一位存储元件230可以耦接到系统100(SA0)的第二输入端104(例如，负端口)。同样地，第二参考存储元件220可以耦接到系统200(SA1)的第一输入端202(例如，正端口)，而第二位存储元件240可以耦接到第二输入端204(例如，负端口)。相反，对于放大阶段190，第一位存储元件230可以耦接到系统200(SA0)的第一输入端102(例如，正端口)，而第二参考存储元件220可以耦接到第二输入端104(例如，负端口)。同样，第二参考存储元件220可以耦接到系统200(SA1)的第一输入端(例如，正端口)，而第二位存储元件240可以耦接到第二输入端(例如，负端口)。因此，在示例放大阶段中，可以在期望被读取的位(即，第一位存储元件230和第二位存储元件240)与参考存储元件210、220之间进行比较(如下文中更详细地解释)。
在某些实现方式中，第一参考存储元件210和第二参考存储元件220可以是具有一个或多个MTJ的第一和第二参考存储路径。在特定实现方式中，每个参考存储元件可以包括两个MTJ，其中一个MTJ预设有对应于逻辑“0”值的电阻，而另一个MTJ预设有对应于逻辑“1”值的电阻。因此，每个参考存储元件具有可以被用作在“0”和“1”逻辑值之间的参考状态的总电阻。此外，第一参考存储元件210和第二参考存储元件220就平均值而言可以相似(因此，具有相同的电阻状态)，但是具有不同的不相关分布。
图2描绘了作为电阻存储器的第一位存储元件230和第二位存储元件240以及第一参考存储元件210和第二参考存储元件220。在一些实现方式(未示出)中，第一和第二位存储元件以及第一和第二参考存储元件都可以是输出电流的基于电流的存储器、用于第一和第二位存储元件的电阻存储器(其中基于电流的存储器用于第一和第二参考存储元件)、或者用于第一和第二位存储元件的基于电流的存储器(其中电阻存储器用于第一和第二参考存储元件)。
在另一操作中，在示例系统100(或系统200-2000中的任何一个)内部，在采样阶段180(例如280、380等)中，在相应的第一偏置电路110和第二偏置电路120中接收与第一参考存储元件210和第一位存储元件230相关联的第一电流(I1)116和第二电流(I2)118。在某些情况下，通过将电压钳在第一参考存储元件210和第一位存储元件230的阻抗上而产生第一电流116和第二电流118。在其他情况下(其中第一参考存储元件210和第一位存储元件230是输出电流的基于电流的存储器)，在第一偏置电路110和第二偏置电路120处已经提供了第一电流116和第二电流118。在第一电流116和第二电流118与具有第一电流116和第二电流118的电压降元件114、124(例如，电阻器件)组合时，针对内部放大器130产生输入电压。随后，所产生的输入电压允许将来自第一偏置电路110和第二偏置电路120的第一电流116和第二电流118分别复制到内部放大器130的第一电流发生器(例如，Pf1)132和第二电流发生器(例如，Pf2)142。复制的第一参考电流和位电流接下来在内部放大器130的相应的第一晶体管器件134(例如Nf1)和第二晶体管器件144(例如Nf2)处转换为相应的第一和第二电压采样。在转换时，第一和第二电压采样随后被存储在相应的第一电容器(CS1)136和第二电容器(CS2)146处。在放大阶段190期间(例如，290、390等)，在示例系统100(或系统200-2000中的任何一个)内部，分别在相应的第一偏置电路110和第二偏置电路120中接收与第一位存储元件230和第二参考存储元件220的阻抗相关联的第二电流(I2)118和第三电流(I3)119。然后，将来自第一偏置电路110和第二偏置电路120的位电流118和第二参考电流119分别复制到内部放大器130的第一电流发生器(例如Pf1)132和第二电流发生器(例如，Pf2)142。此外，在第一电流发生器132(例如Pf1)和第一晶体管器件134(例如Nf1)之间的节点162(例如262、362等)处以及在第二电流发生器142(例如，Pf2)和第二晶体管器件144(例如，Nf2)之间的节点164(例如，264、364等)处，确定第一和第二输出电压。
在另一操作中，在放大阶段期间，基于位存储元件的位电流和参考存储元件的参考电流的组合来确定第一和第二输出电压。例如，在系统100-2000和2300-3100的每一个中(如本文参考图1至图20所述)，如果位存储元件在给定电压下具有低电阻状态(LRS)，则在相同电压下，该位存储元件将具有高于参考电流的电流。相反，如果位存储元件在给定电压下具有高电阻状态(HRS)，则位存储元件将具有低于参考电流的电流。因此，例如，如果从采样阶段开始存储在第一电容器(CS1)上的电压采样处于LRS，则耦接到负输出端口(-)的第一比较节点(例如162、262、362等)(即VOUT负节点——第一电流发生器和第一晶体管器件之间的节点)上的电压将在放大阶段减小，因为电压将跟随较高的电流。相反，如果在放大阶段，第二偏置电路上的位电流具有低电阻状态，则第二比较节点(例如164、264、364等)(即VOUT正节点——第二电流发生器和第二晶体管器件之间的节点)将充电，并且正输出端口(+)处的电压将增加。因此，如果在第一比较节点处存在LRS位电流，则第一输出电压将减小，并且在第二比较节点处的LRS位电流将导致第二输出电压增加。因此，在第一和第二输出电压组合时，放大器电路的所得输出电压(VOUT)将增加。相反，如果在第一比较节点处存在HRS位电流，则第一输出电压将增加，而在第二比较节点处的HRS位电流将导致第二输出电压减小。在第一和第二输出电压组合时，放大器电路的所得输出电压(VOUT)将减小。因此，可以基于与第一电压采样相关联的电流和第二参考电流的组合来确定第一输出电压，并且可以基于与第二电压采样相关联的另一电流和位电流的组合来确定第二输出电压。
参考图3A至图3C，示出了用于检测放大器偏移消除的系统300(即，电流检测放大器电路、放大器电路)。与系统100类似，如两个阶段(采样阶段380(图3A)和放大阶段390(图3B))所示：系统300包括第一偏置电路310和第二偏置电路320(即，第一和第二：分支、偏置分支、预放大分支)以及内部放大器330。在特定实现方式中，内部放大器330可以包括相似的元件并且被配置成类似于参考1A和图1B所描述的内部放大器130。然而，相比之下，第一偏置电路310和第二偏置电路320还可以包括第三晶体管器件312和第四晶体管器件322。第三晶体管器件312可以耦接在第一电压降元件314和第一输入端302(例如，正端口)之间，而第二晶体管器件可以耦接在第二电压降元件324和第二输入端304(例如，负端口)之间。图3C示出了系统300作为示例电子电路符号。如图所示，控制信号398也可以耦接到系统300以控制采样阶段380和放大阶段390的操作。
在操作中，系统300可以被配置成在第三晶体管器件(例如，Nl)312和第四晶体管器件(例如，N2)322的相应栅极的至少一个上接收外部钳位电压(即，驱动电压，Vclamp)。响应于外部钳位电压而产生的第一电流116和第二电流118被提供给第一偏置电路110和第二偏置电路120，以被传输到内部放大器130。其特别优点在于，系统300实现对类似MRAM的设备(例如，CeRAM/ReRAM/PCM)的位存储元件的精确感测，尤其是在位存储元件具有受限的读取干扰要求的情况下。
参考图4A至图4C，示出了用于检测放大器偏移消除的系统400(即，电流检测放大器电路、放大器电路)。与上述系统类似，如两个阶段(采样阶段480(图4A)和放大阶段490(图4B))所示：系统400包括第一偏置电路410和第二偏置电路420(即第一和第二：分支、偏置分支、预放大分支)以及内部放大器430。在特定实现方式中，第一偏置电路410和第二偏置电路420可以包括相似的元件，并且被配置成类似于参考1A和图1B所描述的第一偏置电路110和第二偏置电路120。然而，相比之下，内部放大器430还可以包括第一共模晶体管器件(即，Ncm1)440和第二共模晶体管器件(即，Ncm2)450(例如，NMOS器件或NPN器件)。在一个特定实现方式中，在内部放大器430中，第一共模晶体管器件440可以耦接在第一节点481和地之间，而第二共模晶体管450可以耦接在第二节点483和地之间。图4C示出了系统400作为示例电子电路符号。如图所示，控制信号498也可以耦接到系统400以控制采样阶段480和放大阶段490的操作。
在示出“交叉耦接”的某些实现方式中(如图4A至图4B中所示)，第二共模晶体管器件450的栅极可以耦接到放大器电路400的第一输出端(例如，负端口)462，而第一共模晶体管器件440的栅极可以耦接到放大器电路400的第二输出端(例如，正端口)464。在示出“并行耦接”(“非交叉耦接”)(未示出)的实现方式中，第一共模晶体管器件440的栅极可以耦接到放大器电路400的第一输出端(例如，负端口)462，而第二共模晶体管器件450的栅极可以耦接到放大器电路400的第二输出端464(例如，正端口)。
在这些实现方式的每一个(包括图4A至图4B及其变型中所描绘的实现方式)中，第一共模晶体管器件440和第二共模晶体管器件450可以是NMOS或NPN晶体管器件。在替代实现方式(未示出)中，第一共模晶体管器件440和第二共模晶体管器件450可以是PMOS器件或PNP晶体管器件。作为示例，如果耦接到放大器400的参考存储元件耦接到地，则NMOS或NPN晶体管器件可以用于第一共模晶体管器件440和第二共模晶体管器件450。替代地，如果耦接到放大器400的参考存储元件耦接到电源线(例如，VDD)，则PMOS或PNP晶体管器件可以用于第一共模晶体管器件440和第二共模晶体管器件450。在操作中，第一共模晶体管器件440和第二共模晶体管器件450可以配置成在放大阶段490期间控制共模电压。
在特定实现方式中，可以在系统400中包括“半锁存”特征。例如，内部放大器430还可以包括第三开关(未示出)。第三开关可以耦接在第一节点481和第二节点483之间，其中第一节点481可以耦接第一晶体管器件434和第一共模晶体管器件440，而第二节点483可以耦接第二晶体管器件444和第二共模晶体管器件450。在操作中，在采样阶段480期间，第三开关可以“闭合”，使得第一节点481可以耦接到第二节点483。在放大阶段490，第三开关可以“断开”，使得第一节点481不与第二节点483耦接。有利地，第一和第二锁存开关允许系统400类似于“全锁存器”，从而通过具有两个稳定状态来提供改进的性能和有效使用，其中系统400可用于将状态信息存储为数字值。
在某些实现方式中，系统400可以不需要外部钳位电压(即驱动电压)，因此可以不需要第三晶体管器件412和第四晶体管器件422。在这类实现方式中，系统400可以耦接到：系统400的正输入端口402和负输入端口404上的基于电流的存储器(用于位存储元件和参考存储元件)；电阻位存储元件和基于电流的参考存储元件；基于电流的位存储元件和电阻参考存储元件；或具有有限读取分布要求(即，其阻抗可能对“读取干扰”不敏感)的电阻存储器(用于位存储元件和参考存储元件两者)。基于电流的存储器的示例可以包括但不限于闪存/铁电RAM(FeRAM)。有利地，该段落中描述的各种技术可以用包括“半锁存”特征的电路设计来实现(如上所述)。此外，该段落中描述的各种技术和工艺可以通过共模晶体管器件440、450和输出端口462、464的“交叉耦接”或“非交叉耦接”来实现(如上所述)。
参考图5A至图5C，示出了用于检测放大器偏移消除的系统500(即，电流检测放大器电路、放大器电路)。与上述系统类似，如两个阶段(采样阶段580(图5A)和放大阶段590(图5B))所示：系统500包括第一偏置电路510和第二偏置电路520(即，第一和第二分支)以及内部放大器530。在特定实现方式中，第一偏置电路510和第二偏置电路520可以包括相似的元件并且被配置成类似于参考图4A至图4B所描述的系统400。然而，相比之下，在内部放大器530中，第一共模晶体管器件540(Pcm1)可以耦接在电源501与将第一电流发生器532(Pf1)和第二节点587耦接的第一节点585之间。此外，第二共模晶体管器件550(Pcm2)可以耦接在电源501与将第二电流发生器542(Pf2)和第一节点585耦接的第二节点587之间。图5C示出了系统500作为示例电子电路符号。如图所示，控制信号598也可以耦接到系统500以控制采样阶段580和放大阶段590的操作。
在示出“交叉耦接”的某些实现方式中(如图5A至图5B中所示)，第二共模晶体管器件550(Pcm2)的栅极可以耦接到放大器电路500的第一输出端(例如，负端口)562，而第一共模晶体管器件540(Pcm1)的栅极可以耦接到放大器电路500的第二输出端(例如，正端口)564。在表示“非交叉耦接”的其他实现方式中(未示出)，第一共模晶体管器件540(Pcm1)的栅极可以耦接到放大器电路500的第一输出端(例如，负端口)562，而第二共模晶体管器件550(Pcm2)的栅极可以耦接到放大器电路500的第二输出端564(例如，正端口)。
在每个实现方式中(如在上一个段落中直接描述，包括图5A至图5B所描绘的那些)，第一共模晶体管器件540和第二共模晶体管器件550可以是PMOS或PNP晶体管器件。在替代实现方式(未示出)中，第一共模晶体管器件540和第二共模晶体管器件550可以是NMOS器件或NPN晶体管器件。作为示例，如果耦接到放大器500的参考存储元件耦接到地，则PMOS或PNP晶体管器件可以用于第一共模晶体管器件540和第二共模晶体管器件550。替代地，如果耦接到放大器500的参考存储元件耦接到电源线(例如，VDD)，则NMOS或NPN晶体管器件可以用于第一共模晶体管器件540和第二共模晶体管器件550。
在操作中，第一共模晶体管器件540和第二共模晶体管器件550被配置成在放大阶段590期间控制共模电压。在特定实现方式中，类似于系统400，可以在系统500中包括“半锁存”特征。例如，内部放大器530还可以包括第三开关(未示出)。第三开关可以耦接在第一节点585和第二节点587之间，其中第一节点585可以耦接第一电流发生器器件532和第一共模晶体管器件540，而第二节点587可以耦接第二电流发生器器件542和第二共模晶体管器件550。有利地，第三开关使得系统500类似于半锁存器，因此通过具有两个稳定状态来提供改进的性能和有效使用，其中系统500可以用于将状态信息存储为数字值。
在某些实现方式中，系统500可以不需要外部钳位电压(即，驱动电压)，因此可以不需要第三晶体管器件512和第四晶体管器件522。在这些实现方式中，系统500可以耦接到：在系统500的正输入端口502和负输入端口504两者上的基于电流的存储器(用于位存储元件和参考存储元件两者)；电阻位存储元件和基于电流的参考存储元件；基于电流的位存储元件和电阻参考存储元件；或具有有限读取分布要求(即，其阻抗可能对“读取干扰”不敏感)的电阻存储器(用于位存储元件和参考存储元件两者)。基于电流的存储器的示例可以包括但不限于闪存/铁电RAM(FeRAM)。有利地，该段落中描述的各种技术和/或工艺可以利用包括“半锁存”特征的电路设计来实现(如上所述)。此外，该段落中描述的各种技术和/或工艺可以通过共模晶体管器件540、550和输出端口562、564的“交叉耦接”或“非交叉耦接”来实现(类似于如以上各段落所述)。
参考图6A至图6C，示出了用于检测放大器偏移消除的系统600(即，电流检测放大器电路、放大器电路)。与系统300类似，如两个阶段(采样阶段680(图6A)和放大阶段690(图6B))所示：系统600包括第一偏置电路610和第二偏置电路620(即，第一和第二分支)以及内部放大器630。在特定实现方式中，系统600可以包括相似的元件，并且被配置成类似于参考图3A和图3B所描述的系统300。然而，相比之下，在系统600中，内部放大器630可以耦接到压控电流源660。在示例实现方式中，压控电流源660可以配置成调节(例如，调整、控制)内部放大器630的共模电压。在特定实现方式中，压控电流源660包括耦接到外部放大器674的PMOS器件662。图6C示出了系统600作为示例电子电路符号。如图所示，控制信号698也可以耦接到系统600以控制采样阶段680和放大阶段690的操作。
参考图7A至图7C，示出了用于检测放大器偏移消除的系统700(即，电流检测放大器电路、放大器电路)。与上述系统400类似，如两个阶段(采样阶段780(图7A)和放大阶段790(图7B))所示：系统700包括第一偏置电路710和第二偏置电路720(即，第一和第二分支)以及内部放大器730。在特定实现方式中，第一偏置电路710和第二偏置电路720和内部放大器730可以包括相似的元件，并且被配置成类似于参考第一偏置电路410和第二偏置电路420以及内部放大器430描述的实现方式。例如，系统700的内部放大器730可以包括第一共模晶体管器件740(Ncm1)和第二共模晶体管器件750(Ncm2)以及第三开关723。此外，类似于系统400，系统700可以不需要外部钳位电压。因此，作为替代实现方式，在系统700中，第三晶体管器件712的栅极可以耦接到第一晶体管器件734的栅极，第二晶体管器件722的栅极可以耦接到第二晶体管器件744的栅极。有利地，在操作中，系统700不需要外部钳位电压，因为可以在内部自动产生钳位电压，因此是“过程感知的(process aware)”。图7C示出了系统700作为示例电子电路符号。如图所示，控制信号798也可以耦接到系统700以控制采样阶段780和放大阶段790的操作。
在某些情况下，系统700可以用包括“半锁存”特征(如以上段落中所述)以及“交叉耦接”或“非交叉耦接”(如以上段落中所述)的电路设计来实现。
有利地，系统100-700(如图1至图7中所示)及其变型实现了低压操作。特别地，由于包括第一电压降元件(P1)和第二电压降元件(P2)以及第三晶体管(N1)和第四晶体管(N2)的第一和第二偏置电路与内部放大器解耦，所以“偏置路径”和“放大级”可以解耦，从而实现在低压电源下进行操作。例如，在某些实现方式中，电源上的最小可接受电压(例如，VDD、VDDL)可以是Vgsp1+VdsatN1+Vin，其总计约为0.9V。可以相对于拐角自动缩放采用感知过程的钳位电压(即，Vclamp)的系统(例如，系统700)的实现方式，从而允许非常低的读取位线电压(即，低至大约100mV)。此外，由于在耦接到一个或多个MTJ的偏置电路上的相应低阻抗节点，可以实现更快的建立时间。
参考图8A至图8C，示出了用于超低压检测放大器偏移消除的系统800(即，电流检测放大器电路、放大器电路)。与上述系统400类似，如两个阶段(采样阶段880(图8A)和放大阶段890(图8B))所示：系统800包括第一偏置电路810和第二偏置电路820(即，第一和第二分支、第一和第二偏置分支)以及内部放大器830。在特定实现方式中，第一偏置电路810和第二偏置电路820和内部放大器830可以包括相似的元件，并且被配置成类似于参考第一偏置电路410和第二偏置电路420以及内部放大器430描述的实现方式。然而，相比之下，系统800包括第一电源(例如，VDDL)851和第二电源(例如，VDDH)853。第一电源851可以耦接到第一偏置电路810和第二偏置电路820，而第二电源853可以耦接到内部放大器830。在一个实现方式中，第一电源851和第二电源853可以向放大器电路800提供不同的电压。在另一实现方式中，第一电源851可以提供比第二电源853更低的电压。图8C示出了系统800作为示例电子电路符号。如图所示，控制信号898也可以耦接到系统800以控制采样阶段880和放大阶段890的操作。
在某些情况下，系统800可以用包括“半锁存”特征(如以上段落中所述)以及“交叉耦接”或“非交叉耦接”(如以上段落中所述)的电路设计来实现。
参考图9A至图9C，示出了用于超低压检测放大器偏移消除的系统900(即，电流检测放大器电路、放大器电路)。与上述系统500类似，如两个阶段(采样阶段980(图9A)和放大阶段990(图9B))所示，系统900包括第一偏置电路910和第二偏置电路920(即，第一和第二分支)以及内部放大器930。在特定实现方式中，第一偏置电路910和第二偏置电路920和内部放大器930可以包括相似的元件，并且被配置成类似于参考第一偏置电路510和第二偏置电路520以及内部放大器530描述的实现方式。然而，相比之下，系统900可以包括第一电源951(例如，VDDL)和第二电源953(例如，VDDH)。第一电源951可以耦接到第一偏置电路910和第二偏置电路920，而第二电源953可以耦接到内部放大器930。在一个实现方式中，第一电源951和第二电源953可以向放大器电路900提供不同的电压。在另一实现方式中，第一电源951可以提供比第二电源953低的电压。图9C示出了系统900作为示例电子电路符号。如图所示，控制信号998也可以耦接到系统900以控制采样阶段980和放大阶段990的操作。
在某些情况下，系统900可以用包括“半锁存”特征(如以上段落中所述)以及“交叉耦接”或“非交叉耦接”(如以上段落中所述)的电路设计来实现。
参考图10A至图10C，示出了用于超低压检测放大器偏移消除的系统1000(即，电流检测放大器电路、放大器电路)。与上述系统400和500的组合类似，如两个阶段(采样阶段1080(图10A)和放大阶段1090(图10B))所示：系统1000包括第一偏置电路1010和第二偏置电路1020(即，第一和第二分支)以及内部放大器1030。在特定实现方式中，第一偏置电路1010和第二偏置电路1020以及内部放大器1030可以包括与参考图4和图5描述的实现方式相似的元件。然而，相比之下，内部放大器1030可以包括第一共模晶体管器件1040、第二共模晶体管器件1050、第三共模晶体管器件1060和第四共模晶体管器件1070(例如，Ncm1、Ncm2、Pcm1、Pcm2)。有利地，第一共模晶体管器件1040、第二共模晶体管器件1050、第三共模晶体管器件1060和第四共模晶体管器件1070可以被配置成在放大级1090期间控制共模电压。图10C示出了系统1000作为示例电子电路符号。如图所示，控制信号1098也可以耦接到系统1000以控制采样阶段1080和放大阶段1090的操作。
系统1000可以包括第一电源1051(例如，VDDL)和第二电源1053(例如，VDDH)。第一电源1051可以耦接到第一偏置电路1010和第二偏置电路1020，而第二电源1053可以耦接到内部放大器1030。在一个实现方式中，第一电源1051和第二电源1053可以向放大器电路1000提供不同的电压。在另一实现方式中，第一电源1051可以提供比第二电源1053更低的电压。
在特定实现方式中(如图10A至图10B中所示)，第一共模晶体管器件1040和第二共模晶体管器件150可以是NMOS器件或NPN器件，而第三共模晶体管器件1060和第四共模晶体管器件170可以是PMOS器件或PNP器件。在操作中，第一共模晶体管器件1040和第二共模晶体管器件1050、第三共模晶体管器件1060和第四共模晶体管器件170可以被配置成在放大阶段1090期间提供更大的共模电压控制。
在示出“交叉耦接”的某些示例中(如图10A至图10B中所示)，第一共模晶体管器件1040和第三共模晶体管器件1060的栅极可以耦接到放大器电路1000的第二输出端1064(正端口)，而第二共模晶体管器1050和第四共模晶体管器件1070的栅极耦接到放大器电路1000的第一输出端1062(负端口)。在示出“非交叉耦接”的其他示例中(未示出)，第一共模晶体管器件1040和第三共模晶体管器件1060的栅极可以耦接到放大器电路1000的第一输出端1062(负端口)，而第二共模晶体管1050和第四共模晶体管1070的栅极耦接到放大器电路100的第二输出端1062(正端口)。
如图11A至图11C中所示，系统1100可以与系统1000(如图10A至图10B中所示)相同，其变型之处在于还包括“全锁存”特征。例如，系统1100的内部放大器1130可以包括第一锁存开关1192和第二锁存开关1194。第一锁存开关1192可以耦接在第一节点1181和第二节点1183之间，而第二锁存开关1194可以耦接在第三节点1185和第四节点1187之间。在一个实现方式中，第一节点1181可以耦接在第一晶体管器件1134和第一共模晶体管器件1140之间，第二节点1183可以耦接在第二晶体管器件1144和第二共模晶体管器件1150之间，第三节点1185可以耦接在第一电流发生器器件1132和第三共模晶体管器件1160之间，第四节点1187可以耦接在第二电流发生器器件1142和第四共模晶体管器件1170之间。
在操作中，在采样阶段1180期间，第一锁存开关和第二锁存开关可以“闭合”，使得第一节点1181可以耦接到第二节点1183，而第三节点1185可以耦接到第四节点1187。在放大阶段1190期间，第一和第二锁存开关可以“断开”，使得第一节点1181不与第二节点1183耦接，并且同样，第三节点1185不与第四节点1187耦接。有利地，第一和第二锁存开关允许系统1100类似于“全锁存器”，从而通过具有两个稳定状态来提供改进的性能和有效使用，其中系统1100可以用于将状态信息存储为数字值。在另一实现方式(未示出)中，第一锁存开关1192可以替代地耦接在第一PMOS器件1166和第二PMOS器件1167的漏极之间。
参考图12至图14，示出了用于检测放大器偏移消除的示例超低压(ULV)双电压块设计。图12至图14的块设计可以用作本文所述的示例ULV双电压电流检测放大器电路系统的采样阶段或放大阶段的示例性表示。图12描绘了示例ULV双电压块设计1200(即，块设计)，其包括第一偏置电路1210和第二偏置电路1220以及内部放大器1230。在某些实现方式中，第一偏置电路1210和第二偏置电路1220可以分别耦接在第一电源(例如，VDDL)与第一输入端口1202和第二输入端口1204(例如，正负输入端口)之间。第一偏置电路1210可以包括第一电压降元件1214(RL1)和第三晶体管1212(N1)。第二偏置电路1220可以包括第二电压降元件1224(RL2)和第四晶体管1222(N2)。
针对图12中的块设计1200的一个实现方式说明附加特征，图13描绘了示例ULV双电压块设计1300(即，块设计)，其中第三晶体管器件1312的栅极可以耦接到第一晶体管器件1334的栅极，而第四晶体管器件1322的栅极可以耦接到第二晶体管器件1344的栅极。有利地，在操作中，块设计1300将不需要外部钳位电压，因为可以在内部自动产生钳位电压。
针对图12中的块设计1200的一个实现方式说明附加特征，图14描绘了示例ULV双电压块设计1400(即，块设计)，其中第三晶体管器件1412和第四晶体管器件1422的相应栅极中的至少一个可以被配置成接收外部钳位电压(即，驱动电压，Vclamp)。响应于外部钳位电压而产生的第一电流1416和第二电流1418被提供给第一偏置电路1410和第二偏置电路1420，以被传输到内部放大器1430。作为特定优点，块设计1400实现对MRAM类设备的位存储元件和参考存储元件的精确感测。
在一些实现方式中(如图12至图14中所示)，电压降元件1214、1224、1314、1324、1414、1424可以是电阻器元件。在其它实现方式中(如图15至图20中所示)，电压降元件可以是连接了二极管的晶体管器件(例如，PMOS晶体管器件)。作为优点，电阻器元件允许系统的第一和第二偏置电路上的超低压操作(如参考图12至图20所述)低至0.45V-0.58V的范围内(例如在功能和/或功率读取模式下)。在一个示例中，这可以通过在放大阶段中使用电阻器元件和更高的电压来实现。此外，由于采样阶段和放大阶段电路是解相关的，并且因此被分别优化，所以可以在高电压下执行放大以用于电压余量和增益。此外，通过利用偏置分支上的低阻抗节点，可以更快地并且以更大的稳定性进行电路操作。
内部放大器1230、1330、1430(如参考图12至图14的ULV双电压块设计所描述)可以利用先前参考图1和图3至图11描述的内部放大器配置中的任何一个来实现。另外，在某些实现方式中，本文描述的每个电路配置可以是：双实现的(例如，包括PMOS钳位器等)，级联的或包括电流发生器。
在某些实现方式中(如图12至图14中所示)，外部电流发生器1271、1371、1471(即外部电流源)可以耦接在第二电源(例如VDDH)1253、1353、1453和内部放大器1230、1330、1430之间。在操作中，外部电流发生器1271、1371、1471可调节(例如，调整、控制)内部放大器1230、1330、1430的共模电压并增强其电压操作。有利地，外部电流发生器1271、1371、1471可以允许宽的共模输入变化。
参考图15A至图15C至20A至图20C中，示出了用于超低压检测放大器偏移消除的系统1500、1600、1700、1800、1900、2000(即，电流检测放大器电路、放大器电路)。与以上段落中所描述的各种系统类似，系统1500、1600、1700、1800、1900、2000中的每一个都可以分别以两个阶段(采样阶段1580、1680、1780、1880、1980、2080(图15A至图20A)和放大阶段1590、1690、1790、1890、1990、2090(图15B至图20B))来描绘。类似于先前的系统，系统1500、1600、1700、1800、1900、2000中的每一个可以包括相应的第一和第二偏置电路1510、1520、1610、1620、1710、1720、1810、1820、1910、1920、2010、2020(即，第一和第二分支)以及相应的内部放大器1530、1630、1730、1830、1930、2030。在一些实现方式中，相应的第一和第二偏置电路1510、1520、1610、1620、1710、1720、1810、1820、1910、1920、2010、2020中的每一个可以耦接到第一电源(VDDL)以及第一和第二输入端口(例如，正负端口)。另外，相应的内部放大器1530、1630、1730、1830、1930、2030可以各自耦接在第二电源(VDDH)与地之间。
类似于先前描述的系统，可以根据各种上述实现方式来实施系统1500、1600、1700、1800、1900、2000。因此，相应的第一和第二偏置电路以及相应的内部放大器中的每一个可以包括与参考图1A至图1C以及图3A至图3C至图14描述的一个或多个系统的特征相似的至少一个或多个特征。
作为示例，类似于如图12至图14中所示的外部电流发生器，图15A至图15C至图20A至图20C的系统1500、1600、1700、1800、1900、2000中每一个的外部电流发生器也可以分别耦接在第二电源1553、1653、1753、1853、1953、2053和内部放大器1530、1630、1730、1830、1930、2030之间。有利地，每个外部电流发生器可以被配置成增强电压操作并调节(例如，调整、控制)相应内部放大器的共模电压，并且允许宽的共模输入变化。
尽管如此，系统1500、1600、1700、1800、1900、2000中的每一个可以包括特定电路配置的变化。例如，如图15中所示，外部电流发生器1571可以包括第一PMOS器件1566、第二PMOS器件1567和第三PMOS器件1568。另外，第一PMOS器件1566和第二PMOS器件1567的源极端子可以耦接到第二电源1553，第一PMOS器件1566和第二PMOS器件1567的栅极端子可以耦接到放大器电路1500的相应的第一输出端1562和第二输出端1564，并且第一PMOS器件1566和第二PMOS器件1567的漏极端子可以耦接到第三PMOS器件1569的源极端子。此外，第三PMOS器件1568的栅极端子可以耦接到偏置电压(VBIAS)1591，并且第三PMOS器件1568的漏极端子可以耦接到内部放大器1530的第一电流发生器1532和第二电流发生器1542。
作为另一示例，在如图16A至图16B所示的系统1600中，外部电流发生器1671可以包括耦接到外部放大器1674的PMOS器件1672。在特定实现方式中，附加的电路元件和配置可以与上面描述的图6A至图6B的电路元件和配置相似，区别在于在图16A至图16B中，第一偏置电路1610和第二偏置电路1620可以耦接到第一电源1651，而内部放大器1630可以耦接到第二电源1653。
参考图17A至图17C至图20A至图20C，系统1700、1800、1900、2000中的每一个可以包括特定电路配置的变化。例如，在系统1700、1800、1900、2000中的每一个中，内部放大器包括第一和第二共模晶体管器件(例如，Ncm1、Ncm2)1740、1750、1840、1850、1940、1950、2040、2050。此外，第一和第二共模晶体管器件1740、1750、1840、1850、1940、1950、2040、2050可以被配置成在放大阶段1790、1890、1990和2090期间控制共模电压。
作为另一示例，如图17A至图17B中所示，系统1700可以包括第一PMOS器件1766和第二PMOS器件1767。在特定配置中，第二共模晶体管器件1750和第二PMOS器件1767的栅极可以耦接到放大器电路1700的第一输出端1762(例如，负端口)，而第一共模晶体管器件1740和第一PMOS器件1766的栅极可以耦接到放大器电路1700的第二输出端1764(例如，正端口)。此外，在图17A至图17B的实现方式中，内部放大器1730还包括第一锁存开关1792和第二锁存开关1794。第一锁存开关1792可以耦接在第一节点1781和第二节点1783之间，而第二锁存开关1794可以耦接在第三节点1785和第四节点1787之间。此外，第一节点1781可以耦接在第一晶体管器件1734和第一共模晶体管器件1740之间。第二节点1783可以耦接在第二晶体管器件1744和第二共模晶体管器件1750之间。此外，第三节点1785可以耦接在第一电流发生器器件1732和第一PMOS器件1766之间。第四节点1787可以耦接在第二电流发生器器件1742和第二PMOS器件1767之间。
在操作中，在采样阶段1780期间，第一锁存开关1792和第二锁存开关1793可以“闭合”，使得第一节点1781可以耦接到第二节点1783并且第三节点1785可以耦接到第四节点1787。在放大阶段1790期间，第一锁存开关1792和第二锁存开关1793可以“断开”，使得第一节点1781不与第二节点1783耦接，并且同样地，第三节点1785不与第四节点1787耦接。有利地，第一和第二锁存开关允许系统1700类似于“全锁存器”，从而通过具有两个稳定状态来提供改进的性能和有效使用，其中系统1700可以用于将状态信息存储为数字值。
此外，在系统1700中，与各种双共模电压实现方式(如本文中参考图10、图11所述)不同，第一PMOS器件1766和第二PMOS器件1767将不操作以控制共模电压。替代地，第一PMOS器件1766和第二PMOS器件1767可以在采样阶段1780期间提供附加的电压降，并且在放大阶段1790期间启用锁存操作。
作为示出“交叉耦接”的另一示例，在如图18A至图18B所示的系统1800中，外部电流发生器1871可以包括第一PMOS器件1866、第二PMOS器件1867和第三PMOS器件1868。另外，第一PMOS器件1866和第二PMOS器件1867的源极端子可以耦接到第二电源1853，并且第一PMOS器件1866和第二PMOS器件1867的漏极端子可以耦接到第三PMOS器件1868的源极端子。此外，第三PMOS器件1868的栅极端子可以耦接到偏置电压(VBIAS)1891，并且第三PMOS器件1868的漏极端子可以耦接到耦接内部放大器1830的第一电流发生器1832和第二电流发生器1842的节点。此外，第一PMOS器件1866和第一共模晶体管器件1840的栅极端子可以耦接到放大器电路1800的第二输出端1864，并且第二PMOS器件1867和第二共模晶体管器件1850的栅极端子可以耦接到放大器电路1800的第一输出端1862。
作为示出“非交叉耦接”的另一示例，在如图19A至图19B所示的系统1900中，外部电流发生器1971可以包括第一PMOS器件1966、第二PMOS器件1967和第三PMOS器件1968。另外，第一PMOS器件1966和第二PMOS器件1967的源极端子可以耦接到第二电源1953，并且第一PMOS器件1966和第二PMOS器件1967的漏极端子可以耦接到第三PMOS器件1968的源极端子。此外，第三PMOS器件1968的栅极端子可以耦接到偏置电压(VBIAS)1991，并且第三PMOS器件1968的漏极端子可以耦接到耦接内部放大器1930的第一电流发生器1932和第二电流发生器1942的节点。此外，第一PMOS器件1966和第一共模晶体管器件1940的栅极端子可以耦接到放大器电路1900的第一输出端1962，并且第二PMOS器件1967和第二共模晶体管器件1950的栅极端子可以耦接到放大器电路1900的第二输出端1964。
作为示出“交叉耦接”的又一示例，在如图20A至图20B所示的系统2000中，外部电流发生器2071可以包括第一PMOS器件2066、第二PMOS器件2067、第三PMOS器件2068和第四PMOS器件2069。另外，第一PMOS器件2066和第二PMOS器件2067的源极端子可以耦接到第二电源2053。第一PMOS器件2066和第二PMOS器件2067的栅极端子可以耦接到放大器电路2000的相应的第一输出端2062和第二输出端2064。此外，第一PMOS器件2066和第二PMOS器件2067的漏极端子可以耦接到第三PMOS器件2068和第四PMOS器件2069的相应的源极端子。另外，第三PMOS器件2068和第四PMOS器件2069的栅极端子可以耦接到偏置电压(VBIAS)2091，并且第三PMOS器件2068和第四PMOS器件2069的漏极端子可以耦接到放大器电路2000的第一电流发生器器件2032和第二电流发生器器件2042。
在特定实现方式中，在系统2000中，内部放大器2030还可以包括第一锁存开关2092和第二锁存开关2094，并且外部电流发生器2071还可以包括第三锁存开关2096。第一锁存开关2092可以耦接在第一节点2081和第二节点2083之间，第二锁存开关2094可以耦接在第三节点2085和第四节点2087之间，并且第三锁存开关2096可以耦接在第五节点2088和第六节点2089之间。另外，第一节点2081可以耦接在第一晶体管器件2034和第一共模晶体管器件2040之间，第二节点2083可以耦接在第二晶体管器件2044和第二共模晶体管器件2050之间，第三节点2085可以耦接在第一电流发生器器件2032和第三PMOS器件2068之间，第四节点2087可以耦接在第二电流发生器器件2042和第四PMOS器件2069之间，第五节点2088可以耦接在第一PMOS器件2066和第三PMOS器件2068之间，并且第六节点2089可以耦接在第二PMOS器件2067和第四PMOS器件2069之间。
图15C至图20C示出了系统1500、1600、1700、1800、1900、2000作为示例电子电路符号。如图所示，控制信号1598、1698、1798、1898、1998、2098也可以分别耦接到系统1500、1600、1700、1800、1900、2000中的每一个，以控制相应的采样阶段1580、1680、1780、1880、1980、2080以及相应的放大阶段1590、1690、1790、1890、1990、2090的操作。
在本文所述的系统1-20和23-31(参考图1A至图1C至图20A至图20C和图23A至图23C至图31A至图31C)的替代实现方式中，每个NMOS晶体管器件可以替代地是NPN晶体管器件，而每个PMOS晶体管器件可以替代地是PNP晶体管器件。因此，在这些替代实现方式的每一个中，代替所描述的NMOS和PMOS晶体管的漏极、源极和栅极端子，相应NPN和PNP晶体管器件的每一个将包括集电极、发射极和基极端子。在所有其他方面，这些替代实现方式中的每一个将与本文所述的实现方式相同。
在示例实现方式中，在图1A至图1C到图20A至图20C(即，图1至图20)和图23A至图23C到图31A至图31C(即，图23至图31)提供了特定电路元件(如以下段落所述)，但在本文对类似电路元件的相关描述中没有重复其冗余描述。明确地并入基于其对应的附图在每个实施例中包括具有相同符号和/或参考数字的相同电路元件。
参考图21，示出了用于电流检测放大器偏移消除的方法。方法2100可以由图1至图20的系统100至2000中的任何一个执行。
方法2100包括：在2102处，在采样阶段中，在放大器电路中接收相应的第一和第二偏置电路上的第一参考电流和位电流。例如，如参考图1至图20所述，在采样阶段(例如，180)期间，放大器电路(例如，100)可以接收相应的第一和第二输入端口上的第一位电流(例如，116)和第一参考电流(例如，118)。
在2104处，可以将来自第一和第二偏置电路的第一位电流和第一参考电流复制到内部放大器的第一和第二电流发生器器件。例如，如参考图1至图20所述，来自第一偏置电路110和第二偏置电路120的第一电流116和第二电流118被分别复制到内部放大器130的第一电流发生器(例如，Pf1)132和第二电流发生器(例如，Pf2)142。
在2106处，在内部放大器的相应的第一和第二晶体管器件处，第一参考电流可以被转换为第一电压采样，而位电流可以被转换为第二电压采样。例如，在内部放大器130的相应的第一晶体管134(例如，Nf1)和第二晶体管144(例如，Nf2)处，复制的第一参考电流和位电流可以转换成相应的第一和第二电压采样。
在2108处，第一和第二电压采样可以被存储在内部放大器的相应的第一和第二电容器处。例如，第一和第二电压采样随后被存储在相应的第一电容器(CS1)136和第二电容器(CS2)146处。
在2110处，可以在放大器电路中接收相应的第一和第二偏置电路上的位电流和第二参考电流。例如，在相应的第一偏置电路110和第二偏置电路120中接收分别与第一位存储元件230和第二参考存储元件220相关联的第二电流(I2)118和第三电流(I3)119。
在2112处，可以将来自第一和第二偏置电路的位电流和第二参考电流复制到放大器电路的内部放大器中的第一和第二电流发生器。例如，将来自第一偏置电路110和第二偏置电路120的位电流118和第二参考电流119分别复制到内部放大器130的第一电流发生器(例如，Pf1)132和第二电流发生器(例如，Pf2)142。
在2114处，可以在第一电流发生器和第一晶体管器件之间的节点处以及在第二电流发生器和第二晶体管器件之间的节点处确定第一和第二输出电压。例如，在第一电流发生器132(例如，Pf1)和第一晶体管器件134(例如，Nf1)之间的节点162(例如，262、362等)处，以及在第二电流发生器142(例如，Pf2)144和第二晶体管器件(例如，Nf2)之间的节点164(例如，264、364等)处确定第一和第二输出电压。
系统100-2000可以用于任何设备中。例如，与系统100-2000有关折叠的偏移消除检测放大器可以集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元和/或固定位置数据单元中。
作为另一个示例，处理设备可以包括如上所述的集成电路设备或电路。处理设备可以是：微控制器单元(MCU)或微处理器、中央处理单元(CPU)、图形处理器、协处理器、数字信号处理器(DSP)、嵌入式处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、模数转换器等。
参考图22，描绘了设备(例如，无线通信设备)的特定说明性实现方式的方框图，并且总体上将其指定为2200。在各种实现方式中，设备2200可以具有比图22中示出的更多或更少的组件。
在特定实现方式中，设备2200包括耦接到存储器2232的处理器2210，诸如中央处理单元(CPU)或数字信号处理器(DSP)。存储器2232包括指令2268(例如，可执行文件指令)，诸如计算机可读指令或处理器可读指令。指令2268可以包括一个或多个可由计算机(诸如处理器2210)执行的指令。处理器2210也耦接到MRAM设备2270。可以在MRAM设备2270中包括MRAM阵列2272。例如，MRAM设备2270可以包括MRAM单元(包括MRAM单元2201)的阵列。此外，或者替代地，作为非限制性示例，可以在处理器2210中包括MRAM阵列2272(包括多个折叠的偏移消除检测放大器)。在示例实现方式中，处理器2210、MRAM设备2270或这两者都可以包括图1至图20的系统2000。在其它实现方式中，设备2200可以类似地设计有CeRAM、ReRAM、PCM、闪存、FeFET或FeRAM存储设备、存储阵列和存储单元。
图22还示出了耦接到处理器2210和显示器2228的显示控制器。编码器/解码器(编解码器)2234也可以耦接到处理器2210。扬声器2236和麦克风2238可以耦接到编解码器2234。
图22还示出了诸如无线控制器和收发器2246之类的无线接口2240可以耦接到处理器2210和天线2242，使得可以将经由天线2242、收发器2246和无线接口2240接收的无线数据提供给处理器2210。在某些实现方式中，在封装系统或片上系统设备2222中包括处理器2210、显示控制器2226、存储器2232、编解码器2234、MRAM设备2270、无线接口2240和收发器2246。在一些实现方式中，输入设备2230和电源2244耦接到片上系统设备2222。此外，在特定实现方式中，如图22中所示，显示器2228、输入设备2230、扬声器2236、麦克风2238、天线2242和电源2244在片上系统设备2222的外部。在特定实现方式中，显示器2228、输入设备2230、扬声器2236、麦克风2238、天线2242和电源2244中的每一个可以耦接到片上系统设备2222的组件，诸如接口或控制器。
在说明性实现方式中，存储器2232包括或存储指令2268(例如，可执行指令)，诸如计算机可读指令或处理器可读指令。例如，存储器2232可以包括或对应于存储指令2268的非暂时性计算机可读介质。指令2268可以包括一个或多个可由计算机(诸如处理器2210)执行的指令。指令2268可以导致处理器2210执行图21的方法。
在替代方法中，伸缩的偏移消除检测放大器电路和折叠的偏移消除检测放大器电路的变型可以用于低功率和低电流电路设计实现方式。有利地，由于电路实现方式需要最少数量的器件和最少数量的电路分支，这种设计实现方式可以允许进一步的实质低功率操作。此外，这类实现方式允许使用任意电流发生器来直接产生用于晶体管器件的输入电压。此外，这类任意电流发生器可以被配置成增强电压操作和/或调节(例如，调整、控制)相应内部放大器的共模电压，并且允许宽的共模输入变化。另外，作为另一个优点，对于伸缩式和折叠式电路设计两者而言，都可以采用非常低的偏置电流，而不必担心会断开系统，使得偏置电流仍然是可用的。在上述段落中描述的先前系统中，如果希望使用具有钳位电压的非常低的电流，则存在零电流的风险过大。
参考图23A至图23C，示出了用于检测放大器偏移消除的伸缩系统2300(即，电压检测放大器电路、放大器电路)。如在采样阶段2380(图23A)和放大阶段2390(图23B)这两个阶段中所描绘，伸缩系统2300包括耦接到系统2300的第一偏置电流发生器2316和第二偏置电流发生器2318以及第一输入端2302和第二输入端2304(例如，VIN正(+)和负(-)输入端口)的放大器部分2330。在操作上与参考先前系统100-2000讨论的内部放大器类似，放大器部分2330可以被配置成确定与位存储元件(例如，如参考图2A、图2B等所示)相对应的存储的电压采样指示高电阻状态还是低电阻状态。如以上段落中所述，在系统2300的采样阶段2380(即，采样级)和放大阶段2390(即，放大级)中，将与耦接到系统100的位存储元件和参考存储元件(如参考图2所述)相对应的电压采样进行比较。图23C示出了系统2300作为示例电子电路符号。如图所示，控制信号2398也可以耦接到系统2300以控制采样阶段2380和放大阶段2390的操作。
如图23A至图23B中所示，作为伸缩方法的一部分，第一偏置电流发生器2316和第二偏置电流发生器2318(例如，第一和第二PMOS晶体管器件)可以分别串联耦接在电源(VDD)2301与放大器部分2330的第三晶体管器件(N1)2312和第四晶体管器件(N2)2322(例如，连接NMOS二极管的晶体管器件)、以及系统2300的第一输入端2302和第二输入端2304(例如VIN正(+)和负(-)输入端口)之间。在特定实现方式中，第一偏置电流发生器2316和第二偏置电流发生器2318传输任意电流IBIAS1、IBIAS2，该任意电流被插入(例如，“强制”)到第三晶体管器件(N1)2312和第四晶体管器件(N2)2322的漏极端子中。在一些情况下，任意电流IBIAS1、IBIAS2可以基本相同，而在其他情况下，任意电流IBIAS1、IBIAS2可以不同。有利地，在示例实现方式中，与钳住电压的先前示例系统相反，在这种方法中，可以钳住电流。
如图23A至图23B中所示，放大器部分2330可以包括：第三晶体管器件(N1)2312和第四晶体管器件(N2)232、第一开关2338和第二开关2348以及第一电容器2336和第二电容器2346。第一开关2338可以配置成使放大器电路2300的第一输出端2362(例如，负输出端口)与将第三晶体管器件(N1)2312的栅极和第一电容器(CS1)2336耦接的节点解耦(即，选择性地耦接)。另外，第二开关2348可以被配置成使放大器电路2300的第二输出端2364(例如，正输出端口)与将第二晶体管器件(N2)2322的栅极和第二电容器(CS2)2346耦接的节点解耦。
在某些实现方式中，第一开关2338和第二开关2348的耦接和解耦允许系统2300在采样阶段2380和放大阶段2390之间交替地切换。例如，在操作中，可以在放大器电路2300的第一输出端2362与将第三晶体管器件(N1)2312的栅极和第一电容器(CS1)2336耦接的节点耦接、以及放大器电路2300的第二输出端2364与将第二晶体管器件(N2)2322和第二电容器(CS2)2346耦接的节点耦接时，激活(即，发起)采样阶段2380。
相反，在操作中，可以在以下情况下发起放大阶段2390：放大器电路2300的第一输出端2362与将第三晶体管器件(N1)2312的栅极和第一电容器(CS1)2336耦接的节点解耦，以及放大器电路2300的第二输出端2364与将第二晶体管器件(N2)2322的栅极和第二电容器(CS2)2346耦接的节点解耦。如在以上段落中关于图2更详细地解释，在放大阶段2390期间，可以基于位存储元件的位电流(例如，如图2中所示)和参考存储元件(例如，如图2中所示)的参考电流的组合，来确定输出电压(VOUT)。所得输出电压对应于特定位存储元件是低电阻状态还是高电阻状态。在某些实现方式中，可以在第一偏置电流发生器2316与第三晶体管器件(N1)2312之间的节点处以及在第二偏置电流发生器2318与第二晶体管器件(N2)2322之间的节点处确定位电流和参考电流的组合。
作为示例操作，在示例系统2300(或任何系统2400-3100)内部，在采样阶段2380(例如2480、2580等)中，在相应的第一电路分支2310和第二电路分支2320中接收与第一参考存储元件210和第一位存储元件230相关联的第一偏置电流(I1)2316和第二偏置电流(I2)2318。使用第一和第二电流发生器，通过第一参考存储元件210和第一位存储元件230的阻抗“推动”第一电流IBIAS1和第二电流IBIAS2以产生用于放大器部分2330的输入电压。该输入电压允许将与第一参考电流和位电流相关联的第一电流2316和第二电流2318转换成存储在第三晶体管器件(N1)2312和第四晶体管器件(N2)2322处的相应的第一和第二电压采样。在转换后，第一和第二电压采样将存储在相应的第一晶体管电容器(CS1)2336和第二晶体管电容器(CS2)2346处。在放大阶段2390(例如，2490、2590等)期间，在示例系统2300(或系统2400-3100中的任何一个)内部，在相应的第一电路分支2310和第二电路分支2320中分别接收与第一位存储元件230和第二参考存储元件220的阻抗相关联的第二电流(I2)2318和第三电流(I3)2319。使用第一和第二电流发生器，通过第一位存储元件230和第二参考存储元件220的阻抗“推动”第一电流IBIAS1和第二电流IBIAS2以产生用于放大器部分2330的另一输入电压。输入电压允许将与位电流和第二参考电流相关联的第二电流2318和第三电流2319转换为存储在第三晶体管器件(N1)2312和第四晶体管器件(N2)2322处的相应的第一和第二电压采样。此外，在节点2362和节点2364处确定第一和第二输出电压。
在一些实现方式中，偏置电压(VBIAS)可以从外部施加到系统2300。作为一个示例，在这种情况下，第一偏置电流发生器2316和第二偏置电流发生器2318可以是第一PMOS晶体管器件(P1)和第二PMOS晶体管器件(P2)。在另一示例中，第一偏置电流发生器2316和第二偏置电流发生器2318可以被级联为包括多个PMOS器件或至少一个PMOS器件以及与不同偏置电压串联布置的电阻元件，以增加电路的电压增益。另外地或替代地，第三晶体管器件(N1)2312和第四晶体管器件(N2)可以被级联为包括多个包含基本相等或不同的阈值电压的NMOS器件。在其它实现方式中，可以在系统2300(或者替代地，如本文所述的系统2400、2500、2600和2700)中实施各种级联技术。
参考图24A至图24C，示出了用于检测放大器偏移消除的伸缩系统2400(即，电压检测放大器电路、放大器电路)。类似于图23A至图23C，如采样阶段2480(图24A)和放大阶段2490(图24B)这两个阶段中所描绘，伸缩系统2400包括耦接到系统2400的第一偏置电流发生器2416和第二偏置电流发生器2418(例如，PMOS晶体管器件)以及第一输入端2402和第二输入端2404(例如，VIN正(+)和负(-)输入端口)的放大器部分2430。类似于图23C，图24C示出了系统2400作为示例电子电路符号。如图所示，控制信号2498也可以耦接到系统2400以控制采样阶段2480和放大阶段2490的操作。
与伸缩系统2300相反，伸缩系统2400在伸缩系统2400自身内部产生偏置电压。因此，如图24A至图24C中所示，系统2400与系统2300基本相似，除了系统2400包括连接了二极管的第一PMOS晶体管器件(Pbias1)和连接了二极管的第二PMOS晶体管器件(Pbias2)以及第三NMOS晶体管器件(Nbias1)和第四NMOS晶体管器件(Nbias2)。有利地，可以从连接了二极管的第一PMOS晶体管器件(Pbias1)和连接了二极管的第二PMOS晶体管器件(Pbias2)以及第一偏置电流发生器2416和第二偏置电流发生器2418产生偏置电压(VBIAS)。此外，在伸缩系统2400中，第三NMOS晶体管器件(Nbias1)的栅极可以耦接到耦接第一电容器(CS1)2436和第一开关2438的节点，该第一开关被配置成耦接或解耦负输出端口2462(例如，VOUT负(-)输出端口)。此外，在该示例中，第四NMOS晶体管器件(Nbias2)的栅极可以耦接到耦接第二电容器(CS2)2446和第二开关2448的节点，该第二开关被配置成耦接或解耦正输出端口2464(例如，VOUT正(+)输出端口)。
在替代示例(未示出)中，系统2400可以仅包括连接了二极管的第一PMOS晶体管器件(Pbias1)和第三NMOS晶体管器件(Nbias1)，但不包括连接了二极管的第二PMOS晶体管器件(Pbias2)和第四NMOS晶体管器件(Nbias1)(例如，如图24A至图24C中所示)。在替代示例中，可以在连接了二极管的第一PMOS晶体管器件(Pbias1)与第一偏置电流发生器2416和第二偏置电流发生器2418之间产生偏置电压(VBIAS)。此外，替代示例是，第三NMOS晶体管器件(Nbias1)的栅极可以耦接到耦接第一电容器(CS1)2436和第一开关2438的节点，该第一开关被配置成耦接或解耦负输出端口2462(例如，VOUT负(-)输出端口)。
参考图25A至图25C，示出了用于检测放大器偏移消除的伸缩系统2500(即，电压检测放大器电路、放大器电路)。类似于图23A至图23C，如在采样阶段2580(图25A)和放大阶段2590(图25B)这两个阶段中所描绘，伸缩系统2500包括放大器部分2530(与放大器部分2330相同)，其耦接到系统2400的第一和第二偏置电流发生器(在这种情况下为第一PMOS晶体管器件(P1)2516和第二PMOS晶体管器件(P2)2518)以及第一输入端2502和第二输入端2504(例如VIN正(+)和负(-)输入端口)。类似于图23C，图25C示出了系统2500作为示例电子电路符号。如图所示，控制信号2598也可以耦接到系统2500以控制采样阶段2580和放大阶段2590的操作。
与伸缩系统2300相比，伸缩系统2500包括第一共模反馈器件(Pcm1)和第二共模反馈器件(Pcm2)(例如，PMOS晶体管器件)。如图25A至图25B中所示，根据并联耦接电路布置，第一共模反馈器件(Pcm1)的栅极可以耦接到第一电路分支2510上的第一PMOS晶体管器件(P1)2516的漏极。此外，第二共模反馈器件(Pcm2)2570的栅极可以耦接到第二电路分支2520上的第二PMOS晶体管器件2518(P2)的漏极。此外，在伸缩系统2500中，可以在第一PMOS晶体管器件(P1)2516和第二PMOS晶体管器件(P2)2518之间产生偏置电压(VBIAS)。
在替代示例(未示出)中，根据交叉耦接电路布置，伸缩系统2500可以将第一共模反馈器件(Pcm1)的栅极耦接到第二电路分支2520上的第二PMOS晶体管器件(P2)2518的漏极。另外，第二共模反馈器件(Pcm2)2570的栅极可以耦接到第一电路分支2510上的第一PMOS晶体管器件2516(P1)的漏极。此外，同样在该替代示例中，可以在第一PMOS晶体管器件(P1)2516和第二PMOS晶体管器件(P2)2518之间产生偏置电压(VBIAS)。
参考图26A至图26C，示出了用于检测放大器偏移消除的伸缩系统2600(即，电压检测放大器电路、放大器电路)。类似于图23A至图23C，如采样阶段2680(图26A)和放大阶段2690(图26B)这两个阶段中所描绘，伸缩系统2600包括放大器部分2630(与放大器部分2330相同)，其耦接到系统2600的第一和第二偏置电流发生器(在这种情况下是第一PMOS晶体管器件(P1)2616和第二PMOS晶体管器件(P2)2618)以及第一输入端2602和第二输入端2604(例如，VIN正(+)和负(-)输入端口)。类似于图23C，图26C示出了系统2600作为示例电子电路符号。如图所示，控制信号2698也可以耦接到系统2600以控制采样阶段2680和放大阶段2690的操作。与伸缩系统2300相比，伸缩系统2600包括外部放大器2677，以在第一PMOS晶体管器件(P1)2616和第二PMOS晶体管器件(P2)2618之间产生偏置电压(VBIAS)。
参考图27A至图27C，示出了用于检测放大器偏移消除的伸缩系统2700(即，电压检测放大器电路、放大器电路)。类似于图23A至图23C，在采样阶段2780(图27A)和放大阶段2790(图26B)这两个阶段中，伸缩系统2700包括放大器部分2730(与放大器部分2330相同)，其耦接到系统2700的第一偏置电流发生器(P1)2716和第二偏置电流发生器(P2)2718(例如，第一和第二PMOS晶体管器件)以及第一输入端2702和第二输入端2704(例如，VIN正(+)和负(-)输入端口)。类似于图23C，图27C示出了系统2700作为示例电子电路符号。如图所示，控制信号2798也可以耦接到系统2700以控制采样阶段2780和放大阶段2790的操作。
与伸缩系统2300相比，伸缩系统2700包括“启动升压”。“启动升压”可以是可耦接到系统2700的第一偏置电流发生器(P1)2716和第二偏置电流发生器(P2)2718、放大器部分2730以及第一输入端2702和第二输入端2704(例如，VIN正(+)和负(-)输入端口)、以在伸缩系统2700的慢操作的情况下增加第一偏置电流(IBIAS1)和第二偏置电流(IBIAS2)的任何设备或设备组合。
如在前述段落中所述，在第一电流从第一电压降元件(Pl)复制到第一电流发生器(Pf1)，以及在第二电流从第二电压降元件(P2)复制到第二电流发生器(Pf2)的情况下，折叠检测放大器100-2000涉及具有电流镜的电路设计。相比之下，根据如折叠系统2800、2900、3000、3100中所示的折叠方法，偏置电流发生器可以与第一输入端2702和第二输入端2704(例如，VIN正(+)和负(-)输入端口)上的阻抗串联地布置，使得电流可以通过阻抗“折叠”。
参考图28A至图28C至图31A至图31C，示出了用于低压检测放大器偏移消除的系统2800、2900、3000、3100(即，折叠系统、电流检测放大器电路、放大器电路)。类似于以上段落中描述的各种系统，系统2800、2900、3000、3100中的每一个都可以分别以两个阶段(采样阶段2880、2980、3080、3180(图28A至图31A)和放大阶段2890、2990、3090、3190(图15B至图20B))来描绘。类似于先前相应的系统300、400、500等的先前描述的内部放大器330、430、530等，系统2800、2900、3000、3100可以包括相应的内部放大器2830、2930、3030、3130。然而，与先前描述的系统相比，代替先前系统的相应的第一和第二偏置电路，系统2800、2900、3000、3100中的每一个包括第一和第二偏置电流发生器2816、2818、2916、2918、3016、3018、3116、3118(例如，第一PMOS晶体管器件(P1)和第二PMOS晶体管器件(P2))，第一和第二偏置电流发生器各自耦接在相应系统2700、2800、2900、3000、3100的电源(VDD)与相应的第一和第二输入端2702、2704、2802、2804、2902、2904、3002、3004、3102、3104(例如，VIN正(+)和负(-)输入端口)之间。
在一些实现方式中，一个电源(VDD)可以耦接到第一偏置电流发生器(P1)和第二偏置电流发生器(P2)(例如，2716、2718、2816、2818、2916、2918、3016、3018、3106、3108)和内部放大器(例如，2830、2930、3030、3130)。在其它实现方式中，第一偏置电流发生器(P1)和第二偏置电流发生器(P2)(例如2716、2718、2816、2818、2916、2918、3016、3018、3106、3108)可以耦接到第一电源(例如，VDDL)，而内部放大器(例如2830、2930、3030、3130)可以耦接到第二电源(例如，VDDH)。
参考图28A至图28C，与图4A至图4B中的系统400不同，系统2800提供第一偏置电流发生器2816和第二偏置电流发生器2818以分别直接耦接到第一电流发生器(Pf1)2832和第二电流发生器(Pf2)2842(例如，经由如图28A至图28B中所示的PMOS器件Pf1、Pf2的栅极)。然而，等效于图4A至图4B中的内部放大器430，图28A至图28B中的内部放大器2830可以包括第一共模晶体管器件(例如，Ncm1)2840和第二共模晶体管器件(例如，Ncm2)2850。在一个特定实现方式中，在内部放大器2830中，第一共模晶体管器件2840可以耦接在第一节点2881与地之间，而第二共模晶体管2850可以耦接在第二节点2883与地之间。
在示出“交叉耦接”的某些实现方式中(如图28A至图28B中所示)，第二共模晶体管器件2850的栅极可以耦接到放大器电路2800的第一输出端(例如，负端口)2862，而第一共模晶体管器件2840的栅极可以耦接到放大器电路2800的第二输出端(例如，正端口)2864。在示出“并行耦接”(“非交叉耦接”)的实现方式中(未示出)，第一共模晶体管器件2840的栅极可以耦接到放大器电路2800的第一输出端(例如，负端口)2862，而第二共模晶体管器件2850的栅极可以耦接到放大器电路2800的第二输出端2864(例如，正端口)。
在这些实现方式(包括在图28A至图28B中描绘的那些和其变型)的每一个中，第一共模晶体管器件2840和第二共模晶体管器件2850可以是NMOS或者NPN晶体管器件。在替代实现方式(未示出)中，第一共模晶体管器件2840和第二共模晶体管器件2850可以是PMOS器件或PNP晶体管器件。作为示例，如果耦接到放大器2800的参考存储元件耦接到地，则NMOS或NPN晶体管器件可以用于第一共模晶体管器件2840和第二共模晶体管器件2850。替代地，如果耦接到放大器2800的参考存储元件耦接到电源线(例如，VDD)，则PMOS或PNP晶体管器件可以用于第一共模晶体管器件2840和第二共模晶体管器件2850。在操作中，第一共模晶体管器件2840和第二共模晶体管器件2850可以被配置成在放大阶段2890期间控制共模电压。
在特定实现方式中，可以在系统2800中包括“半闭锁”特征。例如，内部放大器2830还可以包括第三开关(未示出)。第三开关可以耦接在第一节点2881和第二节点2883之间，其中第一节点2881可以耦接第一晶体管器件2834和第一共模晶体管器件2840，而第二节点2883可以耦接第二晶体管器件2844和第二共模晶体管器件2850。在操作中，在采样阶段2880期间，第三开关可以“闭合”，使得第一节点2881可以耦接到第二节点2883。在放大阶段2890，第三开关可以“断开”，使得第一节点2881不与第二节点2883耦接。有利地，第一和第二锁存开关允许系统2800类似于“全锁存器”，从而通过具有两个稳定状态来提供改进的性能和有效使用，其中系统2800可用于将状态信息存储为数字值。
参考图29A至图29C，与图5A至图5B中的系统500不同，折叠系统2900提供了用于第一偏置电流发生器2916和第二偏置电流发生器2918(例如，PMOS晶体管器件P1、P2)以分别直接耦接到第一电流发生器(PF1)2832和第二电流发生器(PF2)2842(例如，经由如图29A至图29B中所示的PMOS晶体管器件Pf1、Pf2的栅极)。此外，在该特定实现方式中，(一个或多个)“启动升压”设备可以耦接在PMOS晶体管器件P1、P2的漏极端子之间，并且可在PMOS晶体管器件P1、P2的栅极端子之间产生偏置电压(VBIAS)。然而，等效于图4A至图4B中的内部放大器530，在如图29A至图29C所示的内部放大器2930中，第一共模晶体管器件2940(Pcm1)可以耦接在电源2901与将第一电流发生器2932(Pf1)和第二节点2987耦接的第一节点2985之间。此外，第二共模晶体管器件2950(Pcm2)可以耦接在电源2901与将第二电流发生器2942(Pf2)和第一节点2985耦接的第二节点2987之间。
在示出了“交叉耦接”的某些实现方式中(如在图29A至图29B所示)，第二共模晶体管器件2950(Pcm2)的栅极可以耦接到放大器电路2900的第一输出端(例如，负端口)2962，而第一共模晶体管器件2940(Pcm1)的栅极可以耦接到放大器电路2900的第二输出端(例如，正端口)2964。在表示“非交叉耦接”的其他实现方式(未示出)中，第一共模晶体管器件2940(Pcm1)的栅极可以耦接到放大器电路2900的第一输出端(例如，负端口)2962，而第二共模晶体管器件2950(Pcm2)的栅极可以耦接到放大器电路2900的第二输出端2964(例如，正端口)。
在每个实现方式中(如在上一个段落(包括图29A至图29B中所示)中所述)，第一共模晶体管器件2940和第二共模晶体管器件2950可以是PMOS或PNP晶体管器件。在替代实施方式(未示出)中，第一共模晶体管器件2940和第二共模晶体管器件2950可以是NMOS器件或NPN晶体管器件。作为示例，如果耦接到放大器2900的参考存储元件耦接到地，则PMOS或PNP晶体管器件可以用于第一共模晶体管器件2940和第二共模晶体管器件2950。替代地，如果耦接到放大器500的参考存储元件耦接到电源线(例如，VDD)，则NMOS或NPN晶体管器件可以用于第一共模晶体管器件2940和第二共模晶体管器件2950。
在操作中，第一共模晶体管器件2940和第二共模晶体管器件2950被配置成在放大阶段2990控制共模电压。在特定实现方式中，类似于系统2800，可以在系统2900中包括“半锁存”特征。例如，内部放大器2930还可以包括第三开关(未示出)。第三开关可以耦接在第一节点2985和第二节点2987之间，其中第一节点2985可以耦接第一电流发生器器件2932和第一共模晶体管器件2940，而第二节点2987可以耦接第二电流发生器器件2942和第二共模晶体管器件2950。有利地，第三开关允许系统2900类似于半锁存器，因此通过具有两个稳定状态来提供改进的性能和有效使用，其中系统2900可以用于将状态信息存储为数字值。
参考图30A至图30C，进一步阐述折叠系统2800的电路结构，在折叠系统3000中，第一偏置电流发生器3016和第二偏置电流发生器3018(例如，PMOS晶体管器件P1、P2)的栅极可以分别直接耦接到第一晶体管(Nf1)3034和第二晶体管(Nf2)3044的栅极。此外，第一偏置电流发生器3016和第二偏置电流发生器3018的相应的漏极端子耦接到第一电流发生器3032和第二电流发生器3042的相应的栅极端子(例如，经由PMOS晶体管器件Pf1、Pf2的栅极)。除此之外，折叠系统3000在操作和电路设计方面等效于折叠系统2800，包括替代实现方式，包括“交叉耦接”或“非交叉耦接”和“半锁存”特征(如在以上段落中所述)。有利地，折叠系统3000允许内部产生的偏置电压被提供正反馈，从而导致在低功率下相当高的增益。
参考图31A至图31C，进一步阐述折叠系统2800的电路布置，在折叠系统3100中，第一偏置电流发生器3116(例如，PMOS晶体管器件P1)的栅极可以直接耦接到耦接第二晶体管器件(Nf2)3144的栅极和第一电容器(CS1)3136的节点，而第二偏置电流发生器3118的栅极可以直接耦接到耦接第一晶体管器件(Nf1)3134的栅极和第二电容器CS2)3146的节点。此外，类似于折叠系统3000，第一偏置电流发生器3116和第二偏置电流发生器3118的相应漏极端子耦接到第一电流发生器3132和第二电流发生器3142的相应栅极端子(例如，经由PMOS晶体管器件Pf1、Pf2的栅极)。除此之外，折叠系统3100在操作和电路设计方面等效于折叠系统2800，包括替代实现方式，包括“交叉耦接”或“非交叉耦接”以及“半锁存”特征(如在以上段落中所述)。有利地，折叠系统3100允许内部产生的偏置电压被提供负反馈。
图28C至图31C示出了系统2800、2900、3000、3100示例电子电路符号。如图所示，控制信号2898、2998、3098、3198也可以分别耦接到系统2800、2900、3000、3100中的每一个以控制相应的采样阶段2880、2980、3080、3180和相应的放大阶段2890、2990、3090、3190。
尽管图1至图31中的一个或多个可以示出根据本发明的教示的系统、装置或方法，但本发明不限于这些示出的系统、装置或方法。如本文所示或所述的图1至图31中的任何一个的一个或多个功能或组件可以与图1至图31中的另一个的一个或多个其他部分组合。因此，在本文描述的任何单个实现方式都不应被解释为限制性，并且在不脱离本发明的教示的情况下，可以适当地组合本发明的实现方式。
那些技术人员将进一步理解，结合本文所公开的实现方式描述的各种说明性的逻辑块、配置、模块、电路和算法步骤可以被实现为电子硬件、处理器执行的计算机软件，或两者的组合。上文已大体上就其功能描述了各种说明性组件、块、配置、模块、电路和步骤。将这种功能实现为硬件可执行指令还是处理器可执行指令取决于特定的应用和施加在整个系统上的设计约束条件。本领域技术人员可以针对每个特定应用以变化的方式来实现所描述的功能，但是这种实现方式决策不应被解释为导致脱离本发明的范围。
结合本文的公开内容描述的方法或算法的步骤可以直接在硬件中，在由处理器执行的软件模块中或在两者的组合中实现。软件模块可以驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器中(EEPROM)、寄存器、硬盘、可移动磁盘、光盘只读存储器(CD-ROM)或本领域已知的任何其他形式的非暂时性存储介质。示例性存储介质耦接到处理器，使得处理器可以从该存储介质读取信息，并且可以向该存储介质写入信息。在替代方案中，存储介质可以与处理器集成在一起。处理器和存储介质可以驻留在专用集成电路(ASIC)中。ASIC可以驻留在计算设备或用户终端中。在替代方案中，处理器和存储介质可以作为分立组件驻留在计算设备或用户终端中。
提供先前的描述以使本领域技术人员能够制造或使用所公开的实现方式。对于本领域技术人员而言，对这些实现方式的各种修改将是显而易见的，并且在不脱离本发明的范围的情况下，本文中定义的原理可以适用于其他实现方式。因此，本发明并非旨在限于本文中所示的实现方式，而是应被赋予与如所附权利要求书所限定的原理和新颖性特征相一致的最大范围。

Claims (20)

1.一种放大器电路，包括：
第一偏置电路和第二偏置电路；以及
耦接到所述第一偏置电路和所述第二偏置电路的内部放大器，包括：
第一电流发生器和第二电流发生器，被配置成复制来自所述第一偏置电路和所述第二偏置电路的相应的第一电流和第二电流，
第一晶体管器件和第二晶体管器件，被配置成将所述第一电流和所述第二电流转换成电压采样，以及
第一电容器和第二电容器，被配置成存储所述电压采样，
其中在采样阶段，在所述内部放大器中对所述第一电流和所述第二电流进行采样，并且其中在放大阶段，在所述内部放大器中对所存储的电压采样进行放大。
2.根据权利要求1所述的放大器电路，其中所述内部放大器被配置成确定与位存储元件相对应的所存储的电压采样指示高电阻状态还是低电阻状态。
3.根据权利要求1所述的放大器电路，还包括电源，所述电源耦接到所述第一偏置电路和所述第二偏置电路以及所述内部放大器。
4.根据权利要求3所述的放大器电路，其中所述第一偏置电路和所述第二偏置电路耦接在相应的第一输入端和第二输入端与所述电源之间。
5.根据权利要求1所述的放大器电路，其中所述内部放大器还包括：
第一开关，被配置成使所述放大器电路的第一输出端与将第一晶体管器件的栅极和所述第一电容器耦接的节点解耦；以及
第二开关，被配置成使所述放大器电路的第二输出端与将第二晶体管器件的栅极和所述第二电容器耦接的节点解耦。
6.根据权利要求5所述的放大器电路，其中在所述采样阶段，第一参考存储元件耦接到第一输入端，并且第一位存储元件耦接到第二输入端，并且其中在所述放大阶段，所述第一位存储元件耦接到所述第一输入端，并且第二参考存储元件耦接到所述第二输入端。
7.根据权利要求6所述的放大器电路，其中所述第一参考存储元件和所述第二参考存储元件以及所述第一位存储元件包括基于电阻的存储器和基于电流的存储器中的一个。
8.根据权利要求6所述的放大器电路，其中所述第一开关在所述放大器电路的所述第一输出端与将所述第一晶体管器件的所述栅极和所述第一电容器耦接的节点处的耦接、以及所述第二开关在所述放大器电路的所述第二输出端与将所述第二晶体管器件的所述栅极和所述第二电容器耦接的节点处的耦接，被配置成发起所述采样阶段。
9.根据权利要求6所述的放大器电路，其中所述第一开关在所述放大器电路的所述第一输出端与将所述第一晶体管器件的所述栅极和所述第一电容器耦接的节点处的解耦、以及所述第一开关在所述放大器电路的所述第二输出端与将所述第二晶体管器件的所述栅极和所述第二电容器耦接的节点处的解耦，被配置成发起所述放大阶段。
10.根据权利要求9所述的放大器电路，其中在所述放大阶段期间，基于所述位存储元件的位电流与所述第一参考存储元件和所述第二参考存储元件的参考电流的组合的输出电压对应于具有低电阻状态和高电阻状态之一的所述位存储元件。
11.根据权利要求1所述的放大器电路，其中所述内部放大器还包括第一共模晶体管器件和第二共模晶体管器件，其中所述第一共模晶体管器件和所述第二共模晶体管器件被配置成在所述放大阶段期间控制共模电压。
12.根据权利要求1所述的放大器电路，还包括第一电源和第二电源，其中所述第一电源耦接到所述第一偏置电路和所述第二偏置电路，并且其中所述第二电源耦接到所述内部放大器。
13.根据权利要求1所述的放大器电路，其中所述放大器电路包括折叠的偏移消除检测放大器。
14.根据权利要求13所述的放大器电路，其中所述折叠的偏移消除检测放大器被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统PCS单元、便携式数据单元和/或固定位置数据单元中。
15.根据权利要求13所述的放大器电路，其中所述折叠的偏移消除检测放大器被集成到包括多个折叠的偏移消除检测放大器的存储器阵列中。
16.一种用于消除放大器偏移的方法，所述方法包括：
在采样阶段：
在放大器电路中，在相应的第一偏置电路和第二偏置电路上接收第一参考电流和位电流；
将来自所述第一偏置电路和所述第二偏置电路的所述第一参考电流和所述位电流复制到所述放大器电路的内部放大器中的第一电流发生器和第二电流发生器；
在所述内部放大器的相应的第一晶体管器件和第二晶体管器件处，将所述参考电流转换为第一电压采样，并将所述位电流转换为第二电压采样；以及
在所述内部放大器的相应的第一电容器和第二电容器处存储所述第一电压采样和第二电压采样；以及
在放大阶段：
在所述放大器电路中，在所述相应的第一偏置电路和第二偏置电路上接收所述位电流和第二参考电流；
将来自所述第一偏置电路和所述第二偏置电路的所述位电流和所述第二参考电流复制到所述放大器电路的内部放大器中的所述第一电流发生器和第二电流发生器；以及
在所述第一电流发生器和第一晶体管器件之间的节点处以及在所述第二电流发生器和第二晶体管器件之间的节点处确定第一输出电压和第二输出电压。
17.根据权利要求16所述的方法，其中所述第一输出电压和所述第二输出电压对应于与所述位电流相关联的具有低电阻状态和高电阻状态之一的位存储元件。
18.根据权利要求17所述的方法，其中基于与所述第一电压采样相关联的电流或电压与所述位电流的组合来确定所述第一输出电压，并且基于与所述第二电压采样相关联的另一电流或电压与所述第二参考电流的组合来确定所述第二输出电压。
19.根据权利要求16所述的方法，还包括：从耦接到所述放大器电路的第一参考存储元件和第二参考存储元件提供所述第一参考电流和第二参考电流，以及从耦接到所述放大器电路的位存储元件提供所述位电流。
20.一种放大器电路，包括：
第一偏置电路和第二偏置电路；
耦接到所述第一偏置电路和第二偏置电路的内部放大器，其中所述内部放大器被配置成确定与位存储元件相对应的所存储的电压采样指示高电阻状态还是低电阻状态，其中所述内部放大器包括：
第一电流发生器和第二电流发生器，被配置成复制来自所述第一偏置电路和所述第二偏置电路的相应的第一电流和第二电流；
第一晶体管器件和第二晶体管器件，被配置成将所述第一电流和第二电流转换成电压采样；以及
第一电容器和第二电容器，被配置成存储所述电压采样。
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