CN111179808A - 移位寄存器、栅极驱动电路、显示装置和栅极驱动方法 - Google Patents

移位寄存器、栅极驱动电路、显示装置和栅极驱动方法 Download PDF

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Abstract

本公开提供了一种移位寄存器，包括：显示预充复位电路、感测控制电路、感测预充复位电路、下拉控制电路、显示降噪电路和输出电路，感测控制电路、感测预充复位电路连接于感测控制节点，显示预充复位电路、感测预充复位电路、下拉控制电路、输出电路连接于上拉节点，下拉控制电路、显示降噪电路和输出电路连接于下拉节点，输出电路配置有至少一个信号输出端，输出电路包括与信号输出端一一对应设置的至少一个输出子电路；其中，显示降噪电路，与第一信号输入端、第二输入信号端、正扫电源端、反扫电源端连接，配置为响应于第一信号输入端的控制，将反扫电压写入下拉节点；以及，响应于第二输入信号端的控制，将正扫电压写入下拉节点。

Description

移位寄存器、栅极驱动电路、显示装置和栅极驱动方法
技术领域
本公开涉及显示技术领域，特别涉及一种移位寄存器、栅极驱动电路、显示装置和栅极驱动方法。
背景技术
在现有技术中，采用阵列基板行驱动(Gate Driver on Array，简称GOA)技术将薄膜场效应晶体管(Thin Film Transistor，简称TFT)集成在阵列基板上，用以对显示面板中的栅线进行扫描驱动，从而可以省掉栅极驱动IC的部分，有利于窄边框的实现。
对于具有外部补偿功能的显示面板而言，其需要栅极驱动电路(由级联的多个栅极驱动单元构成)中的各栅极驱动单元不仅能在显示驱动阶段输出控制显示开关晶体管导通的驱动信号，还能在感测阶段输出控制感测开关晶体管导通的驱动信号，即栅极驱动单元需具备输出双脉冲的功能。然而，由于现有的移位寄存器只能输出单脉冲信号，因此现有的一个栅极驱动单元仅包括一个移位寄存器(Shift Register)的情况无法满足驱动需求。
为解决上述技术问题，现有技术中往往利用两个移位寄存器和一个信号合并电路以构成一个栅极驱动单元，该栅极驱动单元具备输出双脉冲的功能。然而，栅极驱动单元包括两个移位寄存器和一个信号合并电路的设计方案，其所需要设置的TFT的数量较多，不利于窄边框实现。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器、栅极驱动电路、显示装置和栅极驱动方法。
第一方面，本公开实施例提供了一种移位寄存器，包括：显示预充复位电路、感测控制电路、感测预充复位电路、下拉控制电路、显示降噪电路和输出电路，所述感测控制电路、所述感测预充复位电路连接于感测控制节点，所述显示预充复位电路、所述感测预充复位电路、所述下拉控制电路、所述输出电路连接于上拉节点，所述下拉控制电路、所述显示降噪电路和所述输出电路连接于下拉节点，所述输出电路配置有至少一个信号输出端，所述输出电路包括与所述信号输出端一一对应设置的至少一个输出子电路；
所述显示预充复位电路，与第一信号输入端、第二输入信号端、正扫电源端、反扫电源端连接，配置为响应于所述第一信号输入端的控制，将所述正扫电源端提供的正扫电压写入所述上拉节点；以及，响应于所述第二输入信号端的控制，将所述反扫电源端提供的反扫电压写入所述上拉节点；
所述感测控制电路，与信号输出端、随机信号端连接，配置为响应于所述随机信号端的控制，将信号输出端提供的输出信号写入所述感测控制节点；
所述感测预充复位电路，与第一时钟信号端、感测复位信号端、第二电源端连接，配置为响应于所述感测控制节点处电压的控制，将处于有效电平状态的电压信号写入所述上拉节点；以及，响应于所述感测复位信号端的控制，将所述第二电源端提供的第二工作电压写入所述上拉节点；
所述下拉控制电路，与第一电源端、第二电源端连接，配置为向所述下拉节点写入与所述上拉节点处的电压相位相反的电压；
所述显示降噪电路，与所述第一信号输入端、所述第二输入信号端、所述正扫电源端、所述反扫电源端连接，配置为响应于所述第一信号输入端的控制，将所述反扫电压写入所述下拉节点；以及，响应于所述第二输入信号端的控制，将所述正扫电压写入所述下拉节点；
所述输出子电路，与所述上拉节点、所述下拉节点、对应的信号输出端、对应的输出时钟信号端、复位电源端连接，配置为响应于所述上拉节点处电压的控制，将对应的输出时钟信号端所提供的输出时钟信号写入对应的信号输出端；以及，响应于所述下拉节点处电压的控制，将所述复位电源端提供的复位工作电压写入对应的信号输出端。
在一些实施例中，所述显示预充复位电路包括：第一显示晶体管和第二显示晶体管；
所述第一显示晶体管的控制极与所述第一信号输入端连接，所述第一显示晶体管的第一极与所述正扫电源端连接，所述第一显示晶体管的第二极与所述上拉节点连接；
所述第二显示晶体管的控制极与所述第二输入信号端连接，所述第二显示晶体管的第一极与所述上拉节点连接，所述第二显示晶体管的第二极与所述反扫电源端连接。
在一些实施例中，还包括：防漏电电路；
所述防漏电电路包括：第一防漏电晶体管、第二防漏电晶体管和第三防漏电晶体管，所述第一显示晶体管的第二极通过所述第二防漏电晶体管与所述上拉节点连接，所述第二显示晶体管的第二极通过所述第三防漏电晶体管与所述反扫电源端连接；
所述第一防漏电晶体管的控制极与所述上拉节点连接，所述第一防漏电晶体管的第一极与所述正扫电源端连接，所述第一防漏电晶体管的第二极与防漏电节点连接；
所述第二防漏电晶体管的控制极与所述第一信号输入端连接，所述第二防漏电晶体管的第一极与所述第一显示晶体管的第二极、所述防漏电节点连接，所述第二防漏电晶体管的第二极与所述上拉节点连接；
所述第三防漏电晶体管的控制极与所述第二输入信号端连接，所述第三防漏电晶体管的第一极与所述第二显示晶体管的第二极、所述防漏电节点连接，所述第三防漏电晶体管的第二极与所述反扫电源端连接。
在一些实施例中，所述下拉控制电路包括：第三显示晶体管和第四显示晶体管；
所述第三显示晶体管的控制极与所述第一电源端连接，所述第三显示晶体管的第一极与所述第一电源端连接，所述第三显示晶体管的第二极与所述下拉节点连接；
所述第四显示晶体管的控制极与所述上拉节点连接，所述第四显示晶体管的第一极与所述下拉节点连接，所述第四显示晶体管的第二极与所述第二电源端连接。
在一些实施例中，所述显示降噪电路包括：第五显示晶体管和第六显示晶体管；
所述第五显示晶体管的控制极与所述第一信号输入端连接，所述第五显示晶体管的第一极与所述下拉节点连接，所述第五显示晶体管的第二极与所述反扫电源端连接；
所述第六显示晶体管的控制极与所述第二输入信号端连接，所述第六显示晶体管的第一极与所述下拉节点连接，所述第五显示晶体管的第二极与所述正扫电源端连接。
在一些实施例中，所述输出子电路包括：第七显示晶体管和第八显示晶体管；
所述第七显示晶体管的控制极与所述上拉节点连接，所述第七显示晶体管的第一极与所述输出时钟信号端连接，所述第七显示晶体管的第二极与对应的所述信号输出端连接；
所述第八显示晶体管的控制极与所述下拉节点连接，所述第八显示晶体管的第一极与对应的所述信号输出端连接，所述第八显示晶体管的第二极与所述第三电源端连接。
在一些实施例中，还包括：上拉降噪电路；
所述上拉降噪电路包括：第九显示晶体管；
所述第九显示晶体管的控制极与所述下拉节点连接，所述第九显示晶体管的第一极与所述上拉节点连接，所述第九显示晶体管的第二极与所述第二电源端连接。
在一些实施例中，还包括：防漏电电路；
所述防漏电电路包括：第一防漏电晶体管和第四防漏电晶体管，所述第九显示晶体管的第二极通过所述第四防漏电晶体管与所述第二电源端连接；
所述第一防漏电晶体管的控制极与所述上拉节点连接，所述第一防漏电晶体管的第一极与所述第一电源端连接，所述第一防漏电晶体管的第二极与防漏电节点连接；
所述第四防漏电晶体管的控制极与所述下拉节点连接，所述第四防漏电晶体管的第一极与所述第九显示晶体管的第二极、所述防漏电节点连接，所述第四防漏电晶体管的第二极与所述第二电源端连接。
在一些实施例中，所述感测控制电路包括：第一感测晶体管；
所述第一感测晶体管的控制极与所述随机信号端连接，所述第一感测晶体管的第一极与所述信号输出端连接，所述第一感测晶体管的第二极与所述感测控制节点连接。
在一些实施例中，还包括：防漏电电路；
所述防漏电电路包括：第五防漏电晶体管和第六防漏电晶体管，第一感测晶体管的第一极通过所述第六防漏电晶体管与所述信号输出端连接；
所述第五防漏电晶体管的控制极与所述感测控制节点连接，所述第五防漏电晶体管的第一极与所述第一电源端连接，所述第五防漏电晶体管的第二极与所述第一感测晶体管的第一极、所述第六防漏电晶体管的第二极连接；
所述第六防漏电晶体管的控制极与所述随机信号端连接，所述第六晶体管的第一极与所述信号输出端连接，所述第六晶体管的第二极与所述感测控制节点连接。
在一些实施例中，所述感测预充复位电路包括：第二感测晶体管、第三感测晶体管和第四感测晶体管；
所述第二感测晶体管的控制极与所述感测控制节点连接，所述第二感测晶体管的第一极与所述第一时钟信号端连接，所述第二感测晶体管的第二极与所述第三感测晶体管的第一极连接；
所述第三感测晶体管的控制极与所述第一时钟信号端连接，所述第三感测晶体管的第二极与所述上拉节点连接；
所述第四感测晶体管的控制极与所述感测复位信号端连接，所述第四感测晶体管的第一极与所述上拉节点连接，所述第四感测晶体管的第一极与所述第二电源连接。
在一些实施例中，所述感测预充复位电路包括：第二感测晶体管、第三感测晶体管、第四感测晶体管和第五感测晶体管；
所述第二感测晶体管的控制极与所述感测控制节点连接，所述第二感测晶体管的第一极与所述第一时钟信号端连接，所述第二感测晶体管的第二极与所述第三感测晶体管的第一极、第五感测晶体管的控制极连接；
所述第三感测晶体管的控制极与所述下拉节点连接，所述第三感测晶体管的第二极与所述第二电源端连接；
所述第四感测晶体管的控制极与所述感测复位信号端连接，所述第四感测晶体管的第一极与所述上拉节点连接，所述第四感测晶体管的第一极与所述第二电源连接；
所述第五感测晶体管的第一极与所述第一电源端连接，所述第五感测晶体管的第二极与所述上拉节点连接。
在一些实施例中，还包括：防漏电电路；
所述防漏电电路包括：第一防漏电晶体管和第七防漏电晶体管，所述第四感测晶体管的第二极通过所述第七防漏电晶体管与所述第二电源端连接；
所述第一防漏电晶体管的控制极与所述上拉节点连接，所述第一防漏电晶体管的第一极与所述第一电源端连接，所述第一防漏电晶体管的第二极与防漏电节点连接；
所述第七防漏电晶体管的控制极与所述感测复位信号端连接，所述第七晶体管的第一极与所述防漏电节点、所述第四感测晶体管的第二极连接。
在一些实施例中，还包括：感测降噪电路；
所述感测降噪电路包括：第六感测晶体管和第七感测晶体管；
所述第六感测晶体管的控制极与所述第一时钟信号端连接，所述第六感测晶体管的第一极与所述下拉节点连接，所述第六感测晶体管的第二极与所述第七感测晶体管的第一极连接；
所述第七感测晶体管的控制极与所述感测控制节点连接，所述第七感测晶体管的第二极与所述第二电源端连接。
在一些实施例中，所述输出电路配置有3个信号输出端，所述输出电路包括与所述信号输出端一一对应设置的3个输出子电路。
第二方面，本公开实施例还提供了一种栅极驱动电路，包括：级联的N个移位寄存器，所述移位寄存器采用上述第一方面所提供的所述移位寄存器；
位于前m级的移位寄存器的第一信号输入端与帧起始信号输入端连接，位于第i级的移位寄存器的第一信号输入端与位于第i-m级移位寄存器的一个信号输出端连接，其中，m为预先设置的正整数，m+1≤i≤N，且i为正整数；
各级移位寄存器的随机信号端与随机信号输入端连接；
位于第N-m级至第N级的移位寄存器的第二输入信号端与帧复位信号输入端连接，位于第k级的复位信号端与位于第k+m级移位寄存器的一个信号输出端连接，其中1≤k≤N-m，且k为正整数；
各级移位寄存器的感测复位信号端与感测复位信号端连接。
在一些实施例中，当所述移位寄存器采用权利要求15中所述移位寄存器时，各级所述移位寄存器配置有对应的3个信号输出端，分别为第一级联信号输出端、第一驱动信号输出端和第二驱动信号输出端；
其中，各级移位寄存器的感测控制电路所连接的信号输出端为本级移位寄存器所对应的所述第一级联信号输出端；
其中，位于第i级的移位寄存器的第一信号输入端与位于第i-m级移位寄存器的第一级联信号输出端连接；
位于第k级的移位寄存器的第二输入信号端与位于第k+m级移位寄存器的第一级联信号输出端连接；
各级移位寄存器的所述第一驱动信号输出端和第二驱动信号输出端分别与对应行的两条栅线连接。
在一些实施例中，m取值为3。
第三方面，本公开实施例还提供了一种显示装置，包括：如上述第二方面提供的栅极驱动电路。
第四方面，本公开实施例还提供了一种栅极驱动方法，所述栅极驱动方法基于移位寄存器，所述移位寄存器采用上述第一方面提供的移位寄存器，所述栅极驱动方法包括：
在显示预充阶段，所述显示预充复位电路响应于所述第一信号输入端所提供的第一输入信号的控制，将正扫电源端提供的处于有效电平状态的正扫电压写入至所述上拉节点；所述显示降噪电路响应于所述第一信号输入端所提供的第一输入信号的控制，将所述反扫电源端提供的处于非有效电平状态的反扫电压写入至所述下拉节点；
在显示输出阶段，所述输出子电路响应于处于有效电平状态的所述上拉节点的电压的控制，将所述输出时钟信号端所提供的输出时钟信号写入至对应的所述信号输出端；其中，在显示输出阶段中，输出时钟信号处于有效电平状态的阶段为感测控制阶段，在所述感测控制阶段，所述感测控制电路响应于所述随机信号端提供的随机信号的控制，将信号输出端输出的处于有效电平状态的输出信号写入至所述感测控制节点；
在显示复位阶段，所述显示预充复位电路响应于所述第二输入信号端所提供的第二输入信号的控制，将反扫电压端提供的处于非有效电平状态的反扫电压写入至所述上拉节点；以及，所述显示降噪电路响应于所述第二输入信号端所提供的第二输入信号的控制，将所述正扫电源端提供的处于有效电平状态的正扫电压写入至所述下拉节点；所述输出子电路响应于处于有效电平状态的所述下拉节点的电压的控制，将所述复位电源端提供的处于非有效电平状态的复位工作电压写入至所述信号输出端；
在感测预充阶段，所述感测预充电路响应于所述感测控制节点的电压、所述第一时钟信号端提供的第一时钟信号的控制，将处于有效电平状态的电压信号写入至所述上拉节点；
在感测输出阶段，所述输出子电路响应于处于有效电平状态的所述上拉节点的电压的控制，将所述输出时钟信号端所提供的输出时钟信号写入至对应的所述信号输出端；
在感测复位阶段，所述感测预充复位电路响应于所述感测复位信号端所提供的感测复位信号的控制，将所述第二电源端提供的处于非有效电平状态的第二工作电压写入至所述上拉节点；所述输出子电路响应于处于有效电平状态的所述下拉节点的电压的控制，将所述复位电源端提供的处于非有效电平状态的复位工作电压写入至所述信号输出端。
第五方面，本公开实施例还提供了一种栅极驱动方法，所述栅极驱动方法基于移位寄存器，所述移位寄存器采用上述第一方面提供的移位寄存器，所述栅极驱动方法包括：
在显示预充阶段，所述显示预充复位电路响应于所述第二信号输入端所提供的第二输入信号的控制，将反扫电源端提供的处于有效电平状态的反扫电压写入至所述上拉节点；所述显示降噪电路响应于所述第二信号输入端所提供的第二输入信号的控制，将所述正扫电源端提供的处于非有效电平状态的正扫电压写入至所述下拉节点；
在显示输出阶段，所述输出子电路响应于处于有效电平状态的所述上拉节点的电压的控制，将所述输出时钟信号端所提供的输出时钟信号写入至对应的所述信号输出端；其中，在显示输出阶段中，输出时钟信号处于有效电平状态的阶段为感测控制阶段，在所述感测控制阶段，所述感测控制电路响应于所述随机信号端提供的随机信号的控制，将信号输出端输出的处于有效电平状态的输出信号写入至所述感测控制节点；
在显示复位阶段，所述显示预充复位电路响应于所述第一输入信号端所提供的第一输入信号的控制，将正扫电压端提供的处于非有效电平状态的正扫电压写入至所述上拉节点；以及，所述显示降噪电路响应于所述第一输入信号端所提供的第一输入信号的控制，将所述反扫电源端提供的处于有效电平状态的反扫电压写入至所述下拉节点；所述输出子电路响应于处于有效电平状态的所述下拉节点的电压的控制，将所述复位电源端提供的处于非有效电平状态的复位工作电压写入至所述信号输出端；
在感测预充阶段，所述感测预充电路响应于所述感测控制节点的电压、所述第一时钟信号端提供的第一时钟信号的控制，将处于有效电平状态的电压信号写入至所述上拉节点；
在感测输出阶段，所述输出子电路响应于处于有效电平状态的所述上拉节点的电压的控制，将所述输出时钟信号端所提供的输出时钟信号写入至对应的所述信号输出端；
在感测复位阶段，所述感测预充复位电路响应于所述感测复位信号端所提供的感测复位信号的控制，将所述第二电源端提供的处于非有效电平状态的第二工作电压写入至所述上拉节点；所述输出子电路响应于处于有效电平状态的所述下拉节点的电压的控制，将所述复位电源端提供的处于非有效电平状态的复位工作电压写入至所述信号输出端。
附图说明
图1为有机发光二极管显示面板内的像素电路的电路结构示意图；
图2为图1所示像素电路的工作时序图；
图3为现有技术中的一种栅极驱动单元的结构示意图；
图4为本公开实施例提供的一种移位寄存器的电路结构示意图；
图5为本公开实施例提供的一种移位寄存器的电路结构示意图；
图6a为图5所示移位寄存器对应于栅极驱动电路进行正向扫描时的一种工作时序图；
图6b为图5所示移位寄存器对应于栅极驱动电路进行反向扫描时的一种工作时序图，
图7为本公开实施例提供的另一种移位寄存器的电路结构示意图；
图8为图7所示移位寄存器的一种工作时序图；
图9为本公开实施例提供的又一种移位寄存器的电路结构示意图；
图10为本公开实施例提供的再一种移位寄存器的电路结构示意图；
图11为本公开实施例提供的再一种移位寄存器的电路结构示意图；
图12为本公开实施例提供的再一种移位寄存器的电路结构示意图；
图13为本公开实施例提供的一种栅极驱动电路的电路结构示意图；
图14为图13所示栅极驱动电路的一种工作时序图；
图15为本公开实施例提供的一种栅极驱动方法的流程图；
图16为本公开实施例提供的另一种栅极驱动方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本公开的技术方案，下面结合附图对本公开提供的一种移位寄存器、栅极驱动电路、显示装置和栅极驱动方法进行详细描述。
需要说明的是，本公开中的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换的。在本公开中，控制极是指晶体管的栅极，第一极和第二极中的一者为源极，另一者为漏极。
此外，按照晶体管特性，可将晶体管分为N型晶体管和P型晶体管；当晶体管为N型晶体管时，其导通电压为高电平电压，截止电压为低电平电压；当晶体管为P型晶体管时，其导通电压为低电平电压，截止电压为高电平电压。本公开中的“有效电平”是指能够控制相应晶体管导通的电压，“非有效电平”是指能够控制相应晶体管截止的电压；因此，当晶体管为N型晶体管时，有效电平是指高电平，非有效电平是指低电平；当晶体管为P型晶体管时，有效电平是指低电平，非有效电平是指高电平。
在下面各实施例的描述中，以各晶体管均为N型晶体管为例进行示例性说明。此时，有效电平是指高电平，非有效电平是指低电平。本领域技术人员应该知晓的是，下述实施例中的各晶体管还可替换为P型晶体管。
对于具有外部补偿功能的有机发光二极管显示面板而言，一帧画面可划分为两个阶段：显示驱动阶段和感测阶段；在显示驱动阶段中，显示面板中的各行像素单元完成显示驱动；在感测阶段，显示面板中的某一行像素单元完成电流抽取(即感测)。
图1为有机发光二极管显示面板内的像素电路的电路结构示意图，图2为图1所示像素电路的工作时序图，如图1和图2所示，该像素电路包括显示开关晶体管QTFT(控制极连栅线G1)、驱动晶体管DTFT、感测开关晶体管STFT(控制极连栅线G2)和一个Cst。在需要对该像素电路仅需外部补偿时，该像素电路在工作过程中至少包括如下两个阶段：像素驱动阶段(包括数据电压写入过程)和像素感测阶段(包括电流读取过程)。
在像素驱动阶段，需要将数据线Data中的数据电压Vdata写入至像素单元；在像素感测阶段，需要通过数据线Data将一个测试电压Vsence写入至像素单元，并通过感测开关晶体管STFT将驱动晶体管的漏极处的电信号读取至信号读取线Sence。其中，在数据写入过程和电流读取过程中，均需要通过对应的栅线G2向感测开关晶体管STFT的栅极写入有效电平电压。
需要说明的是，对OLED显示面板中的像素单元进行外部补偿，其过程属于本领域的常规技术，具体补偿过程和原理，此处不再赘述。
由于数据写入过程的时长大于电流读取过程的时长，因此对于连接感测开关晶体管STFT的栅极的栅线G2而言，其需要在一帧时间内输出一个双脉冲信号，且对应于电流读取过程的脉冲宽度大于对应于数据写入过程的脉冲。因此，这就要求栅极驱动单元具有输出双脉冲且两个脉冲宽度不同的功能。
图3为现有技术中的一种栅极驱动单元的结构示意图，如图3所示，为实现栅极驱动单元能够输出双脉冲信号，现有技术中利用一个第一移位寄存器、一个第二移位寄存器和一个信号合并电路以构成一个栅极驱动单元。在栅极驱动电路中，各栅极驱动单元内的第一移位寄存器之间级联，各栅极驱动单元内的第二移位寄存器之间级联，第一移位寄存器用于在显示驱动阶段输出用以驱动感测开关晶体管的驱动信号，第二移位寄存器用于在感测阶段输出用以驱动感测开关晶体管的驱动信号，信号合并电路将与其位于同一栅极驱动单元内的两个移位寄存器所输出的驱动信号进行合并，并通过信号输出端OUTPUT输出一个双脉冲信号，以满足驱动需求。
上述由两个移位寄存器和一个信号合并电路以构成栅极驱动单元的技术方案，虽能满足驱动需求，但是其结构复杂且所需设置的晶体管数量较多，不利于窄边框设计。
为解决上述技术问题，本公开的技术方案提供了一种移位寄存器，该移位寄存器具备输出双脉冲的功能，可满足像素电路在像素驱动阶段和像素感测阶段的驱动需求，因此本公开中的一移位寄存器可独自作为一个栅极驱动单元来使用，相较于现有技术中栅极驱动单元包括两个移位寄存器和一个信号合并电路技术方案，本公开的技术方案可大大减少栅极驱动单元中TFT的数量，有利于窄边框的实现。
图4为本公开实施例提供的一种移位寄存器的电路结构示意图，如图4所示，该移位寄存器包括：显示预充复位电路3、感测控制电路1、感测预充复位电路2、下拉控制电路4、显示降噪电路5和输出电路，感测控制电路1、感测预充复位电路2连接于感测控制节点H，显示预充复位电路3、感测预充复位电路2、下拉控制电路4、输出电路连接于上拉节点PU，下拉控制电路4、显示降噪电路5和输出电路连接于下拉节点PD。
其中，显示预充复位电路3与第一信号输入端STU1、第二输入信号端STU2、正扫电源端D、反扫电源端R连接，配置为响应于第一信号输入端STU1的控制，将正扫电源端D提供的正扫电压写入上拉节点PU；以及，响应于第二输入信号端STU2的控制，将反扫电源端R提供的反扫电压写入上拉节点PU。
感测控制电路1与信号输出端OUT、随机信号端OE连接，配置为响应于随机信号端OE的控制，将信号输出端OUT提供的输出信号写入感测控制节点H。
感测预充复位电路2，与第一时钟信号端CLKA、感测复位信号端STD、第二电源端连接，配置为响应于感测控制节点H处电压的控制，将处于有效电平状态的电压信号写入至上拉节点PU；以及，响应于感测复位信号端STD的控制，将第二工作电压写入上拉节点PU。
下拉控制电路4与第一电源端和第二电源端连接，配置为向下拉节点PD写入与上拉节点PU处的电压相位相反的电压。
显示降噪电路5与第一信号输入端STU1、第二输入信号端STU2、正扫电源端D、反扫电源端R连接，配置为响应于第一信号输入端STU1的控制，将反扫电压写入下拉节点PD；以及，响应于第二输入信号端STU2的控制，将正扫电压写入下拉节点PD。
输出子电路6配置有至少一个信号输出端OUT，包括与信号输出端OUT一一对应设置的至少一个输出子电路6；输出子电路6，与上拉节点PU、下拉节点PD、对应的信号输出端OUT、对应的输出时钟信号端CLKD、复位电源端连接，配置为响应于上拉节点PU处电压的控制，将对应的输出时钟信号端CLKD所提供的输出时钟信号写入对应的信号输出端OUT；以及，响应于下拉节点PD处电压的控制，将复位电源端提供的复位工作电压写入对应的信号输出端OUT。
在一些实施例中，信号输出端OUT的数量为1～4个。需要说明的是，附图4仅示例性画出了1个信号输出端OUT，该情况不会对本公开的技术方案产生限制。
通过上述内容可见，在本公开中显示预充复位电路3和感测预充复位电路2可共用一个下拉控制电路4和共用一个输出电路。
在本公开中，本公开提供的移位寄存器可独自构成一个栅极驱动单元，因此本公开中的栅极驱动单元包括：一个显示预充复位电路、一个感测控制电路、一个感测预充复位电路、一个下拉控制电路、一个输出电路。由此可见，相较于现有的栅极驱动单元，本公开的技术方案通过共用下拉控制电路和输出电路，从而可至少省去一个下拉控制电路和一个输出电路；与此同时，本公开提供的移位寄存器中无需设置信号合并电路。
由此可见，相较于现有技术提供的栅极驱动单元，由本公开所提供的移位寄存器构成的栅极驱动单元，其可省去一个下拉控制电路、一个输出电路和一个信号合并电路，因此本公开的技术方案可减少栅极驱动单元中TFT的数量，有利于窄边框的实现。
在本公开实施例中，下拉控制电路4可响应于上拉节点PU的控制来向下拉节点PD写入与上拉节点PU处电压反向的电压。然而，在下拉控制电路4向下拉节点PD写入电压的过程中，下拉节点PD处的电压容易受到噪声干扰而产生漂移，从而造成误输出。为此，通过在移位寄存器中配置显示降噪电路5，可使得在显示预充阶段时以及在显示复位阶段时将与上拉节点PU的反向电压持续写入至下拉节点PD(在显示预充阶段时，上拉节点PU处电压为有效电平，显示降噪电路5向下拉节点PD输出的电压处于非有效电平；在显示复位阶段时，上拉节点PU处电压为非有效电平，显示降噪电路5向下拉节点PD输出的电压处于有效电平)，从而能够实现对下拉节点PD进行降噪处理，以保证信号输出端OUT的稳定输出。
此外，本公开实施例所提供的移位寄存器可以支持栅极驱动电路的正向扫描(从第1级移位寄存器至第N级移位寄存器依次进行扫描输出)和反向扫描(从第N级移位寄存器至第1级移位寄存器依次进行扫描输出)，即能够支持栅极驱动电路进行双向扫描，具体可参见后续描述。
图5为本公开实施例提供的一种移位寄存器的电路结构示意图，如图5所示，图5所示移位寄存器为基于图4所示移位寄存器的一种具体方案。
在一些实施例中，显示预充复位电路3包括：第一显示晶体管M1和第二显示晶体管M2。其中，第一显示晶体管M1的控制极与第一信号输入端STU1连接，第一显示晶体管M1的第一极与正扫电源端D连接，第一显示晶体管M1的第二极与上拉节点PU连接。第二显示晶体管M2的控制极与第二输入信号端STU2连接，第二显示晶体管M2的第一极与上拉节点PU连接，第二显示晶体管M2的第二极与反扫电源端R连接。
在一些实施例中，下拉控制电路4包括：第三显示晶体管M3和第四显示晶体管M4。
第三显示晶体管M3的控制极与第一电源端连接，第三显示晶体管M3的第一极与第一电源端连接，第三显示晶体管M3的第二极与下拉节点PD连接。第四显示晶体管M4的控制极与上拉节点PU连接，第四显示晶体管M4的第一极与下拉节点PD连接，第四显示晶体管M4的第二极与第二电源端连接。
在一些实施例中，显示降噪电路5包括：第五显示晶体管M5和第六显示晶体管M6。其中，第五显示晶体管M5的控制极与第一信号输入端STU1连接，第五显示晶体管M5的第一极与下拉节点PD连接，第五显示晶体管M5的第二极与反扫电源端R连接。第六显示晶体管M6的控制极与第二输入信号端STU2连接，第六显示晶体管M6的第一极与下拉节点PD连接，第五显示晶体管M5的第二极与正扫电源端D连接。
在一些实施例中，输出子电路6包括：第七显示晶体管M7和第八显示晶体管M8。其中，第七显示晶体管M7的控制极与上拉节点PU连接，第七显示晶体管M7的第一极与输出时钟信号端CLKD连接，第七显示晶体管M7的第二极与对应的信号输出端OUT连接。
第八显示晶体管M8的控制极与下拉节点PD连接，第八显示晶体管M8的第一极与对应的信号输出端OUT连接，第八显示晶体管M8的第二极与第三电源端连接。
在一些实施例中，该移位寄存器还包括：第一电容C1，第一电容C1的第一端与上拉节点PU连接，第一电容C1的第二端与信号输出端OUT连接。第一电容C1可用于在显示输出阶段和感测输出阶段保证上拉节点PU的电压始终处于有效电平状态。
在一些实施例中，感测控制电路1包括：第一感测晶体管T1；第一感测晶体管T1的控制极与随机信号端OE连接，第一感测晶体管T1的第一极与信号输出端OUT连接，第一感测晶体管T1的第二极与感测控制节点H连接。
在一些实施例中，感测预充复位电路2包括：第二感测晶体管T2、第三感测晶体管T3和第四感测晶体管T4。其中，第二感测晶体管T2的控制极与感测控制节点H连接，第二感测晶体管T2的第一极与第一时钟信号端CLKA连接，第二感测晶体管T2的第二极与第三感测晶体管T3的第一极连接。第三感测晶体管T3的控制极与第一时钟信号端CLKA连接，第三感测晶体管T3的第二极与上拉节点PU连接。第四感测晶体管T4的控制极与感测复位信号端STD连接，第四感测晶体管T4的第一极与上拉节点PU连接，第四感测晶体管T4的第二极与第二电源连接。
在一些实施例中，为维持感测控制节点H处电压的稳定，该移位寄存器还包括：第二电容C2，第二电容C2的第一端与感测控制节点H连接，第二电容C2的第二端与第二电源端连接。
为便于本领域技术人员更好的理解本公开的技术方案，下面将结合附图来对图5所示移位寄存器的工作过程进行详细描述。其中，正扫电源端D提供的正扫电压为高电平电压VGH，反扫电源端R提供的反扫电压为低电平电压VGL1，第一电源端提供的第一工作电压为高电平电压VGH，第二电源端提供的第二工作电压为低电平工作电压VGL1，复位电源端提供的复位工作电压为低电平工作电压VGL2。
图6a为图5所示移位寄存器对应于栅极驱动电路进行正向扫描时的一种工作时序图，如图6a所示，图6a示出了栅极驱动电路进行正向扫描时移位寄存器的工作时序。该移位寄存器工作过程包括如下6个阶段：
在显示预充阶段t1，第一信号输入端STU1提供的第一输入信号处于高电平状态，第二输入信号端STU2提供的第二输入信号处于低电平状态，随机信号端OE提供的随机信号处于低电平状态，第一时钟信号端CLKA提供的第一时钟信号处于低电平状态，感测复位信号端STD提供的感测复位信号处于低电平状态，输出时钟信号端CLKD提供的输出时钟信号处于低电平状态。
由于第一输入信号处于高电平状态，第二输入信号处于低电平状态，则第一显示晶体管M1导通且第二显示晶体管M2截止，正扫电压VGH可通过第一显示晶体管M1写入至上拉节点PU，上拉节点PU的电压为高电平状态。
由于上拉节点PU的电压为高电平状态，则第四显示晶体管M4和第七显示晶体管M7导通，第二工作电压VGL1通过第四显示晶体管M4写入至下拉节点PD，此时第三显示晶体管M3等同于一个电阻，下拉节点PD的电压为低电平状态，第八显示晶体管M8截止。与此同时，由于第一输入信号处于高电平状态，则第五显示晶体管M5导通，反扫电压VGL1通过第五显示晶体管M5写入至下拉节点PD，以对下拉节点PD进行降噪处理。
由于第七显示晶体管M7导通，则输出时钟信号可通过第七显示晶体管M7写入至对应的信号输出端OUT，又由于输出时钟信号处于低电平状态，因此信号输出端OUT输出低电平信号。
由于随机信号处于低电平状态，则第一感测晶体管T1均截止，感测控制节点H处于浮接(Floaing)状态，感测控制节点H的电压维持前一阶段的低电平状态，此时第二感测晶体管T2、第三感测晶体管T3、第四感测晶体管T4均处于截止状态。需要说明的是，由于第一感测晶体管T1截止，因此输出信号无论是处于高电平状态还是处于低电平状态，均不会对感测控制节点H的电压产生影响。
在显示输出阶段t2，包括：显示有效电平输出阶段t21(也可称为感测控制阶段)和显示非有效电平输出阶段t22。其中，第一信号输入端STU1提供的第一输入信号处于低电平状态，第二输入信号端STU2提供的第二输入信号处于低电平状态，随机信号端OE提供的随机信号在显示有效电平输出阶段t21处于高电平状态且在显示非有效电平输出阶段t22处于低电平状态，第一时钟信号端CLKA提供的第一时钟信号处于低电平状态，感测复位信号端STD提供的感测复位信号处于低电平状态，输出时钟信号端CLKD提供的输出时钟信号在显示有效电平输出阶段t21处于高电平状态且在显示非有效电平输出阶段t22处于低电平状态。
由于第一输入信号处于低电平状态，第二输入信号处于低电平状态，则第一显示晶体管M1和第二显示晶体管M2均截止，上拉节点PU处于浮接状态。第四晶体管持续导通，下拉节点PD维持低电平状态，第八显示晶体管M8维持截止状态。
由于刚进入显示有效电平输出阶段t21时，输出时钟信号由低电平状态切换至高电平状态，则信号输出端OUT输出高电平信号。与此同时，在第一电容C1的自举作用下，上拉节点PU的电压被上拉至更高状态。本实施例中，假定各时钟信号处于高电平时对应的电压为VGH、处于低电平状态时对应的电压为VGL(近似为0V)，则在显示预充阶段t1时，上拉节点PU的电压近似为VGH，而在显示有效电平输出阶段t21的初始时刻时，上拉节点PU的电压可被上拉至近似2*VGH。
在显示有效电平输出阶段t21结束进入显示非有效电平输出阶段t22时，输出时钟信号由高电平切换至低电平状态，则信号输出端OUT输出低电平信号；与此同时，在第一电容C1的自举作用下，上拉节点PU的电压下降至在显示驱动阶段的初始时刻的水平，即下降至VGH，此时上拉节点PU仍处于高电平状态，第七显示晶体管M7维持导通。
需要说明的是，在进入显示有效电平输出阶段t21(对应于感测控制阶段)时，由于随机信号处于高电平状态，因此第一感测晶体管T1导通。此时，由于信号输出端OUT输出高电平信号，因此该高电平信号可通过第一感测晶体管T1写入至感测控制节点H，感测控制节点H处的电压处于高电平状态。此时，第二感测晶体管T2导通，第一时钟信号可通过第二感测晶体管T2写入至第三感测晶体管T3的第一极。但是，由于第一时钟信号处于低电平状态，因此第三感测晶体管T3截止。在有效电平输出阶段结束时，由于随机信号处于低电平状态，因此第一感测晶体管T1截止，感测控制节点H处于floating状态。在第二电容C2的作用下，感测控制节点H处的电压可维持高电平状态。
在显示复位阶段t3，第一信号输入端STU1提供的第一输入信号处于低电平状态，第二输入信号端STU2提供的第二输入信号处于高电平状态，随机信号端OE提供的随机信号处于低电平状态，第一时钟信号端CLKA提供的第一时钟信号处于低电平状态，感测复位信号端STD提供的感测复位信号处于低电平状态，输出时钟信号端CLKD提供的输出时钟信号在低电平状态和高电平状态之间发生切换。
由于第二输入信号处于高电平状态，因此第二显示晶体管M2导通，反扫电压VGL1通过第二显示晶体管M2写入至上拉节点PU，上拉节点PU处于低电平状态，则第四显示晶体管M4和第七显示晶体管M7均截止。此时，第一工作电压VGH通过第三显示晶体管M3写入至下拉节点PD，下拉节点PD处于高电平状态，第八显示晶体管M8导通。与此同时，由于第二输入信号处于高电平状态，则第六显示晶体管M6导通，正扫电压VGH通过第六显示晶体管M6写入至下拉节点PD，以对下拉节点PD进行降噪处理。
由于第八显示晶体管M8导通，因此复位工作电压VGL2通过第八晶体管写入至信号输出端OUT，信号输出端OUT输出低电平信号，即完成显示复位。
在显示复位阶段t3过程中，由于随机信号和第一时钟信号时钟始终处于低电平状态，则第一感测晶体管T1和第三感测晶体管T3始终维持截止状态。由于感测控制节点H始终处于高电平状态，则第二感测晶体管T2始终维持导通状态。由于感测复位信号处于低电平状态，则第四感测晶体管T4始终维持截止状态。
在显示复位阶段t3结束至感测预充阶段t4开始，像素电路中各晶体管均维持显示复位阶段t3时的状态。
在感测预充阶段t4，第一信号输入端STU1提供的第一输入信号处于低电平状态，第二输入信号端STU2提供的第二输入信号处于低电平状态，随机信号端OE提供的随机信号处于低电平状态，第一时钟信号端CLKA提供的第一时钟信号处于高电平状态，感测复位信号端STD提供的感测复位信号处于低电平状态，输出时钟信号端CLKD提供的输出时钟信号在低电平状态。
由于随机信号处于低电平状态，因此第一感测晶体管T1截止，感测控制节点H处于floating状态维持前一阶段的高电平状态，第二感测晶体管T2处于导通状态，处于高电平状态的第一时钟信号通过第二感测晶体管T2写入至第三感测晶体管T3的第一极。又由于第一时钟信号处于高电平状态，因此第三感测晶体管T3导通，处于高电平状态的第一时钟信号可通过第三感测晶体管T3写入至上拉节点PU，上拉节点PU处于高电平状态。
由于上拉节点PU的电压为高电平状态，则第四显示晶体管M4和第七显示晶体管M7导通，第二工作电压VGL1通过第四显示晶体管M4写入至下拉节点PD，此时第三显示晶体管M3等同于一个电阻，下拉节点PD的电压为低电平状态，第八显示晶体管M8截止。与此同时，由于第一输入信号处于高电平状态，则第五显示晶体管M5导通，第二工作电压VGL1通过第五显示晶体管M5写入至下拉节点PD，以对下拉节点PD进行降噪处理。
由于第七显示晶体管M7导通，则输出时钟信号可通过第七显示晶体管M7写入至对应的信号输出端OUT，又由于输出时钟信号处于低电平状态，因此信号输出端OUT输出低电平信号。
在感测输出阶段t5，包括：感测有效电平输出阶段和感测非有效电平输出阶段。其中，第一信号输入端STU1提供的第一输入信号处于低电平状态，第二输入信号端STU2提供的第二输入信号处于低电平状态，随机信号端OE提供的随机信号处于低电平状态，第一时钟信号端CLKA提供的第一时钟信号处于低电平状态，感测复位信号端STD提供的感测复位信号处于低电平状态，输出时钟信号端CLKD提供的输出时钟信号在感测有效电平输出阶段处于高电平状态且在感测非有效电平输出阶段处于低电平状态。
由于随机信号处于低电平状态，因此第一感测晶体管T1截止，感测控制节点H处于floating状态维持前一阶段的高电平状态，第二感测晶体管T2处于导通状态，处于低电平状态的第一时钟信号通过第二感测晶体管T2写入至第三感测晶体管T3的第一极。又由于第一时钟信号处于低电平状态，因此第三感测晶体管T3截止。与此同时，由于感测复位信号处于低电平状态，因此第四感测晶体管T4截止。
由于第一输入信号处于低电平状态，第二输入信号处于低电平状态，则第一显示晶体管M1和第二显示晶体管M2均截止，上拉节点PU处于浮接状态。第四晶体管持续导通，下拉节点PD维持低电平状态，第八显示晶体管M8维持截止状态。
由于刚进入感测有效电平输出阶段时，输出时钟信号由低电平状态切换至高电平状态，则信号输出端OUT输出高电平信号。与此同时，在第一电容C1的自举作用下，上拉节点PU的电压被上拉至更高状态。本实施例中，假定各时钟信号处于高电平时对应的电压为VGH、处于低电平状态时对应的电压为VGL(近似为0V)，则在显示预充阶段t1时，上拉节点PU的电压近似为VGH，而在感测有效电平输出阶段的初始时刻时，上拉节点PU的电压可被上拉至近似2*VGH。
在感测有效电平输出阶段结束进入感测非有效电平输出阶段时，输出时钟信号由高电平切换至低电平状态，则信号输出端OUT输出低电平信号；与此同时，在第一电容C1的自举作用下，上拉节点PU的电压下降至在显示驱动阶段的初始时刻的水平，即下降至VGH，此时上拉节点PU仍处于高电平状态，第七显示晶体管M7维持导通。
在感测复位阶段t6，第一信号输入端STU1提供的第一输入信号处于低电平状态，第二输入信号端STU2提供的第二输入信号处于低电平状态，随机信号端OE提供的随机信号处于高电平状态，第一时钟信号端CLKA提供的第一时钟信号处于低电平状态，感测复位信号端STD提供的感测复位信号处于高电平状态，输出时钟信号端CLKD提供的输出时钟信号处于低电平状态。
由于感测复位信号处于高电平状态，则第四感测晶体管T4导通，第二工作电压VGL1通过第四感测晶体管T4写入至上拉节点PU，上拉节点PU处于低电平状态，第四显示晶体管M4和第七显示晶体管M7均截止。此时，第一工作电压VGH通过第三显示晶体管M3写入至下拉节点PD，下拉节点PD处于高电平状态，第八显示晶体管M8导通。与此同时，由于第八显示晶体管M8导通，因此复位工作电压VGL2通过第八晶体管写入至信号输出端OUT，信号输出端OUT输出低电平信号，即完成感测复位。
在感测复位阶段t6过程中，由于随机信号处于高电平状态，因此第一感测晶体管T1导通，处于信号输出端OUT输出的低电平信号通过第一感测晶体管T1写入至感测控制节点H，感测控制节点H处于低电平状态，第二感测晶体管T2截止。
图6b为图5所示移位寄存器对应于栅极驱动电路进行反向扫描时的一种工作时序图，如图6b所示，图6b示出了栅极驱动电路进行反向扫描时移位寄存器的工作时序。其中，正扫电源端D提供的正扫电压为低电平电压VGL1，反扫电源端R提供的反扫电压为高电平电压VGH，第一电源端提供的第一工作电压为高电平电压VGH，第二电源端提供的第二工作电压为低电平工作电压VGL1，复位电源端提供的复位工作电压为低电平工作电压VGL2。
与图6a中时序不同的是，在图6b所示时序图中，在显示预充阶段t1，第一信号输入端STU1提供的第一输入信号处于低电平状态，第二输入信号端STU2提供的第二输入信号处于高电平状态，第一显示晶体管M1截止，第二显示晶体管M2导通，反扫电压VGH通过第二显示晶体管M2写入至上拉节点PU，以对上拉节点PU进行预充电处理。在显示复位阶段t3，第一信号输入端STU1提供的第一输入信号处于高电平状态，第二输入信号端STU2提供的第二输入信号处于低电平状态，第一显示晶体管M1导通，第二显示晶体管M2截止，正扫电压VGL1通过第一显示晶体管M1写入至上拉节点PU，以对上拉节点PU进行复位处理。
对于在栅极驱动电路进行反向扫描时，移位寄存器在各阶段的具体工作过程，可参见前述实施例中相应内容，此处不再赘述。
基于上述内容可见，本公开实施例提供的移位寄存器可支持栅极驱动电路的双向扫描。
在一些实施例中，该移位寄存器还包括：上拉降噪电路；上拉降噪电路包括：第九显示晶体管M9，第九显示晶体管M9的控制极与下拉节点PD连接，第九显示晶体管M9的第一极与上拉节点PU连接，第九显示晶体管M9的第二极与第二电源端连接。其中，上拉降噪电路用于在下拉节点PD的电压处于有效电平状态时将处于非有效电平的状态的第二工作电压写入至上拉节点PU，以对上拉节点PU进行降噪处理；该上拉降噪电路不是本实施例中的必要结构。
在一些实施例中，该移位寄存器还包括：感测降噪电路；感测降噪电路包括：第六感测晶体管和第七感测晶体管。其中，第六感测晶体管的控制极与第一时钟信号端CLKA连接，第六感测晶体管的第一极与下拉节点PD连接，第六感测晶体管的第二极与第七感测晶体管的第一极连接；第七感测晶体管的控制极与感测控制节点H连接，第七感测晶体管的第二极与第二电源端连接。在感测预充阶段t4时，第一时钟信号和感测控制节点H均处于高电平状态，此时第二工作电压VGL1可通过第七感测晶体管和第六感测晶体管写入至下拉节点PD，以对下拉节点PD进行降噪处理。该上拉降噪电路不是本实施例中的必要结构。
图7为本公开实施例提供的另一种移位寄存器的电路结构示意图，图8为图7所示移位寄存器的一种工作时序图，如图7和图8所示，与图5所示移位寄存器中不同的是，本实施例中的信号输出端OUT/OUT’/OUT”的数量为3个，相应地，输出子电路6/6’/6”的数量为3个。各输出子电路6/6’/6”中的第七显示晶体管M7/M7’/M7”同时导通或截止，各输出子电路6中的第八显示晶体管M8/M8’/M8”同时导通或截止。
图7所示移位寄存器的工作过程与图5所示移位寄存器的工作过程相同，具体内容可参见前述内容，此处不再赘述。
作为一种可选方案，输出子电路6和输出子电路6’均连接输出时钟信号端CLKD，输出子电路6”连接输出时钟信号端CLKE；3个信号输出端中的1个信号输出端OUT，用作向自身的感测控制电路1提供输入信号，以及向栅极驱动电路中的其他移位寄存器提供级联信号；另外2个信号输出端OUT’/OUT”分别用作向对应行像素单元内显示开关晶体管QTFT的控制极所连接的栅线G1、感测开关晶体管STFT的控制极所连接的栅线G2提供驱动信号(该信号输出端OUT’所对应的输出时钟信号端CLKD和信号输出端OUT’所对应的输出时钟信号端CLKE的时序可参见图8所示)。
需要说明的是，本公开技术方案对信号输出端OUT和输出子电路6的数量不作限定，对于各输出子电路6所连接的输出时钟信号端CLKD中加载的输出时钟信号也不作限定，即这些输出时钟信号端CLKD中所加载的输出时钟信号可以相同，也可以不同。
图9为本公开实施例提供的又一种移位寄存器的电路结构示意图，如图9所示，与图5和图7所示移位寄存器中不同的是，图9所示移位寄存器中设置有防漏电电路。
在一些实施例中，防漏电电路包括：第一防漏电晶体管S1、第二防漏电晶体管S2、第三防漏电晶体管S3、第四防漏电晶体管S4、第五防漏电晶体管S5、第六防漏电晶体管S6和第七防漏电晶体管S7。其中，第一显示晶体管M1的第二极通过第二防漏电晶体管S2与上拉节点PU连接，第二显示晶体管M2的第二极通过第三防漏电晶体管S3与反扫电源端R连接，第九显示晶体管M9的第二极通过第四防漏电晶体管S4与第二电源端连接，第一感测晶体管T1的第一极通过第六防漏电晶体管S6与信号输出端OUT连接，第四感测晶体管T4的第二极通过第七防漏电晶体管S7与第二电源端连接。
第一防漏电晶体管S1的控制极与上拉节点PU连接，第一防漏电晶体管S1的第一极与第一电源端连接，第一防漏电晶体管S1的第二极与防漏电节点E连接。
第二防漏电晶体管S2的控制极与第一信号输入端STU1连接，第二防漏电晶体管S2的第一极与第一显示晶体管M1的第二极、防漏电节点E连接，第二防漏电晶体管S2的第二极与上拉节点PU连接。
第三防漏电晶体管S3的控制极与第二输入信号端STU2连接，第三防漏电晶体管S3的第一极与第二显示晶体管M2的第二极、防漏电节点E连接，第三防漏电晶体管S3的第二极与反扫电源端R连接。
第四防漏电晶体管S4的控制极与下拉节点PD连接，第四防漏电晶体管S4的第一极与第九显示晶体管M9的第二极、防漏电节点E连接，第四防漏电晶体管S4的第二极与第二电源端连接。
第五防漏电晶体管S5的控制极与感测控制节点H连接，第五防漏电晶体管S5的第一极与第一电源端连接，第五防漏电晶体管S5的第二极与第一感测晶体管T1的第一极、第六防漏电晶体管S6的第二极连接。
第六防漏电晶体管S6的控制极与随机信号端OE连接，第六防漏电晶体管S6的第一极信号输出端OUT连接，第六防漏电晶体管S6的第二极与第一感测晶体管T1的第一极连接。
第七防漏电晶体管S7的控制极与感测复位信号端STD连接，第七防漏电晶体管S7的第一极与防漏电节点E、第四感测晶体管T4的第二极连接，第七防漏电晶体管S7的第二极与第二电源端连接。
通过设置上述第一防漏电晶体管S1～第七防漏电晶体管S7，可有效防止第一显示晶体管M1、第二显示晶体管M2、第九显示晶体管M9、第一感测晶体管T1和第四感测晶体管T4产生漏电流。
图10为本公开实施例提供的再一种移位寄存器的电路结构示意图，如图10所示，与前述移位寄存器中不同的是，图10所示移位寄存器中的感测预充复位电路2包括：第二感测晶体管T2、第三感测晶体管T3、第四感测晶体管T4和第五感测晶体管T5。
其中，第二感测晶体管T2的控制极与感测控制节点H连接，第二感测晶体管T2的第一极与第一时钟信号端CLKA连接，第二感测晶体管T2的第二极与第三感测晶体管T3的第一极、第五感测晶体管T5的控制极连接。
第三感测晶体管T3的控制极与下拉节点PD连接，第三感测晶体管T3的第二极与第二电源端连接。
第四感测晶体管T4的控制极与感测复位信号端STD连接，第四感测晶体管T4的第一极与上拉节点PU连接，第四感测晶体管T4的第二极与第二电源连接。
第五感测晶体管T5的第一极与第一电源端连接，第五感测晶体管T5的第二极与上拉节点PU连接。
在一些实施例中，移位寄存器中还包括第二电容C2，第二电容C2的第一端与感测控制节点H连接，第二电容C2的第二端与第五感测晶体管T5的控制极连接(图11中所示)或者与第二电源端连接(未给出相应附图)。
图10所示移位寄存器的驱动时序可采用图6中所示，图10所示移位寄存器的驱动过程与图6所示移位寄存器的驱动过程相同，此处不再赘述。
图11为本公开实施例提供的再一种移位寄存器的电路结构示意图，如图11所示，与图10所示移位寄存器中不同的，本实施例中的信号输出端OUT/OUT’/OUT”的数量为3个，相应地，输出子电路6/6’/6”的数量为3个。各输出子电路6/6’/6”中的第七显示晶体管M7/M7’/M7”同时导通或截止，各输出子电路6中的第八显示晶体管M8/M8’/M8”同时导通或截止。输出子电路6和输出子电路6’均连接输出时钟信号端CLKD，输出子电路6”连接输出时钟信号端CLKE。
图12为本公开实施例提供的再一种移位寄存器的电路结构示意图，如图12所示，与图10和图11所示移位寄存器中不同的是，图12所示移位寄存器中设置有防漏电电路。
在一些实施例中，防漏电电路包括：第一防漏电晶体管S1、第二防漏电晶体管S2、第三防漏电晶体管S3、第四防漏电晶体管S4、第五防漏电晶体管S5、第六防漏电晶体管S6和第七防漏电晶体管S7。对于图12中各防漏电晶体管的具体描述，可参见前述实施例中对图9的描述内容，此处不再赘述。
图13为本公开实施例提供的一种栅极驱动电路的电路结构示意图，图14为图13所示栅极驱动电路的一种工作时序图，如图13和图14所示，该栅极驱动电路包括：级联的N个移位寄存器A1/A2/A3/A4/A5/A6，其中移位寄存器A1/A2/A3/A4/A5/A6采用上述任一实施例所提供的移位寄存器，对于移位寄存器A1/A2/A3/A4/A5/A6的相应描述，可参见前述实施例中相应内容，此处不再赘述。
需要说明的是，图13中仅示例性画出了栅极驱动电路中的前6级移位寄存器。
其中，位于前m级的移位寄存器的第一信号输入端STU1与帧起始信号输入端STV连接，位于第i级的移位寄存器的第一信号输入端STU1与位于第i-m级移位寄存器的一个信号输出端OUT连接，其中，m为预先设置的正整数，m+1≤i≤N，且i为正整数。各级移位寄存器的OE与随机信号输入端OE’连接；位于第N-m级至第N级的移位寄存器的第二输入信号端STU2与帧复位信号输入端(未示出)连接，位于第k级的第二输入信号端STU2与位于第k+m级移位寄存器的一个信号输出端OUT连接，其中1≤k≤N-m，且k为正整数；各级移位寄存器的感测复位信号端STD与感测复位信号端RST连接。各级移位寄存器的第一时钟信号端CLKA与第一时钟信号线CKA连接，各级移位寄存器的感测复位信号端STD与感测复位信号线RST连接。
在进行正向扫描时，帧起始信号输入端STV提供帧起始信号，帧复位信号输入端提供帧复位信号。在进行反向扫描时，帧起始信号输入端STV提供帧复位信号，帧复位信号输入端提供帧起始信号。
在一些实施例中，当各级移位寄存器配置有对应的3个信号输出端(各级移位寄存器具有3个输出子电路)，分别为第一级联信号输出端OUT、第一驱动信号输出端OUT’和第二驱动信号输出端OUT”。
其中，各级移位寄存器的感测控制电路所连接的信号输出端为本级移位寄存器所对应的第一级联信号输出端OUT；位于第i级的移位寄存器的第一信号输入端STU1与位于第i-m级移位寄存器的第一级联信号输出端OUT连接；位于第k级的移位寄存器的第二输入信号端STU2与位于第k+m级移位寄存器的第一级联信号输出端OUT连接；各级移位寄存器的第一驱动信号输出端OUT’和第二驱动信号输出端OUT”分别与对应行的两条栅线连接。
在一些实施例中，m取值为3。即，前3级的移位寄存器的第一信号输入端STU1与帧起始信号输入端STV连接，位于第N-3级至第N级的移位寄存器的第二输入信号端STU2与帧复位信号输入端(未示出)连接，位于第i级的移位寄存器的第一信号输入端STU1与位于第i-3级移位寄存器的第一级联信号输出端OUT连接，位于第k级的移位寄存器的第二输入信号端STU2与位于第k+3级移位寄存器的第一级联信号输出端OUT连接。
作为一种可选实施例方案，针对该栅极驱动电路，可以配置12条输出时钟信号线，分别为6条第一输出时钟信号线CKD1～CKD6和6条第二输出时钟信号线CKE1～CKE6。
其中，位于第6j-5级的移位寄存器中，配置有第一级联信号输出端OUT的输出子电路所连接的输出时钟信号端CKD，以及配置有第一驱动信号输出端OUT’的输出子电路所连接的输出时钟信号端CKD，均与第一输出时钟信号线CKD1连接；配置有第二驱动信号输出端OUT”的输出子电路所连接的输出时钟信号端CKE，其与第二输出时钟信号线CKE1连接。其中，6j≤N，且j为整数。
位于第6j-4级的移位寄存器中，配置有第一级联信号输出端OUT的输出子电路所连接的输出时钟信号端CKD，以及配置有第一驱动信号输出端OUT’的输出子电路所连接的输出时钟信号端CKD，均与第一输出时钟信号线CKD2连接；配置有第二驱动信号输出端OUT”的输出子电路所连接的输出时钟信号端CKE，其与第二输出时钟信号线CKE2连接。
位于第6j-3级的移位寄存器中，配置有第一级联信号输出端OUT的输出子电路所连接的输出时钟信号端CKD，以及配置有第一驱动信号输出端OUT’的输出子电路所连接的输出时钟信号端CKD，均与第一输出时钟信号线CKD3连接；配置有第二驱动信号输出端OUT”的输出子电路所连接的输出时钟信号端CKE，其与第二输出时钟信号线CKE3连接。
位于第6j-2级的移位寄存器中，配置有第一级联信号输出端OUT的输出子电路所连接的输出时钟信号端CKD，以及配置有第一驱动信号输出端OUT’的输出子电路所连接的输出时钟信号端CKD，均与第一输出时钟信号线CKD4连接；配置有第二驱动信号输出端OUT”的输出子电路所连接的输出时钟信号端CKE，其与第二输出时钟信号线CKE4连接。
位于第6j-1级的移位寄存器中，配置有第一级联信号输出端OUT的输出子电路所连接的输出时钟信号端CKD，以及配置有第一驱动信号输出端OUT’的输出子电路所连接的输出时钟信号端CKD，均与第一输出时钟信号线CKD5连接；配置有第二驱动信号输出端OUT”的输出子电路所连接的输出时钟信号端CKE，其与第二输出时钟信号线CKE5连接。
位于第6j级的移位寄存器中，配置有第一级联信号输出端OUT的输出子电路所连接的输出时钟信号端CKD，以及配置有第一驱动信号输出端OUT’的输出子电路所连接的输出时钟信号端CKD，均与第一输出时钟信号线CKD6连接；配置有第二驱动信号输出端OUT”的输出子电路所连接的输出时钟信号端CKE，其与第二输出时钟信号线CKE6连接。
连接同一移位寄存器的一条第一输出时钟信号线和一条第二输出时钟信号线(例如CKD1与CKE1，CKD2与CKE2)，两者在显示驱动阶段的时序相同，而在感测阶段的时序可能相同(在感测阶段时第一驱动信号输出端OUT’和第二驱动信号输出端OUT”需要输出相同波形信号时)，也可能不同(在感测阶段时第一驱动信号输出端OUT’和第二驱动信号输出端OUT”需要输出不同波形信号时)。需要说明的是，图14中仅示例性画出了栅极驱动电路进行正向扫描时连续三帧的驱动时序。
本公开实施例还提供了一种显示装置，该显示装置包括：栅极驱动电路，该栅极驱动电路采用上述实施例所提供的栅极驱动电路。
图15为本公开实施例提供的一种栅极驱动方法的流程图，如图15所示，该栅极驱动方法基于前述任一实施例所提供的移位寄存器，当栅极驱动电路采用正向扫描时，该栅极驱动方法包括：
步骤Q101、在显示预充阶段，显示预充复位电路响应于第一信号输入端所提供的第一输入信号的控制，将正扫电源端提供的处于有效电平状态的正扫电压写入至上拉节点；显示降噪电路响应于第一信号输入端所提供的第一输入信号的控制，将反扫电源端提供的处于非有效电平状态的反扫电压写入至下拉节点。
步骤Q102、在显示输出阶段，输出子电路响应于处于有效电平状态的上拉节点的电压的控制，将输出时钟信号端所提供的输出时钟信号写入至对应的信号输出端；其中，在显示输出阶段中，输出时钟信号处于有效电平状态的阶段为感测控制阶段，在感测控制阶段，感测控制电路响应于随机信号端提供的随机信号的控制，将信号输出端输出的处于有效电平状态的输出信号写入至感测控制节点。
步骤Q103、在显示复位阶段，显示预充复位电路响应于第二输入信号端所提供的第二输入信号的控制，将反扫电压端提供的处于非有效电平状态的反扫电压写入至上拉节点；以及，显示降噪电路响应于第二输入信号端所提供的第二输入信号的控制，将正扫电源端提供的处于有效电平状态的正扫电压写入至下拉节点；输出子电路响应于处于有效电平状态的下拉节点的电压的控制，将复位电源端提供的处于非有效电平状态的复位工作电压写入至信号输出端。
步骤Q104、在感测预充阶段，感测预充电路响应于感测控制节点的电压、第一时钟信号端提供的第一时钟信号的控制，将处于有效电平状态的电压信号写入至上拉节点。
步骤Q105、在感测输出阶段，输出子电路响应于处于有效电平状态的上拉节点的电压的控制，将输出时钟信号端所提供的输出时钟信号写入至对应的信号输出端。
步骤Q106、在感测复位阶段，感测预充复位电路响应于感测复位信号端所提供的感测复位信号的控制，将第二电源端提供的处于非有效电平状态的第二工作电压写入至上拉节点；输出子电路响应于处于有效电平状态的下拉节点的电压的控制，将复位电源端提供的处于非有效电平状态的复位工作电压写入至信号输出端。
对于上述步骤Q101～步骤Q106的具体描述，可参见前述实施例中相应内容，此处不再赘述。
图16为本公开实施例提供的另一种栅极驱动方法的流程图，如图16所示，该栅极驱动方法基于前述任一实施例所提供的移位寄存器，当栅极驱动电路采用反向扫描时，该栅极驱动方法包括：
步骤S201、在显示预充阶段，显示预充复位电路响应于第二信号输入端所提供的第二输入信号的控制，将反扫电源端提供的处于有效电平状态的反扫电压写入至上拉节点；显示降噪电路响应于第二信号输入端所提供的第二输入信号的控制，将正扫电源端提供的处于非有效电平状态的正扫电压写入至下拉节点。
步骤S202、在显示输出阶段，输出子电路响应于处于有效电平状态的上拉节点的电压的控制，将输出时钟信号端所提供的输出时钟信号写入至对应的信号输出端；其中，在显示输出阶段中，输出时钟信号处于有效电平状态的阶段为感测控制阶段，在感测控制阶段，感测控制电路响应于随机信号端提供的随机信号的控制，将信号输出端输出的处于有效电平状态的输出信号写入至感测控制节点。
步骤S203、在显示复位阶段，显示预充复位电路响应于第一输入信号端所提供的第一输入信号的控制，将正扫电压端提供的处于非有效电平状态的正扫电压写入至上拉节点；以及，显示降噪电路响应于第一输入信号端所提供的第一输入信号的控制，将反扫电源端提供的处于有效电平状态的反扫电压写入至下拉节点；输出子电路响应于处于有效电平状态的下拉节点的电压的控制，将复位电源端提供的处于非有效电平状态的复位工作电压写入至信号输出端。
步骤S204、在感测预充阶段，感测预充复位电路响应于感测控制节点的电压、第一时钟信号端提供的第一时钟信号的控制，将处于有效电平状态的电压信号写入至上拉节点。
步骤S205、在感测输出阶段，输出子电路响应于处于有效电平状态的上拉节点的电压的控制，将输出时钟信号端所提供的输出时钟信号写入至对应的信号输出端。
步骤S206、在感测复位阶段，感测预充复位电路响应于感测复位信号端所提供的感测复位信号的控制，将第二电源端提供的处于非有效电平状态的第二工作电压写入至上拉节点；输出子电路响应于处于有效电平状态的下拉节点的电压的控制，将复位电源端提供的处于非有效电平状态的复位工作电压写入至信号输出端。
对于上述步骤Q201～步骤Q206的具体描述，可参见前述实施例中相应内容，此处不再赘述。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (21)

1.一种移位寄存器，其特征在于，包括：显示预充复位电路、感测控制电路、感测预充复位电路、下拉控制电路、显示降噪电路和输出电路，所述感测控制电路、所述感测预充复位电路连接于感测控制节点，所述显示预充复位电路、所述感测预充复位电路、所述下拉控制电路、所述输出电路连接于上拉节点，所述下拉控制电路、所述显示降噪电路和所述输出电路连接于下拉节点，所述输出电路配置有至少一个信号输出端，所述输出电路包括与所述信号输出端一一对应设置的至少一个输出子电路；
所述显示预充复位电路，与第一信号输入端、第二输入信号端、正扫电源端、反扫电源端连接，配置为响应于所述第一信号输入端的控制，将所述正扫电源端提供的正扫电压写入所述上拉节点；以及，响应于所述第二输入信号端的控制，将所述反扫电源端提供的反扫电压写入所述上拉节点；
所述感测控制电路，与信号输出端、随机信号端连接，配置为响应于所述随机信号端的控制，将信号输出端提供的输出信号写入所述感测控制节点；
所述感测预充复位电路，与第一时钟信号端、感测复位信号端、第二电源端连接，配置为响应于所述感测控制节点处电压的控制，将处于有效电平状态的电压信号写入所述上拉节点；以及，响应于所述感测复位信号端的控制，将所述第二电源端提供的第二工作电压写入所述上拉节点；
所述下拉控制电路，与第一电源端、第二电源端连接，配置为向所述下拉节点写入与所述上拉节点处的电压相位相反的电压；
所述显示降噪电路，与所述第一信号输入端、所述第二输入信号端、所述正扫电源端、所述反扫电源端连接，配置为响应于所述第一信号输入端的控制，将所述反扫电压写入所述下拉节点；以及，响应于所述第二输入信号端的控制，将所述正扫电压写入所述下拉节点；
所述输出子电路，与所述上拉节点、所述下拉节点、对应的信号输出端、对应的输出时钟信号端、复位电源端连接，配置为响应于所述上拉节点处电压的控制，将对应的输出时钟信号端所提供的输出时钟信号写入对应的信号输出端；以及，响应于所述下拉节点处电压的控制，将所述复位电源端提供的复位工作电压写入对应的信号输出端。
2.根据权利要求1所述的移位寄存器，其特征在于，所述显示预充复位电路包括：第一显示晶体管和第二显示晶体管；
所述第一显示晶体管的控制极与所述第一信号输入端连接，所述第一显示晶体管的第一极与所述正扫电源端连接，所述第一显示晶体管的第二极与所述上拉节点连接；
所述第二显示晶体管的控制极与所述第二输入信号端连接，所述第二显示晶体管的第一极与所述上拉节点连接，所述第二显示晶体管的第二极与所述反扫电源端连接。
3.根据权利要求2所述的移位寄存器，其特征在于，还包括：防漏电电路；
所述防漏电电路包括：第一防漏电晶体管、第二防漏电晶体管和第三防漏电晶体管，所述第一显示晶体管的第二极通过所述第二防漏电晶体管与所述上拉节点连接，所述第二显示晶体管的第二极通过所述第三防漏电晶体管与所述反扫电源端连接；
所述第一防漏电晶体管的控制极与所述上拉节点连接，所述第一防漏电晶体管的第一极与所述正扫电源端连接，所述第一防漏电晶体管的第二极与防漏电节点连接；
所述第二防漏电晶体管的控制极与所述第一信号输入端连接，所述第二防漏电晶体管的第一极与所述第一显示晶体管的第二极、所述防漏电节点连接，所述第二防漏电晶体管的第二极与所述上拉节点连接；
所述第三防漏电晶体管的控制极与所述第二输入信号端连接，所述第三防漏电晶体管的第一极与所述第二显示晶体管的第二极、所述防漏电节点连接，所述第三防漏电晶体管的第二极与所述反扫电源端连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制电路包括：第三显示晶体管和第四显示晶体管；
所述第三显示晶体管的控制极与所述第一电源端连接，所述第三显示晶体管的第一极与所述第一电源端连接，所述第三显示晶体管的第二极与所述下拉节点连接；
所述第四显示晶体管的控制极与所述上拉节点连接，所述第四显示晶体管的第一极与所述下拉节点连接，所述第四显示晶体管的第二极与所述第二电源端连接。
5.根据权利要求1所述的移位寄存器，其特征在于，所述显示降噪电路包括：第五显示晶体管和第六显示晶体管；
所述第五显示晶体管的控制极与所述第一信号输入端连接，所述第五显示晶体管的第一极与所述下拉节点连接，所述第五显示晶体管的第二极与所述反扫电源端连接；
所述第六显示晶体管的控制极与所述第二输入信号端连接，所述第六显示晶体管的第一极与所述下拉节点连接，所述第五显示晶体管的第二极与所述正扫电源端连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括：第七显示晶体管和第八显示晶体管；
所述第七显示晶体管的控制极与所述上拉节点连接，所述第七显示晶体管的第一极与所述输出时钟信号端连接，所述第七显示晶体管的第二极与对应的所述信号输出端连接；
所述第八显示晶体管的控制极与所述下拉节点连接，所述第八显示晶体管的第一极与对应的所述信号输出端连接，所述第八显示晶体管的第二极与所述第三电源端连接。
7.根据权利要求1所述的移位寄存器，其特征在于，还包括：上拉降噪电路；
所述上拉降噪电路包括：第九显示晶体管；
所述第九显示晶体管的控制极与所述下拉节点连接，所述第九显示晶体管的第一极与所述上拉节点连接，所述第九显示晶体管的第二极与所述第二电源端连接。
8.根据权利要求7所述的移位寄存器，其特征在于，还包括：防漏电电路；
所述防漏电电路包括：第一防漏电晶体管和第四防漏电晶体管，所述第九显示晶体管的第二极通过所述第四防漏电晶体管与所述第二电源端连接；
所述第一防漏电晶体管的控制极与所述上拉节点连接，所述第一防漏电晶体管的第一极与所述第一电源端连接，所述第一防漏电晶体管的第二极与防漏电节点连接；
所述第四防漏电晶体管的控制极与所述下拉节点连接，所述第四防漏电晶体管的第一极与所述第九显示晶体管的第二极、所述防漏电节点连接，所述第四防漏电晶体管的第二极与所述第二电源端连接。
9.根据权利要求1所述的移位寄存器，其特征在于，所述感测控制电路包括：第一感测晶体管；
所述第一感测晶体管的控制极与所述随机信号端连接，所述第一感测晶体管的第一极与所述信号输出端连接，所述第一感测晶体管的第二极与所述感测控制节点连接。
10.根据权利要求9所述的移位寄存器，其特征在于，还包括：防漏电电路；
所述防漏电电路包括：第五防漏电晶体管和第六防漏电晶体管，第一感测晶体管的第一极通过所述第六防漏电晶体管与所述信号输出端连接；
所述第五防漏电晶体管的控制极与所述感测控制节点连接，所述第五防漏电晶体管的第一极与所述第一电源端连接，所述第五防漏电晶体管的第二极与所述第一感测晶体管的第一极、所述第六防漏电晶体管的第二极连接；
所述第六防漏电晶体管的控制极与所述随机信号端连接，所述第六晶体管的第一极与所述信号输出端连接，所述第六晶体管的第二极与所述感测控制节点连接。
11.根据权利要求1所述的移位寄存器，其特征在于，所述感测预充复位电路包括：第二感测晶体管、第三感测晶体管和第四感测晶体管；
所述第二感测晶体管的控制极与所述感测控制节点连接，所述第二感测晶体管的第一极与所述第一时钟信号端连接，所述第二感测晶体管的第二极与所述第三感测晶体管的第一极连接；
所述第三感测晶体管的控制极与所述第一时钟信号端连接，所述第三感测晶体管的第二极与所述上拉节点连接；
所述第四感测晶体管的控制极与所述感测复位信号端连接，所述第四感测晶体管的第一极与所述上拉节点连接，所述第四感测晶体管的第一极与所述第二电源连接。
12.根据权利要求1所述的移位机寄存器，其特征在于，所述感测预充复位电路包括：第二感测晶体管、第三感测晶体管、第四感测晶体管和第五感测晶体管；
所述第二感测晶体管的控制极与所述感测控制节点连接，所述第二感测晶体管的第一极与所述第一时钟信号端连接，所述第二感测晶体管的第二极与所述第三感测晶体管的第一极、第五感测晶体管的控制极连接；
所述第三感测晶体管的控制极与所述下拉节点连接，所述第三感测晶体管的第二极与所述第二电源端连接；
所述第四感测晶体管的控制极与所述感测复位信号端连接，所述第四感测晶体管的第一极与所述上拉节点连接，所述第四感测晶体管的第一极与所述第二电源连接；
所述第五感测晶体管的第一极与所述第一电源端连接，所述第五感测晶体管的第二极与所述上拉节点连接。
13.根据权利要求12所述的移位机寄存器，其特征在于，还包括：防漏电电路；
所述防漏电电路包括：第一防漏电晶体管和第七防漏电晶体管，所述第四感测晶体管的第二极通过所述第七防漏电晶体管与所述第二电源端连接；
所述第一防漏电晶体管的控制极与所述上拉节点连接，所述第一防漏电晶体管的第一极与所述第一电源端连接，所述第一防漏电晶体管的第二极与防漏电节点连接；
所述第七防漏电晶体管的控制极与所述感测复位信号端连接，所述第七晶体管的第一极与所述防漏电节点、所述第四感测晶体管的第二极连接。
14.根据权利要求1所述的移位机寄存器，其特征在于，还包括：感测降噪电路；
所述感测降噪电路包括：第六感测晶体管和第七感测晶体管；
所述第六感测晶体管的控制极与所述第一时钟信号端连接，所述第六感测晶体管的第一极与所述下拉节点连接，所述第六感测晶体管的第二极与所述第七感测晶体管的第一极连接；
所述第七感测晶体管的控制极与所述感测控制节点连接，所述第七感测晶体管的第二极与所述第二电源端连接。
15.根据权利要求1-14任一所述的移位寄存器，其特征在于，所述输出电路配置有3个信号输出端，所述输出电路包括与所述信号输出端一一对应设置的3个输出子电路。
16.一种栅极驱动电路，其特征在于，包括：级联的N个移位寄存器，所述移位寄存器采用上述权利要求1-15中任一所述移位寄存器；
位于前m级的移位寄存器的第一信号输入端与帧起始信号输入端连接，位于第i级的移位寄存器的第一信号输入端与位于第i-m级移位寄存器的一个信号输出端连接，其中，m为预先设置的正整数，m+1≤i≤N，且i为正整数；
各级移位寄存器的随机信号端与随机信号输入端连接；
位于第N-m级至第N级的移位寄存器的第二输入信号端与帧复位信号输入端连接，位于第k级的复位信号端与位于第k+m级移位寄存器的一个信号输出端连接，其中1≤k≤N-m，且k为正整数；
各级移位寄存器的感测复位信号端与感测复位信号端连接。
17.根据权利要求1所述的栅极驱动电路，其特征在于，当所述移位寄存器采用权利要求15中所述移位寄存器时，各级所述移位寄存器配置有对应的3个信号输出端，分别为第一级联信号输出端、第一驱动信号输出端和第二驱动信号输出端；
其中，各级移位寄存器的感测控制电路所连接的信号输出端为本级移位寄存器所对应的所述第一级联信号输出端；
其中，位于第i级的移位寄存器的第一信号输入端与位于第i-m级移位寄存器的第一级联信号输出端连接；
位于第k级的移位寄存器的第二输入信号端与位于第k+m级移位寄存器的第一级联信号输出端连接；
各级移位寄存器的所述第一驱动信号输出端和第二驱动信号输出端分别与对应行的两条栅线连接。
18.根据权利要求16或17所述的栅极驱动电路，其特征在于，m取值为3。
19.一种显示装置，其特征在于，包括：如上述权利要求16-18中任一所述的栅极驱动电路。
20.一种栅极驱动方法，其特征在于，所述栅极驱动方法基于移位寄存器，所述移位寄存器采用上述权利要求1-15中任一所述的移位寄存器，所述栅极驱动方法包括：
在显示预充阶段，所述显示预充复位电路响应于所述第一信号输入端所提供的第一输入信号的控制，将正扫电源端提供的处于有效电平状态的正扫电压写入至所述上拉节点；所述显示降噪电路响应于所述第一信号输入端所提供的第一输入信号的控制，将所述反扫电源端提供的处于非有效电平状态的反扫电压写入至所述下拉节点；
在显示输出阶段，所述输出子电路响应于处于有效电平状态的所述上拉节点的电压的控制，将所述输出时钟信号端所提供的输出时钟信号写入至对应的所述信号输出端；其中，在显示输出阶段中，输出时钟信号处于有效电平状态的阶段为感测控制阶段，在所述感测控制阶段，所述感测控制电路响应于所述随机信号端提供的随机信号的控制，将信号输出端输出的处于有效电平状态的输出信号写入至所述感测控制节点；
在显示复位阶段，所述显示预充复位电路响应于所述第二输入信号端所提供的第二输入信号的控制，将反扫电压端提供的处于非有效电平状态的反扫电压写入至所述上拉节点；以及，所述显示降噪电路响应于所述第二输入信号端所提供的第二输入信号的控制，将所述正扫电源端提供的处于有效电平状态的正扫电压写入至所述下拉节点；所述输出子电路响应于处于有效电平状态的所述下拉节点的电压的控制，将所述复位电源端提供的处于非有效电平状态的复位工作电压写入至所述信号输出端；
在感测预充阶段，所述感测预充电路响应于所述感测控制节点的电压、所述第一时钟信号端提供的第一时钟信号的控制，将处于有效电平状态的电压信号写入至所述上拉节点；
在感测输出阶段，所述输出子电路响应于处于有效电平状态的所述上拉节点的电压的控制，将所述输出时钟信号端所提供的输出时钟信号写入至对应的所述信号输出端；
在感测复位阶段，所述感测预充复位电路响应于所述感测复位信号端所提供的感测复位信号的控制，将所述第二电源端提供的处于非有效电平状态的第二工作电压写入至所述上拉节点；所述输出子电路响应于处于有效电平状态的所述下拉节点的电压的控制，将所述复位电源端提供的处于非有效电平状态的复位工作电压写入至所述信号输出端。
21.一种栅极驱动方法，其特征在于，所述栅极驱动方法基于移位寄存器，所述移位寄存器采用上述权利要求1-15中任一所述的移位寄存器，所述栅极驱动方法包括：
在显示预充阶段，所述显示预充复位电路响应于所述第二信号输入端所提供的第二输入信号的控制，将反扫电源端提供的处于有效电平状态的反扫电压写入至所述上拉节点；所述显示降噪电路响应于所述第二信号输入端所提供的第二输入信号的控制，将所述正扫电源端提供的处于非有效电平状态的正扫电压写入至所述下拉节点；
在显示输出阶段，所述输出子电路响应于处于有效电平状态的所述上拉节点的电压的控制，将所述输出时钟信号端所提供的输出时钟信号写入至对应的所述信号输出端；其中，在显示输出阶段中，输出时钟信号处于有效电平状态的阶段为感测控制阶段，在所述感测控制阶段，所述感测控制电路响应于所述随机信号端提供的随机信号的控制，将信号输出端输出的处于有效电平状态的输出信号写入至所述感测控制节点；
在显示复位阶段，所述显示预充复位电路响应于所述第一输入信号端所提供的第一输入信号的控制，将正扫电压端提供的处于非有效电平状态的正扫电压写入至所述上拉节点；以及，所述显示降噪电路响应于所述第一输入信号端所提供的第一输入信号的控制，将所述反扫电源端提供的处于有效电平状态的反扫电压写入至所述下拉节点；所述输出子电路响应于处于有效电平状态的所述下拉节点的电压的控制，将所述复位电源端提供的处于非有效电平状态的复位工作电压写入至所述信号输出端；
在感测预充阶段，所述感测预充电路响应于所述感测控制节点的电压、所述第一时钟信号端提供的第一时钟信号的控制，将处于有效电平状态的电压信号写入至所述上拉节点；
在感测输出阶段，所述输出子电路响应于处于有效电平状态的所述上拉节点的电压的控制，将所述输出时钟信号端所提供的输出时钟信号写入至对应的所述信号输出端；
在感测复位阶段，所述感测预充复位电路响应于所述感测复位信号端所提供的感测复位信号的控制，将所述第二电源端提供的处于非有效电平状态的第二工作电压写入至所述上拉节点；所述输出子电路响应于处于有效电平状态的所述下拉节点的电压的控制，将所述复位电源端提供的处于非有效电平状态的复位工作电压写入至所述信号输出端。
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