CN1111306C - 地址发生设备和方法以及图象显示设备和方法 - Google Patents
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Abstract
从VRAM(18)读出的图象数据通过线缓冲器(75a～75d)提供给选择合成单元(63)。线缓冲器(75d)存储从外部提供的图象数据，并将该图象数据提供给VRAM(18)。VRAM(18)写从外部通过线缓冲器(75d)提供的图象数据，并根据来自控制单元的地址来以与其它图象数据相同的方式读出这个图象数据。cache存储器(74a和74b)在控制单元(71)的控制下读出该图象数据，并在显示器的屏幕上以拼接方式显示多个图象。
Description
本发明涉及一种用于采用计算机的图形计算机、特技装置或电视游戏机等图象设备中的地址发生设备、图象显示设备、地址发生方法和图象显示方法。
在具有图象存储器的图象显示设备例如个人计算机或电视游戏机中，写在图象存储器中的数据根据例如NTSC(National Television SystemCommittee-全国电视制式委员会)制式的同步信号来读出。
如图1所示的例子，这种图象显示设备包括：阴极射线管控制器(CRTC)302，用于根据由同步信号发生电路301产生的同步信号来产生预定地址；VRAM 303，用于根据由CRTC 302指定的地址来读取一帧图象数据；和D/A转换器305，用于将通过线缓冲器304提供的帧数据转换成模拟数据。
CRTC 302包括：水平同步计数器311，用于对水平同步信号进行计数；水平分辨率减小电路312，用于在必要时将水平分辨率降低到预定值；水平切分电路(slicing circuit)313，用于开始对水平扫描线进行切分；及求和电路314，用于对来自水平分辨率减小电路312和水平切分电路313的数据进行求和。
此外，CRTC 302还包括：垂直同步计数器316，用于对垂直同步信号进行计数；垂直分辨率减小电路317，用于在必要时将垂直分辨率降低到预定值；垂直切分电路318，用于开始对垂直扫描线进行切分；求和电路319，用于对来自垂直分辨率减小电路317和垂直切分电路318的数据进行求和；和地址发生电路320，用于根据向其提供的水平同步信号和垂直同步信号来产生地址。
在上述的图象显示设备中，同步信号发生电路301产生向CRTC 302发送的水平同步信号和垂直同步信号。
在CRTC 302中，水平同步计数器311对从同步信号发生电路301提供的水平同步信号进行计数。
如果有必要，水平分辨率减小电路312减少水平同步信号的数目，以降低从VRAM 303读出的图象数据的水平分辨率。
当由水平同步计数器311对水平同步信号的计数达到预定时刻时，水平切分电路313产生用于在水平扫描线的预定位置处切分的水平切分数据，并向求和电路314传送该水平切分数据。
求和电路314将该水平切分数据叠加在所提供的水平同步信号上，并将叠加信号传送给地址发生电路320。
另一方面，垂直同步计数器316对来自同步信号发生电路301的垂直同步信号进行计数。
如果必要，则垂直分辨率减小电路317减小垂直同步信号的数目，以降低从VRAM 303读出的图象数据的垂直分辨率。
当由垂直同步计数器316对垂直同步信号的计数达到预定时刻时，垂直切分电路318产生用于在垂直扫描线的预定位置处切分的垂直切分数据，并将该垂直切分数据传送给求和电路314。
求和电路319将该垂直切分数据叠加在所提供的水平同步信号上，并将叠加数据传送给地址发生电路320。
地址发生电路320产生对应于为其提供的叠加数据的地址，并将所得到的地址传送给VRAM 303。
VRAM 303通过线缓中器304将对应于所提供的地址的图象数据发送给D/A转换器305。
D/A转换器305将所提供的图象数据转换成模拟数据，以输出视频信号。
因此，写入VRAM 303的图象数据通过CRTC 302直接显示在显示屏幕上。
然而，如果具有多个图象的帧数据被写入VRAM 303，则尚不可能使在上述图象显示设备中所采用的CRTC 320将多个图象切分，以将所切分的图象显示在单个屏幕上的所期望位置上。
此外，尚不可能使CRTC 302捕捉从外部提供的多个图象数据，以将所捕捉到的图象数据显示在屏幕上。
鉴于前述的本技术领域的状况，本发明的目的在于提供一种地址发生设备、图象显示设备、地址发生方法和图象显示方法，由此可在单个屏幕的多个位置上显示多个图象，还可捕捉从外部提供的图象，并将其显示。
本发明的地址发生设备包括：同步信号发生电路，用于产生一个水平同步信号和一个垂直同步信号；地址发生装置，用于通过分别对所述水平同步信号和垂直同步信号进行计数来产生用于读出被写入到图象存储器中的图象信号的地址；多个缓冲器，其根据该地址来分别被提供从图象存储器读出的图象信号；和控制装置，用于单独控制由缓冲器输出的图象信号，从而在单个屏幕上显示提供给缓冲器的图象信号。
在本发明的地址发生设备中，最好缓冲器中的至少一个捕捉从外部提供的图象信号，以将捕捉到的图象信号提供给图象存储器。
本发明的图象显示设备包括：地址产生装置，其具有：同步信号发生电路，用于产生一个水平同步信号和一个垂直同步信号；地址发生装置，用于通过分别对所述水平同步信号和垂直同步信号进行计数来产生用于读取被写入到图象存储器中的图象信号的地址；多个缓冲器，其根据该地址来分别被提供从图象存储器读出的图象信号；和控制装置，用于单独控制由缓冲器输出的图象信号，从而在单个屏幕上显示提供给缓冲器的图象信号；以及合成装置，用于合成由该缓冲器输出的图象信号。
在本发明的图象显示设备中，最好缓冲器中的至少一个捕捉从外部提供的图象信号，以将捕捉到的图象信号提供给图象存储器。
在本发明的图象显示设备中，最好根据控制装置的预定计算来对合成装置进行程控。
本发明的图象显示设备最好包括一个或多个cache(超高速缓冲存储器)存储器，其装载从图象存储器读出的图象信号，以写所提供的图象信号。控制装置顺序读出并控制写入cache存储器的图象信号，以在单个屏幕上显示多个同类图象。
在本发明的图象显示设备中，缓冲器最好由线存储器构成。
本发明的地址发生方法包括：产生一个水平同步信号和一个垂直同步信号；通过分别对所述水平同步信号和垂直同步信号进行计数来产生用于读出被写入到图象存储器中的图象信号的地址；根据该地址向缓冲器提供从图象存储器读出的图象信号；和单独控制由缓冲器输出的图象信号，从而在单个屏幕上显示提供给缓冲器的图象信号。
本发明的图象显示方法包括：产生一个水平同步信号和一个垂直同步信号；通过分别对所述水平同步信号和垂直同步信号进行计数来产生用于读出被写入到图象存储器中的图象信号的地址；根据该地址向缓冲器提供从图象存储器读出的图象信号；单独控制由缓冲器输出的图象信号，从而在单个屏幕上显示提供给缓冲器的图象信号；和合成由缓冲器输出的图象信号，以用于显示。
图1是表示传统CRTC的框图；
图2表示通过CRTC输出的视频信号在显示器上的典型显示图；
图3表示采用本发明的电视游戏机的示意性结构；
图4表示本发明图象显示方法中的纹理图象和目标色彩的典型示例；
图5表示采用本发明地址发生设备的PCRTC(可编程CRTC)；
图6表示CRTC的原理性结构；
图7表示通过PCRTC输出的视频信号在显示器上的典型显示；
图8表示PCRTC的具体结构；
图9是采用本发明的电视游戏机的平面图；
图10是电视游戏机的前视图；
图11是电视游戏机的侧视图；和
图12是表示装在电视游戏机上的CD-ROM的平面示意图。
将参照附图详细描述本发明的优选实施例。
本发明应用于如图3所示构成的电视游戏机。
这个电视游戏机被设计成用于读取或执行存储在例如光盘上的电视游戏程序，并响应于用户指令来进行游戏，其结构如图3所示。
也就是说，该电视游戏机具有两种总线，即主总线1和次总线2。
主总线1和次总线2通过总线控制器16互连。
连接到主总线1的有：包含微处理器的主中央处理器(主CPU)11、包含随机存取存储器(RAM)的主存储器12、主直接存储器存取控制器(主DMAC)13、MPEG译码器(MDEC)14、以及图象处理单元或图形处理单元GPU15。连接到次总线2的有：包含微处理器的辅助中央处理器(次CPU)21、包含随机存取存储器(RAM)的次存储器22、辅助直接存储器存取控制器(次DMAC)23、其中存储有诸如操作系统的程序的只读存储器(ROM)24、声音处理单元(SPU)25、通信控制器或异步传输模式(ATM)26、辅助存储器27、输入设备28和CD-ROM驱动器30。
总线控制器16是用于切换主总线1和次总线2的位于主总线1上的设备，其最初处于开路状态。
主CPU 11是由主存储器12的程序操作的设备。由于总线控制器16在起动期间最初处于开路状态，因此，主CPU从次总线2上的ROM 214读取引导程序，并执行其，以由CD-ROM驱动器30从CD-ROM中再现应用程序和必要的数据，以将其加载到主存储器12和次总线2上的设备。主CPU11上加载有执行诸如坐标转换等处理的几何变换引擎(GTE-geometrytransfer engine)。GTE 17具有用于并行执行多个计算的并行计算机构，并且响应于来自主CPU 11的计算请求来高速进行计算，例如坐标转换、光源计算、矩阵或向量计算。主CPU 11根据GTE 17的计算结果来将一个三维模型定义为诸如三角性或四边形等基本单元图形(多边形)的组合，以形成与用于描绘三维图象的各个多边形对应的描绘指令。主CPU 11还将描绘指令进行打包，以将这些描绘指令作为命令包发送给GPU 15。
主DMAC 13是位于主总线1上的用于管理主总线1上的设备的DMA传输的设备。主DMAC 13具有当总线控制器16处于开路状态时作为目标的次总线2上的设备。
GPU 15是位于主总线1上的起重写处理器(rendering processor)功能的设备。GPU 15解释从DMAC 13作为命令包向其发送的描绘指令，以从顶点的色彩数据和指定深度的Z值来计算构成该多边形的所有像素的Z值和色彩。此外，GPU 15响应于这些Z值来执行用于将像素数据写到作为图象存储器的帧缓冲器18的重写处理。
MDEC 14是可与CPU并行操作的I/O连接设备，并且是位于主总线1上的起图象扩展引擎功能的设备。这个MDEC 14在诸如离散余弦变换的正交变换后对编码的图象数据进行译码。
次CPU 21是位于次总线2上的由次存储器22上的程序操作的设备。
次DMAC 23是位于次总线2上的用于管理次存储器22上的设备的DMA传输的设备。只有当总线控制器16关闭时，这个次DMAC 23才能获得总线的权利。
SPU 25是位于次总线2上的起声音处理器功能的设备。这个SPU 25响应于从次CPU 21或次DMAC 23作为命令包发送的声音命令来从声音存储器29读出和输出声源数据。
ATM 26是用于在次总线2上进行通信的设备。
辅助存储器27是位于次总线2上的数据输入/输出设备，其由诸如闪烁存储器(flash memory)等非易失性存储器构成。这个辅助存储器27暂时存储诸如游戏进程或得分等数据。
输入/输出设备28是位于次总线2上的用于从例如控制板、诸如鼠标等人/机接口、和图象输入或语音输入等其它设备输入的设备。
此外，CD-ROM驱动器30是位于次总线2上的数据输入设备，其从CD-ROM再现必要的数据或应用程序。
也就是说，在本发明的电视游戏机中，几何处理系统由主总线1上的主CPU 11和GET 17构成，该几何处理系统执行诸如坐标变换、剪贴或光源计算等几何处理，将三维模式定义为诸如三角形或四边形等单元图形的组合以形成用于描绘三维图象的描绘指令，并在总线1上以命令包的形式传输各多边形的描绘指令；而重写处理系统由GPU 15构成，该重写处理系统用于根据来自几何处理系统的描绘指令来产生各多边形的像素数据，以通过向帧缓冲器18写图形的重写处理方式来写帧缓冲器18。
GPU 15的基本结构如图4所示，其包括连接到主总线1的包引擎31，并根据由主CPU 11或主DMAC 13向包引擎31作为命令包发出的描绘指令来执行向帧缓冲器18写入各像素的像素数据的重写处理，同时读出在帧缓冲器18中描绘的图形的像素数据，以通过显示控制器或CRT控制器34将该像素数据作为视频信号提供给未示出的电视接收机或监视器接收机。
包引擎31将从主CPU 11或主DMAC 13通过主总线1发送的命令包在一个未示出的寄存器上展开。
此外，预处理器32根据被作为命令包发送到该包引擎的描绘指令来产生多边形数据，并采用诸如后述的多边形分割的预定的预处理来处理该多边形数据，并产生描绘引擎33所必需的各种数据，例如每个多边形顶点坐标信息、纹理或MIP映射纹理的地址信息、或像素交错的控制信息。
此外，描绘引擎33包括：连接到预处理器32的N个多边形引擎33A1、33A2、…33AN；连接到多边形引擎33A1、33A2、…33AN的N个纹理引擎33B1、33B2、…33BN；连接到纹理引擎33B1、33B2、…33BN的单个总线切换器33C；连接到第一总线切换器33C的M个像素引擎33D1、33D2、…33DM；连接到像素引擎33D1、33D2、…33DM的第二总线切换器33E；连接到第二总线切换器33E的纹理cache 33F；和连接到纹理cache 33F的CLUTcache 33G。
在描绘引擎33中，N个多边形引擎33A1、33A2、…33AN根据由预处理器32预处理的多边形数据来采用并行处理在响应于描绘指令而顺序产生的多边形上执行基于多边形的阴影处理。
对由多边形引擎33A1、33A2、…33AN产生的每个多边形，N个纹理引擎33B1、33B2、…33BN在从纹理cache 33F通过色彩查询表(CLUT)cache33F为其提供的纹理数据上执行纹理映射或MIP映射。
需要注意的是，粘贴到由N个纹理引擎33B1、33B2、…33BN处理的多边形上的纹理或MIP映射纹理的地址信息被事先从预处理器32提供给纹理cache 33F，并且根据上述的地址信息，从帧缓冲器18的纹理区传输所需的纹理数据。向CLUT cache 33G传输在纹理描绘从帧缓冲器18的CLUT区传输时待参照的CLUT数据。
由上述纹理引擎33B1、33B2、…33BN采用纹理映射或MIP映射处理的多边形数据通过第一总线切换器33C传输到M个像素引擎33D1、33D2、…33DM。
M个像素引擎33D1、33D2、…33DM通过并行处理来执行诸如Z缓冲器处理或抗混淆的各种图象处理操作，以产生M个像素。
由M个像素引擎33D1、33D2、…33DM产生的M个像素数据通过第二总线切换器33E写入帧缓冲器18。
从预处理器32向第二总线切换器33E提供像素交错的控制信息。第二总线切换器33E具有如下功能，即根据上述控制信息来选择由M个像素引擎33D1、33D2、…33DM产生的M个像素中的L个，以对应于帧缓冲器18中描绘的多边形形状的M个存储位置作为存取单位每次写M个像素数据来执行像素交错。
描绘引擎33根据由预处理器32预处理的多边形数据来产生每个多边形的所有像素数据，以向帧缓冲器18写所产生的像素数据，从而将通过上述描绘指令定义为多边形的组合的图象写入帧缓冲器18。此外，描绘引擎33还读出在帧缓冲器18上描绘的图象的像素数据，以通过可编程阴极射线管控制器(PCRTC)34将所读出的像素数据作为视频信号传送给未示出的电视接收机或监视器接收机。
PCRTC 34根据同步信号来读出写在帧缓冲器18上的图象数据，从而不仅在单个屏幕上显示多个图象，而且还显示从外部捕捉到的图象数据。
也就是说，PCRTC 34根据来自如图5所示的H计数器52和V计数器53的计数值来从同步信号发生电路51的水平同步信号和垂直同步信号产生预定地址。PCRTC 34根据上述地址来从VRAM 18读出图象数据。该图象数据被发送。PCRTC 34控制该图象数据的输出以通过D/A转换器54输出视频信号。
具体地讲，同步信号发生电路51产生水平同步信号和垂直同步信号，并分别将这些信号发送给H计数器52和V计数器53。
H计数器52对向其提供的水平同步信号进行计数，而V计数器53根据H计数器52的计数操作来驱动以对向其提供的垂直同步信号进行计数。
在H计数器52和V计数器53已经对预定数进行计数以设定切分位置后，PCRTC 34逐帧产生对应于给定像素的地址。然后，在对预定数进行计数以设定切分位置后，PCRTC 34产生对应于另一图象的地址。也就是说，由于由多个图象构成的一帧图象数据已被写入VRAM 18，所以在一帧周期中产生对应各图象数据的地址。
VRAM 18构成为在该帧周期中向其顺序写入图象数据。每次当从PCRTC 34读出地址时，对应于所提供地址的图象数据被读出并被提供给PCRTC 34。
在对所提供的图象数据进行输出控制以将预定图象显示在屏幕的预定位置上后，PCRTC 34向D/A转换器54发送该图象数据，D/A转换器54将所提供的图象数据转换为模拟信号，以输出视频信号。
也就是说，PCRTC 34从VRAM 18读出对应于显示在单个显示屏幕上的多个图象的图象数据，并对所读出的图象数据进行输出控制，以在屏幕上显示不同分辨率的多个图象。
与此同时，PCRTC 34可从外部捕捉图象数据，并将图象数据写入VRAM18。此外，PCRTC 34可产生地址，以象其它图象数据一样地读出该图象数据，如将在后面详述。
下面将描述第一实施例的CRTC的结构。
第一实施例的PCRTC 34a具有多个CRTC缓冲器，用于在一个屏幕上显示具有不同分辨率的多个图象，并可单独控制各个CRTC缓冲器。
具体地讲，如图6所示，PCRTC 34a包括：控制器61、多个CRTC缓冲器62a～62g、和选择合成单元63。如图7所示，在VRAM 18中写有具有不同分辨率的图象数据。
一旦已经计数到预定数个同步信号并已由此设置了所期望的切分位置，则如果已在VRAM 18中捕捉到高分辨率图象数据但该图象数据应被显示在低分辨率屏幕上，控制器61可降低其分辨率。PCRTC 34a产生用于切分存储在VRAM 18中的低分辨率图象的地址，以向VRAM 18发送该地址。当已经设置下一个切分位置时，PCRTC 34a产生用于切分存储在VRAM 18中的另一个高分辨率图象数据的地址。
如图7所示，在VRAM 1中写有一帧显示的低分辨率图象数据和高分辨率图象数据。每当从控制器61提供一地址时，对应于该地址的图象数据被读出，并被发送到CRTC缓冲器62。与直接写入CRTC缓冲器62的图象数据相类似，通过来自控制器61的地址，从VRAM 18读出经CRTC缓冲器62g从外部提供的图象数据。
如上所述，CRTC缓冲器62包括多个CRTC缓冲器62a～62g，并在每个CRTC缓冲器62a～62g中装入并暂时存储不同图象的不同分辨率的图象数据。CRTC缓冲器62a～62g由控制器61单独控制，以从一个水平扫描线到另一个水平扫描线顺序地选择及合成图象数据。这就使PCRTC 34a从一个扫描线到另一个扫描线显示不同分辨率的图象，如图7的显示情况。
另一方面，CRTC缓冲器62的CRTC缓冲器62g具有双向功能。即，CRTC缓冲器62g可捕捉从外部提供的图象数据，并将捕捉到的图象数据传送给VRAM18。当从控制器61装入地址时，VRAM 18可类似于其它图象数据读出捕捉到的图象数据。这样读出的图象数据被通过CRTC 62g提供给选择合成单元63。
选择合成单元63包括：选择器64，用于选择提供的图象数据；系数控制电路65；和滤波器66。各图象数据通过CRTC缓冲器62a～62g提供给选择器64。
选择器64在控制器61的控制下选择所提供的图象数据，并且仅向滤波器66发送预定图象数据。
当从选择器64装入预定图象数据时，系数控制电路65根据控制单元61的计算结果来修改该图象数据的部分参数，或将发送给滤波器66的图象数据的部分或所有参数乘上表示物体不透明度的α(alpha)值。
滤波器66合成所提供的图象数据，以输出合成的图象数据。输出的合成图象数据由D/A转换器转换成模拟视频信号。采用该模拟视频信号，可在显示屏幕上显示多个图象，如图7所示。
下面将描述第二实施例的CRTC的结构。在下面的描述中，与在第一实施例中采用的标号相同的部分表示类似的部件。
如图8所示，在第二实施例的PCRTC 34b中，用线缓冲器来替代CRTC缓冲器，其显示可采用相类似的方式通过单独控制这些线缓冲器来进行。PCRTC 34b包括：控制器71；控制程序单元72；控制寄存器73；cache存储器74a、74b；线缓冲器74a、74b；和选择合成单元63。
控制器71根据存储在控制程序72中的程序来修改图象数据的部分参数，如将后述，或进行。值计算。控制器71通过控制寄存器73来产生待提供给VRAM 18的地址，并控制cache存储器74、线缓冲器75、和选择合成单元63。
VRAM 18响应于所提供的地址来读出图象数据。所读出的图象数据通过线缓冲器75a～75d提供给选择合成单元63。线缓冲器75d是一双向缓冲器，其可捕捉从外部提供的图象数据，并将该图象数据发送给VRAM 18。VRAM 18可写从外部通过线缓冲器75d提供的图象数据，并且与其它图象数据一样，根据来自控制器的地址来读出该图象数据。VRAM 18还向cache存储器74a、74b发送该图象数据。
cache存储器74a、74b均由多个存储器构成，并可写所提供的图象数据。cache存储器74a、74b在控制器71的控制下读出图象数据，并向选择合成单元63传输该图象数据。
选择合成单元63修改所提供的图象数据的部分参数，或将该图象数据的部分或所有参数乘上表示物体不透明度的α值。然后，选择合成单元63选择所提供的图象数据，以合成所选择的图象数据。合成图象数据由D/A转换器转换成模拟信号。可在显示屏幕上以拼接方式显示多个模拟图象数据。通过采用线缓冲器75a～75d来替代CRTC缓冲器，PCRTC 34b有助于减少生产成本。
此外，由于从VRAM 18读出的图象数据被提供给PCRTC 34b，并且可通过线缓冲器75a～75d来单独对多个图象数据进行输出控制，因此，可在单个显示屏幕上显示多个图象。
再者，由于可采用双向线缓冲器75d来捕捉外部图象数据并将其写入VRAM，所以如果由控制器产生预定地址，则所捕捉的图象数据与其它图象数据一样由PCRTC 34b从VRAM 18读出。这使PCRTC 34b不仅在显示屏幕上显示多个图象，还可从外部捕捉和显示图象。
例如，采用本发明的电视游戏机的结构如图9的平面图、图10的前视图、和图11的侧视图所示。
即，如图9所示，电视游戏机201基本上包括：主体部分202、和通过电缆227连接到主体部分202的操作单元217。在主体部分202的上表面的中心部分设有盘加载单元203，并且将图12中所示的CD-ROM 251装入单元203中。盘加载单元203的左侧设有用于打开或关闭该设备的电源的电源开关205，和用于暂时对游戏进行复位的复位开关204。在盘加载单元203的右侧设有盘驱动开关，用于将CD-ROM 251装入盘加载单元203或从盘加载单元203退出。
如图10所示，在主体部分202的前侧设有连接部分207A、207B。这些连接部分207A、207B上设有：连接端子226，其位于从操作单元217引出的电缆227的最前端部分；连接端子插入部分212，其连接诸如存储器卡的记录单元228；和记录插入单元208。即，两个操作单元217和两个记录单元228可连接到主体部分202。
图10的前视图表示的是连接端子226和记录单元228连接到右侧连接部分207B而连接端子226或记录单元228未装在左侧连接部分207A的状态。参照图10，在记录插入单元208上设有活门(shutter)209，从而，当在主体部分202上装有记录单元228时，通过记录单元228的前端来压入活门209，以加载记录单元228。
连接端子226的夹紧部分231A和记录单元228的夹紧部分242A加工成滚花状，以防止滑脱。连接端子226及记录单元228的长度可选择为基本上相同，如图11的侧视图所示。
操作单元217具有由左右手抓紧的支撑部分220、221。支撑部分220、221的前端上设有驱动部分218、219。操作部分224、225可由左或右手的食指操作，而操作部分218、219可由左或右手的拇指操作。
在驱动部分218、219之间设有当在游戏期间执行选择操作时驱动的选择开关222和当起动游戏时驱动的起动开关223。
采用这个电视游戏机201，由上述CD-ROM驱动器30来再现加载在盘加载单元203上的CD-ROM 251。操作部分217等效于输入设备28，而记录设备228等效于辅助存储器27。
采用上述的地址发生设备，根据同步信号来产生预定地址，从而顺序读出写入场存储器中的图象数据。由此读出的图象数据被发送到该地址发生设备中的多个线缓冲器。因此，该地址发生设备通过每个线缓冲器来单独控制各图象数据的输出，从而可在同一个屏幕上显示多个图象。
此外，采用上述的地址发生设备，至少多个线缓冲器中的一个可从外部捕捉图象数据以将其写入场存储器，因此，当产生预定地址时，与其它图象数据一样，从外部捕捉的图象数据从该场存储器读出。因此，地址发生设备可以与写入图象存储器中的图象数据一样的方式来读出从外部捕捉的图象，从而可在同一屏幕上显示多个图象。
采用上述的图象显示设备，根据同步信号来产生预定地址，从而顺序读出写入场存储器中的图象数据。由此读出的图象数据被发送到该地址发生设备中的多个线缓冲器。因此，该图象显示设备通过每个线缓冲器来单独控制各图象数据的输出，以产生视频信号，从而可在同一个屏幕上显示多个图象。
此外，采用该图象显示设备，多个线缓冲器中的至少一个可从外部捕捉图象数据以将其写入场存储器，从而，当产生预定地址时，与其它图象数据一样，从外部捕捉的图象数据被从该场存储器读出。因此，该图象显示设备可以与写入图象存储器中的图象数据一样的方式来读出从外部捕捉的图象，以输出视频信号，从而可在同一屏幕上显示多个图象。
采用上述的图象显示设备，由于控制装置是程控的，因此有可能通过部分修改图象数据的参数或通过α值的计算来显示清晰的图象。
此外，采用上述的图象显示设备，通过采用cache存储器写图象信号并通过由该控制装置顺序读出写入该cache存储器的控制图象信号，可在同一屏幕上显示多个同类的图象。
Claims (9)
1.一种地址发生设备，包括：
同步信号发生电路，用于产生一个水平同步信号和一个垂直同步信号；
地址发生装置，用于通过分别对所述水平同步信号和垂直同步信号进行计数来产生用于读出被写入到图象存储器中的图象信号的地址；
多个缓冲器，其根据所述地址来分别被提供从所述图象存储器读出的图象信号；和
控制装置，用于单独控制由所述缓冲器输出的图象信号，从而在单个屏幕上显示提供给所述缓冲器的图象信号。
2.如权利要求1所述的地址发生设备，其中所述缓冲器的至少一个捕捉从外部提供的图象信号，以将所捕捉到的图象信号提供给所述图象存储器。
3.一种图象显示设备，包括：
地址产生装置，其具有：同步信号发生电路，用于产生一个水平同步信号和一个垂直同步信号；地址发生装置，用于通过分别对所述水平同步信号和垂直同步信号进行计数来产生用于读出被写入到图象存储器中的图象信号的地址；多个缓冲器，其根据所述地址来分别被提供从所述图象存储器读出的图象信号；和控制装置，用于单独控制由所述缓冲器输出的图象信号，从而在单个屏幕上显示提供给所述缓冲器的图象信号；及
合成装置，用于合成由所述缓冲器输出的图象信号。
4.如权利要求3所述的图象显示设备，其中所述缓冲器的至少一个捕捉从外部提供的图象信号，以将所捕捉到的图象信号提供给所述图象存储器。
5.如权利要求3所述的图象显示设备，其中根据所述控制装置的预定计算来对所述合成装置进行程控。
6.如权利要求3所述的图象显示设备，还包括一个或多个cache存储器，其装载从所述图象存储器读出的图象信号；
所述cache存储器写所提供的图象信号；
所述控制装置顺序读出并控制写入所述cache存储器的图象信号，以在单个屏幕上显示多个同类图象。
7.如权利要求3所述的图象显示设备，其中所述缓冲器由线存储器构成。
8.一种地址发生方法，包括：
产生一个水平同步信号和一个垂直同步信号；
通过分别对所述水平同步信号和垂直同步信号进行计数来产生用于读出被写入到图象存储器中的图象信号的地址；
根据所述地址来向缓冲器提供从所述图象存储器读出的图象信号；和
单独控制由所述缓冲器输出的图象信号，从而在单个屏幕上显示提供给所述缓冲器的图象信号。
9.一种图象显示方法，包括：
产生一个水平同步信号和一个垂直同步信号；
通过分别对所述水平同步信号和垂直同步信号进行计数来产生用于读出被写入到图象存储器中的图象信号的地址；
根据所述地址来向缓冲器提供从所述图象存储器读出的图象信号；
单独控制由所述缓冲器输出的图象信号，从而在单个屏幕上显示提供给所述缓冲器的图象信号；和
合成由所述缓冲器输出的图象信号，以用于显示。
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