CN111128719B - 图案形成方法和用于制造半导体器件的方法 - Google Patents

图案形成方法和用于制造半导体器件的方法 Download PDF

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Abstract

本公开涉及图案形成方法和用于制造半导体器件的方法。在图案形成方法中，在要被图案化的目标层上方形成光致抗蚀剂图案。在光致抗蚀剂图案上形成延伸材料层。通过至少使用延伸材料层作为蚀刻掩模来图案化目标层。

Description

图案形成方法和用于制造半导体器件的方法
技术领域
本公开涉及图案形成方法和用于制造半导体器件的方法。
背景技术
随着半导体工业已经发展到纳米技术工艺节点以追求更高的器件密度、更高的性能、和更低的成本，来自制造和设计问题的挑战变得更大。例如，多层掩模结构被用于在层间电介质(ILD)层中和/或穿过层间电介质(ILD)层形成接触孔(通孔)和/或金属连接，该层间电介质(ILD)层被设置在半导体器件(例如，场效应晶体管(FET))上方。
发明内容
根据本公开的一个实施例，提供了一种图案形成方法，包括：在要被图案化的目标层上方形成光致抗蚀剂图案；在所述光致抗蚀剂图案上形成延伸材料层；以及通过至少使用所述延伸材料层作为蚀刻掩模来对所述目标层进行图案化。
根据本公开的另一实施例，提供了一种制造半导体器件的方法，包括：在要被图案化的目标层上方形成光致抗蚀剂图案；执行除渣蚀刻以移除光致抗蚀剂残留物；在所述光致抗蚀剂图案上形成延伸材料层；以及通过至少使用所述延伸材料层作为蚀刻掩模来对所述目标层进行图案化。
根据本公开的又一实施例，提供了一种制造半导体器件的方法，包括：在半导体衬底上方形成第一电介质层；在所述第一电介质层上方形成无氮层；在所述无氮层上方形成金属硬掩模层；在所述金属硬掩模层上方形成第二电介质层；在所述第二电介质层上方形成第三电介质层；在所述第三电介质层上方形成第四电介质层；在所述第四电介质层上方形成光致抗蚀剂图案；执行除渣蚀刻以移除光致抗蚀剂残留物；在所述光致抗蚀剂图案上形成延伸材料层；以及通过至少使用所述延伸材料层作为蚀刻掩模来对所述第四电介质层进行图案化。
附图说明
在结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应当注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减少各种特征的尺寸。
图1A是根据本公开的实施例的顺序图案形成操作的各个阶段之一的横截面视图。图1B是根据本公开的实施例的顺序图案形成操作的各个阶段之一的横截面视图。图1C是根据本公开的实施例的顺序图案形成操作的各个阶段之一的顶部视图(平面视图)。图1D是根据本公开的实施例的顺序图案形成操作的各个阶段之一的横截面视图。图1E是根据本公开的实施例的顺序图案形成操作的各个阶段之一的横截面视图。
图2A是根据本公开的实施例的顺序图案形成操作的各个阶段之一的横截面视图。图2B是根据本公开的实施例的顺序图案形成操作的各个阶段之一的横截面视图。图2C是根据本公开的实施例的顺序图案形成操作的各个阶段之一的横截面视图。图2D是根据本公开的实施例的顺序图案形成操作的各个阶段之一的横截面视图。图2E是根据本公开的实施例的顺序图案形成操作的各个阶段之一的横截面视图。
图3A是根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的横截面视图。图3B是根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的横截面视图。图3C是根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的横截面视图。图3D是根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的横截面视图。图3E是根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的横截面视图。图3F是根据本公开的实施例的半导体器件的顺序制造操作的各个阶段之一的横截面视图。
图4A是根据本公开另一实施例的顺序图案形成操作的各个阶段之一的横截面视图。图4B是根据本公开另一实施例的顺序图案形成操作的各个阶段之一的顶部视图(平面视图)。图4C是根据本公开另一实施例的顺序图案形成操作的各个阶段之一的横截面视图。图4D是根据本公开另一实施例的顺序图案形成操作的各个阶段之一的顶部视图。
具体实施方式
应理解，下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体实施例或示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，元件的尺寸不限于所公开的范围或值，而可以取决于器件的工艺条件和/或期望属性。此外，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种特征。
此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。器件可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可以被相应地解释。此外，术语“由......构成”可以表示“包括”或“由......组成”。此外，在以下制造工艺中，在所描述的操作之间可以存在一个或多个附加操作，并且可以改变操作的顺序。在本公开中，短语“A、B和C中的至少一个”表示A、B、C、A+B、A+C、B+C、或A+B+C中的任一个，并且不表示一个来自A、一个来自B、一个来自C，除非另有说明。
在下面的实施例中，除非另外描述，否则一个实施例的材料、配置、尺寸、操作和/或工艺可以用于另一实施例，并且可以省略其详细解释。
本公开的各种实施例涉及图案形成方法，具体地涉及用于半导体器件的图案形成方法。在各种实施例中，半导体器件包括鳍式场效应晶体管(FinFET)、全环栅(gate-all-around)FET(GAA FET)、和/或其他MOS晶体管、以及电容器、电阻、和/或其他电子元件。
随着半导体集成电路的设计规则变得低于约15nm，对形成更精细图案的光刻操作的要求变得更严格。例如，光致抗蚀剂的厚度变得更薄。然而，因为在蚀刻下层时光致抗蚀剂图案用作蚀刻掩模，所以薄的光致抗蚀剂层可能不具有足够的用于蚀刻的厚度。此外，在显影光致抗蚀剂层之后，抗蚀剂浮渣(残留物)可能被保留在光致抗蚀剂图案之间。此外，光致抗蚀剂图案的厚度可能变得不均匀，这将产生图案缺陷。
在本公开中，提供了解决上述问题的图案形成方法。
图1A-1E示出了根据本公开的实施例的顺序图案形成操作。应当理解，可以在图1A-1E所示的操作之前、期间、和之后提供附加操作，并且针对方法的其他实施例，下面描述的一些操作可以被替换或消除。操作/工艺的顺序可以是可互换的。
如图1A所示，在衬底10上方形成要被图案化的目标层20，并且在目标层20上方形成光致抗蚀剂层30。在一些实施例中，在衬底10上方形成下层器件，并且目标层20覆盖下层器件。下层器件的示例可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路；无源元件，例如，电阻器、电容器、和电感器；有源元件，例如，P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)；互补金属氧化物半导体(CMOS)晶体管，例如，FinFET；双极晶体管；高压晶体管；高频晶体管；其他存储器单元；及其组合。半导体器件可以包括能够互连的多个半导体器件(例如，晶体管)。然而，应该理解，除了具体要求保护的设备之外，应用不应限于特定类型的设备。
在一些实施例中，衬底10是硅衬底。替代地，衬底10可以包括另一基本半导体，例如，锗；化合物半导体，包括IV-IV族化合物半导体(例如，SiC和SiGe)、III-V族化合物半导体(例如，GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP)；或其组合。非晶衬底(例如，非晶Si、或非晶SiC)或绝缘材料(例如，氧化硅)也可以用作衬底10。衬底10可以包括已经适当掺杂有杂质(例如，p型或n型导电性)的各种区域。
目标层20是电介质层、导电层、或半导体层、以及其组合。电介质层包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)、或低k电介质材料(例如，SiOC和SiOCN)、或任意其他适当的电介质材料。可以通过化学气相沉积(CVD)或其他适当的膜形成工艺来形成电介质层。导电层包括由Cu、Al、AlCu、Ti、TiN、Ta、TaN、W、Co、Ni、其硅化物、或其他适当的导电材料构成的金属层。半导体层包括多晶硅、非晶硅、或任意其他适当的半导体材料。
光致抗蚀剂层30是正性光致抗蚀剂或负性光致抗蚀剂。在一些实施例中，光致抗蚀剂层30的厚度在约50nm至约500nm的范围内，并且在其他实施例中，光致抗蚀剂层30的厚度在约100nm至约200nm的范围内。在一些实施例中，在目标层20上方旋涂光致抗蚀剂层30并且执行预烘烤操作。在一些实施例中，在光致抗蚀剂层30与目标层20之间形成底部抗反射涂层。
然后，在一些实施例中，穿过具有电路图案的光掩模，将光致抗蚀剂层30暴露于曝光能量束，例如，KrF准分子层、ArF准分子激光、和EUV光。在其他实施例中，使用电子束。
在用适当的显影溶液对经曝光的光致抗蚀剂层进行显影之后，在目标层20上方形成光致抗蚀剂图案31，如图1B和1C所示。图1B是横截面视图，并且图1C是平面视图。在显影之后，执行后烘烤工艺。在一些实施例中，执行固化操作(例如，UV固化)以硬化经显影的光致抗蚀剂图案。
在一些实施例中，光致抗蚀剂图案31包括线条和间隔(line-and-space)图案。在一些实施例中，由光致抗蚀剂层构成的线条图案具有在约5nm至约20nm的范围内的宽度W1。在一些实施例中，相邻线条之间的间隔S1在约5nm至约40nm的范围内，并且在一些实施例中，相邻线条之间的间隔S1在约5nm至约20nm的范围内。在一些实施例中，比率S1/W1在约1至约4的范围内。在一些实施例中，如图1C所示，在其中布置有线条和间隔图案的区域之外的区域处没有形成图案(间隔)。在一些实施例中，提供了其中线条和间隔图案被非图案区域分隔开设置的多个区域。在一些实施例中，非图案区域的宽度或长度大于100nm。在一些实施例中，每个线条图案的纵横比至少是2。在某些实施例中，纵横比小于40。
接下来，如图1D所示，在光致抗蚀剂图案31上方沉积延伸材料层40。如图1D所示，在每个线条图案上和非图案区域上形成延伸材料层。在一些实施例中，延伸材料层40是在非共形沉积条件下通过化学气相沉积(CVD)形成的。在一些实施例中，相邻的延伸材料层40之间的间隔S2在约2nm至约30nm的范围内。
图2A-2E示出了延伸材料层40的非共形沉积的细节。图2A示出了两个线条图案31(光致抗蚀剂层)的放大横截面视图。在光致抗蚀剂图案31上方提供用于形成延伸材料层40的一种或多种源气体。最初，源气体和/或反应产物覆盖光致抗蚀剂图案31的顶面、光致抗蚀剂图案31的侧面、以及目标层20的位于光致抗蚀剂图案31之间的表面，形成延伸材料层40的薄层。在沉积条件是非共形的时，延伸材料层40在光致抗蚀剂图案31的顶面处的沉积速率大于延伸材料层40在光致抗蚀剂图案31的侧面处的沉积速率以及延伸材料层在目标层的表面处的沉积速率。此外，还发生延伸材料层40在横向方向上的沉积。因此，如图2C和2D所示，延伸材料层40被形成为蘑菇状或气球状。一旦形成蘑菇形状，沉积在相邻线条图案上方的延伸材料层之间的间隔变小，这进一步抑制了延伸材料层在光致抗蚀剂图案31的侧面上和目标层20的表面上的沉积。
如图2D所示，沉积在目标层20的位于相邻的光致抗蚀剂图案31之间的表面处的延伸材料层40的厚度T1远小于沉积在光致抗蚀剂图案的顶面处的延伸材料层40的厚度T2。在一些实施例中，满足2≤T2/T1。在其他实施例中，满足30≤T2/T1≤300。在一些实施例中，厚度T2在约10nm至约300nm的范围内。在一些实施例中，厚度T1为零。
在一些实施例中，延伸材料层40包括碳基材料、基于氧化硅的材料、和基于氮化硅的材料中的一种或多种。在一些实施例中，在延伸材料层是碳基材料时，用于CVD的源气体包括选自由碳氢化合物和碳氟化合物组成的组中的一种。在一些实施例中，还使用一种或多种附加气体，例如，N2和H2。在一些实施例中，在延伸材料层是基于氧化硅的材料时，用于CVD的源气体包括含硅气体(例如，SiH4、SiH2Cl2、SiCl4、和Si2H6)以及氧源气体(例如，O2)。在一些实施例中，还使用一种或多种附加气体，例如，N2和H2。在一些实施例中，在延伸材料层是氮化硅基材料时，用于CVD的源气体包括含硅气体(例如，SiH4、SiH2Cl2、SiCl4、和Si2H6)以及氮源气体(例如，N2、NH3、和NO2)。可以使用任意其他适当的材料(例如，铝基材料(氧化铝、氮化铝、或氧氮化铝)、或氧化铪)作为延伸材料层40。
CVD包括等离子体增强CVD(PECVD)和低压CVD(LPCVD)。CVD的非共形沉积条件可以通过调节压力、气体流速、温度、以及(PECVD情况下的)等离子体功率的一个或多个参数来实现。在一些实施例中，沉积室中的压力在约1mTorr至约500mTorr的范围内，并且还可以在约20mTorr至约100mTorr的范围内。在PECVD的情况下，施加到放置衬底的平台的偏置电压在约0V至100V的范围内。
在一些实施例中，在如图2D所示形成延伸材料层40之后，执行各向异性蚀刻以移除沉积在目标层20的表面上的延伸材料层40，如图2E所示。在一些实施例中，在各向异性蚀刻之后沉积在光致抗蚀剂图案31的顶面处的延伸材料层40的厚度T3在约5nm至约200nm的范围内。在一些实施例中，还蚀刻延伸材料层40的侧部。
在一些实施例中，通过控制对光致抗蚀剂图案31的侧面的沉积量，可以减小相邻的线条图案之间的间隔。在一些实施例中，间隔减小的量在约0.2nm至约2.0nm的范围内。
在形成延伸材料层40之后，通过使用延伸材料层40和光致抗蚀剂图案31作为蚀刻掩模来蚀刻目标层20。此后，移除延伸材料层40和光致抗蚀剂图案31，如图1E所示。
如上所述，延伸材料层40可以被优先形成在具有相对窄的间隔的线条图案的顶部上。当光致抗蚀剂图案中存在大的间隔(例如，约40nm或更大)时，延伸材料层40可以被形成在目标层20的表面上。因此，在本公开的一些实施例中，光致抗蚀剂图案31不具有这么大的空间。
图3A-3F示出了根据本公开的实施例的顺序图案形成操作。应当理解，可以在图3A-3F所示的操作之前、期间、和之后提供附加操作，并且针对方法的其他实施例，下面描述的一些操作可以被替换或消除。操作/工艺的顺序可以是可互换的。在下面的实施例中，可以采用前述实施例中描述的材料、配置、工艺、和/或尺寸，并且可以省略其详细解释。
在下面的实施例中，采用多层抗蚀剂系统。在一些实施例中，如图3A所示，第一电介质层100被设置在衬底90上方。在一些实施例中，各种下层器件被形成在衬底上，并且第一层100被设置在下层器件上方。在一些实施例中，一个或多个中间层(例如，层间电介质层和蚀刻停止层)被设置在第一层100下方。
下层器件的示例可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路；无源元件，例如，电阻器、电容器、和电感器；有源元件，例如，P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)；互补金属氧化物半导体(CMOS)晶体管，例如，FinFET；双极晶体管；高压晶体管；高频晶体管；其他存储器单元；及其组合。半导体器件可以包括能够互连的多个半导体器件(例如，晶体管)。然而，应该理解，除了具体要求保护的设备之外，应用不应限于特定类型的设备。
在一些实施例中，衬底90是硅衬底。替代地，衬底90可以包括另一基本半导体，例如，锗；化合物半导体，包括IV-IV族化合物半导体(例如，SiC和SiGe)、III-V族化合物半导体(例如，GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP)；或其组合。非晶衬底(例如，非晶Si、或非晶SiC)或绝缘材料(例如，氧化硅)也可以用作衬底90。衬底90可以包括已经适当掺杂有杂质(例如，p型或n型导电性)的各种区域。
在一些实施例中，第一层100是电介质层，包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂硅酸盐玻璃(FSG)、或低k电介质材料、或任意其他适当的电介质材料。在一个实施例中，第一层100是低k电介质材料层。表述“低k”材料是指介电常数小于约3.9的材料。适当的低k电介质材料包括可流动的氧化物，其基本上是陶瓷聚合物，例如，氢倍半硅氧烷(HSQ)。附加低k电介质包括有机低k材料，通常具有约2.0至约3.8的介电常数。有机低k材料包括聚(亚芳基)醚、BCB(二乙烯基硅氧烷双苯并环丁烯)、和有机掺杂的二氧化硅玻璃(OSG)(也称为碳掺杂玻璃)。其他合适类型的低k电介质是掺氟二氧化硅玻璃(FSG)和SiCOH。FSG包括由前体气体SiF4、SiH4、和N2O形成的电介质，以及由前体SiF4、原硅酸四乙酯(TEOS)、和O2形成的电介质。由TEOS和SiF4形成的电介质被称为氟化TEOS或FTEOS。可以通过CVD、原子层沉积(ALD)、或其他适当的膜形成工艺来形成低k电介质材料。在一些实施例中，第一层100的厚度在约80nm至约150nm的范围内。
此外，在一些实施例中，在第一层100上形成第二层105。在一些实施例中，第二层105是无氮电介质层。在某些实施例中，SiO2被用作第二层105。可以使用碳源、硅源、和氧源的气态混合物在CVD工艺(可选地等离子体增强)中制造第二层105。在一些实施例中，可以调整工艺参数以获得折射率n和消光系数k的可接受值。
在一些实施例中，第二层105是由基于原硅酸四乙酯(TEOS)的电介质材料构成的，其是半导体工业中通常用作硅氧烷聚合物中的交联剂和针对二氧化硅的前体的已知层。在一些实施例中，可以通过旋涂玻璃(spin-on-glass)沉积方法来沉积基于TEOS的层，但可以使用其他沉积方法。在一些实施例中，第二层105的厚度在约20nm至约40nm的范围内。
此外，随后在第二电介质层105上方设置第三层110，在一些实施例中作为硬掩模层，例如，TiN层。第三层110可以通过CVD、ALD、或物理形成气相沉积(PVD)(包括溅射)、或任意其他适当的成膜方法来形成。在一些实施例中，第三层110的厚度在约20nm至约40nm的范围内。
随后，在第三层110上方形成第四层115。在一些实施例中，第四层115是由一层或多层基于氧化硅的材料、基于氮化硅的材料、或基于碳化硅的材料构成的电介质层。在某些实施例中，SiO2被用作第四层115。在一些实施例中，第四层115是由基于TEOS的电介质材料构成的。在其他实施例中，代替电介质层，非晶或多晶半导体材料(例如，非晶Si(a-Si)、a-Ge、a-SiGe、多晶硅(poly-Si)、poly-SiGe、或poly-Ge)被形成在第三层110上方。可以使用碳源、硅源、和氧源的气态混合物在CVD工艺(可选地等离子体增强)中制造第四层115。在一些实施例中，第三电介质层的厚度在约30nm至约70nm的范围内。
仍然参考图3A，在第四层115上方形成第五层120。在一些实施例中，第五层120是由电介质材料构成的。在某些实施例中，第五层120是由有机材料构成的。有机材料可以包括多种未交联的单体或聚合物。通常，第五层120可以包括可图案化的材料，和/或具有经调整以提供抗反射特性的成分。用于第五层120的示例性材料包括碳主链聚合物。第五层120被用来对结构进行平坦化，因为取决于在衬底90上形成的器件的结构，下层结构可能是不均匀的。在一些实施例中，第五层120是通过旋涂工艺形成的。在其他实施例中，第五层120是通过另一适当的沉积工艺形成的。在一些实施例中，第五层120的厚度在约80nm至约120nm的范围内。
在第五层120上方形成第六层125。在一些实施例中，第六层125具有为光刻工艺提供抗反射特性和/或硬掩模特性的组分。在一些实施例中，第六层125包括含硅层(例如，硅硬掩模材料)。第六层125可以包括含硅无机聚合物。在其他实施例中，第六层125包括氧化硅(例如，旋涂玻璃(SOG))；氮化硅；氮氧化硅；多晶硅；含金属的有机聚合物材料，其包括金属，例如，钛、氮化钛、铝、和/或钽；和/或其他适当的材料。第六层125可以通过旋涂工艺、CVD、PVD、和/或其他适当的沉积工艺来形成。在一些实施例中，第六层125的厚度在约15nm至约30nm的范围内。
此外，如图3A所示，通过一个或多个光刻操作在第六层125上形成光致抗蚀剂图案130，类似于图1A-1C。在一些实施例中，抗蚀剂残留物(浮渣)135保留在第六层125的表面上。抗蚀剂残留物可能产生相邻图案之间的桥接缺陷或其他缺陷。
在一些实施例中，为了移除抗蚀剂残留物(浮渣)，对光致抗蚀剂图案130执行一个或多个第一除渣蚀刻操作。在一些实施例中，第一除渣蚀刻操作利用包括氟(例如，碳氟化合物(例如，CF4))的蚀刻气体。通过第一除渣蚀刻操作，移除抗蚀剂残留物135。在一些实施例中，还移除光致抗蚀剂图案130的一部分和/或第六层125的一部分，如图3B所示。在一些实施例中，第六层125的蚀刻量H1在约1nm至约5nm的范围内。
随后，类似于关于图1D和2A-2E所解释的操作，在光致抗蚀剂图案130上方形成延伸材料层140，如图3C所示。在一些实施例中，光致抗蚀剂图案130的高度(厚度)H2在约50nm至约200nm的范围内。沉积在光致抗蚀剂图案130的顶面处的延伸材料层140的厚度H3在约5nm至约200nm的范围内。
在一些实施例中，在形成延伸材料层40之后，执行一个或多个第二除渣蚀刻操作。在一些实施例中，第二除渣蚀刻操作利用包括氯(例如，Cl2)的蚀刻气体。通过第二除渣蚀刻操作，移除残留物或金属线条浮渣。在一些实施例中，在第二除渣蚀刻操作期间进一步部分地蚀刻第六层125。在一些实施例中，蚀刻量在约1nm至约5nm的范围内。
在一些实施例中，不执行第一除渣蚀刻操作，并且在形成延伸材料层140之后仅执行第二除渣蚀刻操作。在其他实施例中，不执行第二除渣蚀刻操作，并且在形成延伸材料层140之前仅执行第一除渣蚀刻操作。
如图3A-3C所示，光致抗蚀剂图案130可以具有厚度小于其他部分的厚度的薄部分。如果没有形成延伸材料层，则可以在除渣蚀刻操作或后续蚀刻操作期间切割具有较小厚度的薄部分以对第六层125进行图案化。通过形成延伸材料层140，可以显著增加用于后续蚀刻的“掩模图案”。因此，即使光致抗蚀剂图案130具有拥有较小厚度的薄部分，也可以防止图案缺陷(开路缺陷)。此外，因为可以补偿光致抗蚀剂图案130的厚度，所以可以通过也能够蚀刻光致抗蚀剂图案130的除渣蚀刻操作有效地移除抗蚀剂残留物。
然后，通过使用延伸材料层140和光致抗蚀剂图案130作为蚀刻掩模，对第六层125进行图案化，如图3D所示。在一些实施例中，在蚀刻之后，移除延伸材料层140和光致抗蚀剂层130。
此外，如图3E所示，通过使用经图案化的第六层125作为蚀刻掩模来对第五层120、第四层115、和第三层110进行图案化。图案化操作包括一个或多个等离子体干法蚀刻操作。然后，在一些实施例中，移除经图案化的第六层125、经图案化的第五层130，如图3E所示。随后，如图3F所示，通过使用经图案化的第四层115和经图案化的第三层110作为蚀刻掩模，对第二层105和第一层100进行图案化，如图3F所示。在图案化之后，移除经图案化的第四层115和经图案化的第三层110。
应当理解，图3F中所示的结构经历进一步的CMOS工艺以形成各种特征，例如，互连通孔、互连金属层、钝化层等。
图4A-4D示出了根据本公开的实施例的顺序图案形成操作。应当理解，可以在图4A-4D所示的操作之前、期间、和之后提供附加操作，并且针对方法的其他实施例，下面描述的一些操作可以被替换或消除。操作/工艺的顺序可以是可互换的。在下面的实施例中，可以采用前述实施例中描述的材料、配置、工艺、和/或尺寸，并且可以省略其详细解释。
在下面的实施例中，光致抗蚀剂层230包括多个孔图案235，如图4A和4B所示。图4A是对应于图4B中的线条II-II的横截面视图，并且图4B是顶部视图(平面视图)。
如图4A所示，在一些实施例中，孔图案235的直径W11在约5nm至约40nm的范围内。通过执行如图2A-2E所解释的操作，在光致抗蚀剂层230上方形成延伸材料层240。在沉积或可选的各向异性蚀刻之后，孔图案237的尺寸(直径)减小，如图4C和4D所示。图4C是横截面视图，并且图4D是顶部视图。在一些实施例中，减小的孔图案237的直径W12在约3nm至约30nm的范围内。
本文描述的各种实施例或示例提供优于现有技术的若干优点。在本公开中，在光致抗蚀剂图案上方形成延伸材料层，以增加光致抗蚀剂图案的“高度”。通过形成延伸材料层，即使光致抗蚀剂图案具有拥有较小厚度的薄部分，也可以防止图案缺陷(开路缺陷)。此外，因为可以补偿光致抗蚀剂图案130的厚度，所以可以通过也能够蚀刻光致抗蚀剂图案的除渣蚀刻操作来有效地移除抗蚀剂残留物。
根据本公开的一个方面，在图案形成方法中，在要被图案化的目标层上方形成光致抗蚀剂图案。在光致抗蚀剂图案上形成延伸材料层。通过至少使用延伸材料层作为蚀刻掩模来对目标层进行图案化。在前述和以下实施例中的一个或多个实施例中，光致抗蚀剂图案包括线条图案，并且延伸材料层被形成在线条图案中的每个线条图案上。在前述和以下实施例中的一个或多个实施例中，延伸材料层被沉积在目标层的位于线条图案之间的表面上，并且被沉积在目标层的位于线条图案之间的表面上的延伸材料层的厚度T1和被沉积在线条图案中的每个线条图案上的延伸材料层的厚度T2满足2≤T2/T1。在前述和以下实施例中的一个或多个实施例中，满足30≤T2/T1≤300。在前述和以下实施例中的一个或多个实施例中，在目标层被蚀刻之前，蚀刻被形成在目标层的表面上的延伸材料层。在前述和以下实施例中的一个或多个实施例中，线条图案中的每个线条图案的纵横比至少是2。在前述和以下实施例中的一个或多个实施例中，相邻的线条图案之间的间隔在约5nm至约20nm的范围内。在前述和以下实施例中的一个或多个实施例中，延伸材料层是在非共形沉积条件下通过化学气相沉积(CVD)沉积的。在前述和以下实施例中的一个或多个实施例中，CVD是在等于或高于20mTorr的压力下执行的等离子体CVD。在前述和以下实施例中的一个或多个实施例中，延伸材料层包括选自由碳基材料、基于氧化硅的材料、和基于氮化硅的材料组成的组中的一种。在前述和以下实施例中的一个或多个实施例中，用于CVD的源气体包括选自由碳氢化合物和碳氟化合物组成的组中的一种。在前述和以下实施例中的一个或多个实施例中，用于CVD的源气体包括含硅气体。
根据本公开的另一方面，在制造半导体器件的方法中，在要被图案化的目标层上方形成光致抗蚀剂图案。执行除渣蚀刻以移除光致抗蚀剂残留物。在光致抗蚀剂图案上形成延伸材料层。通过至少使用延伸材料层作为蚀刻掩模来对目标层进行图案化。在前述和以下实施例中的一个或多个实施例中，除渣蚀刻是在沉积延伸材料层之后执行的。在前述和以下实施例中的一个或多个实施例中，在除渣蚀刻中，目标层的一部分被蚀刻。在前述和以下实施例中的一个或多个实施例中，除渣蚀刻包括第一除渣蚀刻和第二除渣蚀刻，该第二除渣蚀刻是在与第一除渣蚀刻不同的条件下执行的，并且延伸材料层是在第一除渣蚀刻与第二除渣蚀刻之间沉积的。在前述和以下实施例中的一个或多个实施例中，第一除渣蚀刻是在沉积延伸材料层之前执行的，并且蚀刻气体包括氟，并且第二除渣蚀刻是在沉积延伸材料层之后执行的，并且蚀刻气体包括氯。
根据本公开的另一方面，在制造半导体器件的方法中，在半导体衬底上方形成第一电介质层。在第一电介质层上方形成无氮层。在无氮层上方形成金属硬掩模层。在金属硬掩模层上方形成第二电介质层。在第二电介质层上方形成第三电介质层。在第三电介质层上方形成第四电介质层。第四电介质层上方的光致抗蚀剂图案。执行除渣蚀刻以移除光致抗蚀剂残留物。在光致抗蚀剂图案上形成延伸材料层。通过至少使用延伸材料层作为蚀刻掩模来对第四电介质层进行图案化。在前述和以下实施例中的一个或多个实施例中，通过使用经图案化的第四电介质层作为蚀刻掩模来对第三电介质层进行图案化。通过使用经图案化的第三电介质层作为蚀刻掩模来对第二电介质层和金属硬掩模层进行图案化。通过使用经图案化的金属硬掩模层和经图案化的第二电介质层作为蚀刻掩模来对第一电介质层进行图案化。在前述和以下实施例中的一个或多个实施例中，第一电介质层是由低k电介质材料构成的，金属硬掩模层是由TiN构成的。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种图案形成方法，包括：在要被图案化的目标层上方形成光致抗蚀剂图案；在所述光致抗蚀剂图案上形成延伸材料层；以及通过至少使用所述延伸材料层作为蚀刻掩模来对所述目标层进行图案化。
示例2.根据示例1所述的图案形成方法，其中：所述光致抗蚀剂图案包括线条图案，并且所述延伸材料层被形成在所述线条图案中的每个线条图案上。
示例3.根据示例2所述的图案形成方法，其中：所述延伸材料层被形成在所述目标层的位于所述线条图案之间的表面上，并且被形成在所述目标层的位于所述线条图案之间的表面上的所述延伸材料层的厚度T1和被形成在所述线条图案中的每个线条图案上的所述延伸材料层的厚度T2满足2≤T2/T1。
示例4.根据示例3所述的图案形成方法，其中，30≤T2/T1≤300。
示例5.根据示例3所述的图案形成方法，还包括：在所述目标层被蚀刻之前，蚀刻被形成在所述目标层的表面上的所述延伸材料层。
示例6.根据示例2所述的图案形成方法，其中，所述线条图案中的每个线条图案的纵横比至少是2。
示例7.根据示例6所述的图案形成方法，其中，相邻的线条图案之间的间隔在约5nm至约20nm的范围内。
示例8.根据示例1所述的图案形成方法，其中，所述延伸材料层是在非共形沉积条件下通过化学气相沉积(CVD)形成的。
示例9.根据示例8所述的图案形成方法，其中，所述CVD是在等于或高于20mTorr的压力下执行的等离子体CVD。
示例10.根据示例8所述的图案形成方法，其中，所述延伸材料层包括选自由碳基材料、基于氧化硅的材料、和基于氮化硅的材料组成的组中的一种。
示例11.根据示例8所述的图案形成方法，其中，用于所述CVD的源气体包括选自由碳氢化合物和碳氟化合物组成的组中的一种。
示例12.根据示例8所述的图案形成方法，其中，用于所述CVD的源气体包括含硅气体。
示例13.一种制造半导体器件的方法，包括：在要被图案化的目标层上方形成光致抗蚀剂图案；执行除渣蚀刻以移除光致抗蚀剂残留物；在所述光致抗蚀剂图案上形成延伸材料层；以及通过至少使用所述延伸材料层作为蚀刻掩模来对所述目标层进行图案化。
示例14.根据示例13所述的方法，其中，所述除渣蚀刻是在形成所述延伸材料层之后执行的。
示例15.根据示例13所述的方法，其中，在所述除渣蚀刻中，所述目标层的一部分被蚀刻。
示例16.根据示例13所述的方法，其中：所述除渣蚀刻包括第一除渣蚀刻和第二除渣蚀刻，所述第二除渣蚀刻是在与所述第一除渣蚀刻不同的条件下执行的，以及所述延伸材料层是在所述第一除渣蚀刻与所述第二除渣蚀刻之间形成的。
示例17.根据示例16所述的方法，其中：所述第一除渣蚀刻是在形成所述延伸材料层之前执行的，并且蚀刻气体包括氟，并且所述第二除渣蚀刻是在形成所述延伸材料层之后执行的，并且蚀刻气体包括氯。
示例18.一种制造半导体器件的方法，包括：在半导体衬底上方形成第一电介质层；在所述第一电介质层上方形成无氮层；在所述无氮层上方形成金属硬掩模层；在所述金属硬掩模层上方形成第二电介质层；在所述第二电介质层上方形成第三电介质层；在所述第三电介质层上方形成第四电介质层；在所述第四电介质层上方形成光致抗蚀剂图案；执行除渣蚀刻以移除光致抗蚀剂残留物；在所述光致抗蚀剂图案上形成延伸材料层；以及通过至少使用所述延伸材料层作为蚀刻掩模来对所述第四电介质层进行图案化。
示例19.根据示例18所述的方法，还包括：通过使用经图案化的第四电介质层作为蚀刻掩模来对所述第三电介质层进行图案化；通过使用经图案化的第三电介质层作为蚀刻掩模来对所述第二电介质层和所述金属硬掩模层进行图案化；以及通过使用经图案化的金属硬掩模层和经图案化的第二电介质层作为蚀刻掩模来对所述第一电介质层进行图案化。
示例20.根据示例19所述的方法，其中：所述第一电介质层是由低k电介质材料构成的，并且所述金属硬掩模层是由TiN构成的。

Claims (20)

1.一种图案形成方法，包括：
在要被图案化的目标层上方形成光致抗蚀剂图案；
在所述光致抗蚀剂图案上形成延伸材料层；以及
通过至少使用所述延伸材料层作为蚀刻掩模来对所述目标层进行图案化，并且
其中，所述光致抗蚀剂图案包括线条图案，并且所述线条图案具有不同的厚度。
2.根据权利要求1所述的图案形成方法，其中：
所述延伸材料层被形成在所述线条图案中的每个线条图案上。
3.根据权利要求2所述的图案形成方法，其中：
所述延伸材料层被形成在所述目标层的位于所述线条图案之间的表面上，并且
被形成在所述目标层的位于所述线条图案之间的表面上的所述延伸材料层的厚度T1和被形成在所述线条图案中的每个线条图案上的所述延伸材料层的厚度T2满足2≤T2/T1。
4.根据权利要求3所述的图案形成方法，其中，30≤T2/T1≤300。
5.根据权利要求3所述的图案形成方法，还包括：在所述目标层被蚀刻之前，蚀刻被形成在所述目标层的表面上的所述延伸材料层。
6.根据权利要求2所述的图案形成方法，其中，所述线条图案中的每个线条图案的纵横比至少是2。
7.根据权利要求6所述的图案形成方法，其中，相邻的线条图案之间的间隔在5nm至20nm的范围内。
8.根据权利要求1所述的图案形成方法，其中，所述延伸材料层是在非共形沉积条件下通过化学气相沉积CVD形成的。
9.根据权利要求8所述的图案形成方法，其中，所述CVD是在等于或高于20mTorr的压力下执行的等离子体CVD。
10.根据权利要求8所述的图案形成方法，其中，所述延伸材料层包括选自由碳基材料、基于氧化硅的材料、和基于氮化硅的材料组成的组中的一种。
11.根据权利要求8所述的图案形成方法，其中，用于所述CVD的源气体包括选自由碳氢化合物和碳氟化合物组成的组中的一种。
12.根据权利要求8所述的图案形成方法，其中，用于所述CVD的源气体包括含硅气体。
13.一种制造半导体器件的方法，包括：
在要被图案化的目标层上方形成光致抗蚀剂图案；
执行除渣蚀刻以移除光致抗蚀剂残留物；
在所述光致抗蚀剂图案上形成延伸材料层；以及
通过至少使用所述延伸材料层作为蚀刻掩模来对所述目标层进行图案化，并且
其中，所述光致抗蚀剂图案包括线条图案，并且所述线条图案具有不同的厚度。
14.根据权利要求13所述的方法，其中，所述除渣蚀刻是在形成所述延伸材料层之后执行的。
15.根据权利要求13所述的方法，其中，在所述除渣蚀刻中，所述目标层的一部分被蚀刻。
16.根据权利要求13所述的方法，其中：
所述除渣蚀刻包括第一除渣蚀刻和第二除渣蚀刻，所述第二除渣蚀刻是在与所述第一除渣蚀刻不同的条件下执行的，以及
所述延伸材料层是在所述第一除渣蚀刻与所述第二除渣蚀刻之间形成的。
17.根据权利要求16所述的方法，其中：
所述第一除渣蚀刻是在形成所述延伸材料层之前执行的，并且蚀刻气体包括氟，并且
所述第二除渣蚀刻是在形成所述延伸材料层之后执行的，并且蚀刻气体包括氯。
18.一种制造半导体器件的方法，包括：
在半导体衬底上方形成第一电介质层；
在所述第一电介质层上方形成无氮层；
在所述无氮层上方形成金属硬掩模层；
在所述金属硬掩模层上方形成第二电介质层；
在所述第二电介质层上方形成第三电介质层；
在所述第三电介质层上方形成第四电介质层；
在所述第四电介质层上方形成光致抗蚀剂图案；
执行除渣蚀刻以移除光致抗蚀剂残留物；
在所述光致抗蚀剂图案上形成延伸材料层；以及
通过至少使用所述延伸材料层作为蚀刻掩模来对所述第四电介质层进行图案化，并且
其中，所述光致抗蚀剂图案包括线条图案，并且所述线条图案具有不同的厚度。
19.根据权利要求18所述的方法，还包括：
通过使用经图案化的第四电介质层作为蚀刻掩模来对所述第三电介质层进行图案化；
通过使用经图案化的第三电介质层作为蚀刻掩模来对所述第二电介质层和所述金属硬掩模层进行图案化；以及
通过使用经图案化的金属硬掩模层和经图案化的第二电介质层作为蚀刻掩模来对所述第一电介质层进行图案化。
20.根据权利要求19所述的方法，其中：
所述第一电介质层是由低k电介质材料构成的，并且
所述金属硬掩模层是由TiN构成的。
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