KR102402911B1 - 반도체 소자 제조를 위한 패턴 형성 방법 및 재료 - Google Patents

반도체 소자 제조를 위한 패턴 형성 방법 및 재료 Download PDF

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Abstract

패턴 형성 방법에서, 하부층이 기저층 위에 형성된다. 중간층이 하부층 위에 형성된다. 레지스트 패턴이 중간층 위에 형성된다. 레지스트 패턴을 에칭 마스크로 사용하는 것에 의해 중간층이 패턴화된다. 패턴화된 중간층을 사용하는 것에 의해 하부층이 패턴화된다. 기저층이 패턴화된다. 중간층은 50 wt% 이상의 실리콘과 유기 재료를 함유한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 중간층이 형성된 후에 어닐링 동작이 추가로 수행된다.

Description

반도체 소자 제조를 위한 패턴 형성 방법 및 재료{PATTERN FORMATION METHOD AND MATERIAL FOR MANUFACTURING SEMICONDUCTOR DEVICES}
본 출원은 그 전체 내용이 여기에 참조로 포함된, 2018년 6월 27일자 출원된 미국 가특허 출원 제62/690,846호의 우선권을 주장한다.
반도체 산업이 높은 소자 밀도, 고성능 및 비용 절감을 추구하여 나노미터 기술 공정 노드로 진보함에 따라, 제조 및 설계 문제에 따른 도전이 더 커지게 되었다. 패턴을 형성하는 리소그래피 동작은 반도체 제조 공정에서 핵심적인 동작 중 하나이다.
패턴 형성 방법에서, 하부층이 기저층 위에 형성된다. 중간층이 하부층 위에 형성된다. 레지스트 패턴이 중간층 위에 형성된다. 레지스트 패턴을 에칭 마스크로 사용하는 것에 의해 중간층이 패턴화된다. 패턴화된 중간층을 사용하는 것에 의해 하부층이 패턴화된다. 기저층이 패턴화된다. 중간층은 50 wt% 이상의 실리콘과 유기 재료를 함유한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 중간층이 형성된 후에 어닐링 동작이 추가로 수행된다.
본 개시 내용은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성되지 않으며 예시의 목적으로만 사용됨을 강조한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 본 개시 내용의 일 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 2는 본 개시 내용의 일 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 3은 본 개시 내용의 일 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 4는 본 개시 내용의 일 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 5는 본 개시 내용의 일 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 6은 본 개시 내용의 일 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 7은 실리콘 입자 또는 클러스터의 개략도를 예시한다.
도 8은 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 9는 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 10은 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 11은 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 12는 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 13은 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 14는 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 15는 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 16은 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 17은 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 18은 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 19는 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 20은 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 21은 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 22는 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 23은 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 24는 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
도 25는 본 개시 내용의 다른 실시예에 따른 반도체 소자의 제조 동작의 여러 단계 중 하나를 예시한다.
다음의 개시 내용은 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다는 것을 이해하여야 한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값으로 제한되지 않지만, 공정 조건 및/또는 소자의 원하는 특성에 의존할 수 있다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부는 단순 및 명료를 위해 다른 비율로 임의로 작성될 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 또한, "~으로 형성된"이란 용어는 "포함하는" 또는 "이루어진" 중 어느 하나를 의미할 수 있다.
본 개시 내용의 하나 이상의 실시예로부터 이익을 얻을 수 있는 소자의 예는 반도체 소자이다. 반도체 소자는 Fin형 전계 효과 트랜지스터(FinFET) 및 다른 MOS 트랜지스터를 포함한다. 게이트-올-어라운드(GAA) FET와 같은 다른 유형의 트랜지스터도 역시 본 실시예로부터 이익을 얻는다. 반도체 소자는 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 로직 회로, 수동 요소(예, 저항기, 커패시터 및 인덕터) 및 능동 요소를 더 포함할 수 있다. 반도체 소자는 상호 접속될 수 있는 복수의 반도체 소자(예, 트랜지스터)를 포함할 수 있다. 그러나, 특별히 언급된 것을 제외하고는, 특정 유형의 소자로 응용이 제한돼서는 안된다는 것으로 이해된다.
3차원 핀 구조체를 포함하는 FinFET가 사용될 때, 리소그래피 동작의 성능에 영향을 주는 불균일이 층간 유전체(ILD) 층에 야기된다. 이러한 문제를 해결하기 위해 다층 레지스트(resist) 패턴화 시스템이 개발되었다.
다층 레지스트 패턴화 시스템에서, 예를 들어, 3층 레지스트 패턴화 시스템은 하부층, 중간층 및 포토레지스트 층을 채용한다. 3층 레지스트 패턴화 시스템에서, 포토레지스트 패턴을 에칭 마스크로 사용하여 중간층이 에칭되고, 패턴화된 중간층을 에칭 마스크로 사용하여 하부층이 에칭된다. 마지막으로, 패턴화될 기저층이 패턴화된 중간층 및/또는 하부층을 사용하여 에칭된다. 그러나, 이러한 에칭 동작에서, 패턴 폭(임계 치수 "CD")은 의도된 값 또는 설계된 값과 상이하다. 패턴의 임계 치수가 계속 축소되면, 이 CD 변화가 더욱 중요해진다.
본 개시 내용에 있어서, 3층 또는 2층 레지스트 시스템에서, 포토레지스트 패턴이 형성된 층은 3층 또는 2층 레지스트 시스템의 에칭 동작 중에 CD 변화를 억제하기 위해 50wt% 이상의 Si을 포함한다.
도 1~6은 본 개시 내용의 일 실시예에 따라 반도체 소자를 제조하는 다수의 단계를 예시한다. 도 1~6에 예시된 공정의 이전, 도중 및 이후에 추가의 동작이 제공될 수 있으며, 이하에서 설명되는 동작 중 일부는 방법의 추가적인 실시예에서 대체되거나 제거될 수 있음을 이해할 것이다. 동작/공정의 순서는 호환 가능할 수 있다.
도 1에 예시된 바와 같이, 패턴화될 기저층(20)이 기판(10) 위에 형성된다. 일부 실시예에서, 기저층(20)과 기판(10) 사이에 하나 이상의 층 또는 구조체가 제공된다. 일 실시예에서, 기판(10)은 실리콘 기판이다. 대안적으로, 기판은 게르마늄과 같은 다른 원소 반도체; SiC, SiGe 등의 IV-IV족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP 등의 III-V족 화합물 반도체를 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판 또는 실리콘 산화물과 같은 절연 재료도 기판으로서 사용될 수 있다. 기판은 불순물(예, p-형 또는 n-형 도전형)로 적절하게 도핑된 다양한 영역을 포함한다.
기저층(20)은 유전체 재료 또는 도전 재료의 하나 이상의 층을 포함한다. 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiCO, SiCN, 불소-도핑된 실리케이트 유리(FSG), 또는 로우-k 유전체 재료, 또는 임의의 다른 적절한 유전체 재료를 포함한다. 유전체 층은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD) 또는 다른 적절한 성막 공정에 의해 형성될 수 있다. 일부 실시예에서, 유전체 층이 형성된 후에, 에치 백(etch back) 공정 및/또는 화학적 기계적 연마(CMP) 공정과 같은 평탄화 공정이 유전체 층에 수행된다.
도전 재료는 반도체 재료, 예컨대 전술한 바와 같은 실리콘 또는 게르마늄을 포함하는 원소 반도체; IV-IV족 화합물 반도체; 또는 III-V족 화합물 반도체를 포함한다. 반도체 재료는 다결정, 비정질 또는 결정질일 수 있다. 도전 재료는 Al, Cu, AlCu, W, Co, Ti, Ta, Ni, 실리사이드, TiN 또는 TaN 또는 임의의 적절한 재료 등의 금속 재료를 포함한다. 도전 재료는 CVD, PVD, ALD, 분자빔 에피택시(MBE), 전기 도금 또는 다른 적절한 성막 공정에 의해 형성될 수 있다.
또한, 도 1에 예시된 바와 같이, 하부층(30)이 기저층(20) 위에 형성된다. 일부 실시예에서, 하부층(30)은 유기 재료로 형성된다. 유기 재료는 가교 결합되지 않은 다수의 단량체 또는 중합체를 포함할 수 있다. 일반적으로, 하부층(30)은 패턴화 가능한 재료를 포함할 수 있고 및/또는 반사 방지 특성을 제공하도록 조절된 조성을 가질 수 있다. 하부층(30)을 위한 재료는 예컨대, 폴리히드록시스티렌(PHS), 폴리메틸메타크릴레이트(PMMA), 폴리에테르 및 이들의 조합과 같은 탄소 백본 중합체와 방향족 고리를 함유하는 다른 유기 중합체를 포함한다. 하부층(30)은 기저 구조체가 불균일할 수 있으므로 해당 구조체를 평탄화하는데 사용된다. 일부 실시예에서, 하부층(30)은 스핀 코팅 공정에 의해 형성된다. 다른 실시예에서, 하부층(30)은 다른 적절한 증착 공정에 의해 형성된다. 일부 실시예에서 하부층(30)의 두께는 약 50 nm 내지 약 200 nm의 범위이고, 다른 실시예에서 약 80 nm 내지 약 120 nm의 범위이다. 일부 실시예에서, 하부층(30)이 형성된 후에, 어닐링 동작이 수행된다.
이후, 도 2에 예시된 바와 같이, 하부층(30) 위에 중간층(40)이 형성된다. 일부 실시예에서, 중간층(40)은 하부층 위에 실리콘 함유 용액을 스핀 코팅함으로써 형성되고, 코팅된 층은 80℃ 내지 120℃에서 30초~120초 동안 베이킹된다. 일부 실시예에서, 코팅된 층의 베이킹은 베이킹 플레이트 상에서 수행된다. 중간층(40)의 두께는 일부 실시예에서 약 20 nm 내지 약 100 nm의 범위이고, 다른 실시예에서 약 30 nm 내지 약 80 nm의 범위이다.
중간층(40)은 실리콘 및 유기 재료를 포함하는 실리콘 함유층이다. 본 개시 내용에서, 플레이트 베이킹 후의 중간층(40)은 실리콘을 50 wt% 이상 함유한다. 일부 실시예에서, 중간층(40)은 60 wt% 이상의 실리콘을 함유한다. 일부 실시예에서, 중간층(40)의 Si 함량은 최대 70 wt%이고, 다른 실시예에서 최대 80 wt%이다.
전술한 바와 같이, 실리콘 함유 중간층은 실리콘 함유 용액으로 형성된다. 실리콘 함유 용액은 실리콘 입자 및 용매를 포함한다. 일부 실시예에서, 실리콘 입자 각각은 도 7에 예시된 바와 같이 복수의 리간드(L)로 둘러싸인 실리콘 코어(C)를 포함한다. 일부 실시예에서, 실리콘 입자의 크기(W1)는 1 nm 내지 20 nm의 범위이고, 다른 실시예에서는 약 2 nm 내지 약 15 nm의 범위이다. 실리콘 코어(C)는 고체 결정질 또는 비결정질 실리콘, 실리콘 일차 입자의 클러스터(2차 입자), 실리콘 링 또는 다공성 실리콘이다. 일부 실시예에서, 실리콘 코어(C)의 직경(W2)은 약 1 nm 내지 약 20 nm의 범위 내에 있고, 다른 실시예에서는 약 2 nm 내지 약 15 nm의 범위에 있다. 일부 실시예에서, 코어(C)는 Ti, Sn, Al, T 및 Au 중 하나로 이루어지며, 약 1 nm 내지 약 20 nm 범위의 직경(W2)을 가진다. 상기 직경은 다른 실시예에서 약 2 nm 내지 약 15 nm의 범위이다.
일부 실시예에서, 상기 복수의 리간드(L)는 각각 유기 리간드이다. 상기 유기 리간드는 스티렌, 1-데센, 1-비닐나프타렌, 알킬기(예, 메틸, 에틸, 프로필, 부틸, 펜틸, 헥실, 헵틸, 옥틸, 노닐, 데실,...등; 탄소수가 20개 이하), 알키닐기(예, 탄소수가 20개 이하), 알케닐기(예, 탄소수가 20개 이하) 중 일종 이상이다. 리간드(L)는 R-Lp의 화학적 구조를 가지며, 여기서 R은 제1 스페이서 기를 나타내고, Lp는 실리콘 코어(C)에 결합된 극성 기를 나타낸다. 제1 스페이서 기(R)는 수소, 방향족 탄소 고리 또는 직쇄 또는 고리형 알킬, 알콕실, 플루오로알킬, 플루오로알콕실, 알켄, 알킨, 히드록실, 케톤, 알데히드, 카보네이트, 카르복실 산, 에스테르, 에테르, 아미드, 아민, 이민, 이미드, 아지드, 니트레이트, 니트릴, 니트라이트 또는 티올 스페이서 기(1~12개의 사슬 탄소를 가짐) 중 하나 이상을 포함한다. 제1 스페이서 기(R)는 극성 기(Lp)와 결합된다. 극성 기(Lp)는 -Cl, -Br, -I, -NO2, -SO3-, -H-, -CN, -NCO, -OCN, -CO2-, -OH, -OR*, -OC(O)CR*, -SR, -SO2N(R*)2, -SO2R*, SOR, -OC(O)R*, -C(O)OR*, -C(O)R*; -Si(OR*)3; -Si(R*)3 - R*는 H이고, 비분지형(unbranched) 또는 분지형(branched), 고리형 또는 비고리형의 포화 또는 불포화 알킬 또는 알케닐 또는 알케닐 기임 - 중 하나 이상을 포함한다.
실리콘 입자는 용매와 혼합되어 실리콘 함유 용액을 형성한다. 용매로서는, 예를 들면 2-메톡시에틸 에테르(디글림), 에틸렌 글리콜 모노메틸 에테르, 프로필렌 글리콜 모노메틸 에테르 등의 글리콜 에테르; 프로필렌 글리콜 모노메틸 에테르 아세테이트; 메틸 락테이트 및 에틸 락테이트와 같은 락테이트; 메틸 프로피오네이트, 에틸 프로피오네이트, 에틸 에톡시 프로피오네이트 및 메틸-2-히드록시 이소부티레이트와 같은 프로피오네이트; 메틸 셀로솔브 아세테이트와 같은 셀로솔브 에스테르; 톨루엔 및 크실렌과 같은 방향족 탄화수소; 및 아세톤, 메틸에틸 케톤, 시클로헥사논, 2-헵타논 등의 케톤을 포함한다. 2종 이상의 용매를 사용할 수 있다. 일부 실시예에서 실리콘 함유 용액의 점도는 약 0.2 센티포이즈 내지 약 3000 센티포이즈의 범위이다. 실리콘 함유 용액은 포토레지스트 코팅 장치 또는 다른 적절한 코팅 장치를 사용하여 하부층 위에 스핀 코팅될 수 있다. 실리콘 함유 용액은 안정화제를 더 함유할 수 있다. 안정제는 실리콘 함유 용액을 안정화시키기 위해 pH를 적절한 값으로 조절한다. pH 값은 2 내지 12의 범위이다. 안정화제는 유기산 또는 염기를 포함한다.
일부 실시예에서, 실리콘 입자 또는 실리콘 클러스터는 50 wt% 이상의 실리콘을 포함한다. 다른 실시예에서, 실리콘 입자 또는 실리콘 클러스터는 60 wt% 이상의 실리콘을 함유한다. 일부 실시예에서, 실리콘 입자 또는 실리콘 클러스터의 Si 함량은 최대 70 wt이고 다른 실시예에서 최대 80 wt%이다. 임의의 부가적인 고체 첨가제가 실리콘 함유 용액과 혼합되는 경우, 실리콘 함량은 용매 이외의 실리콘 용액의 고체 원소의 총 중량을 기초로 계산된다.
일부 실시예에서, 중간층(40)은 유기 중합체를 추가로 포함한다. 유기 중합체는 규소 함유 중합체를 포함한다. 실리콘 함유 중합체는 유기 중합체 및 가교 결합제를 포함한다. 특정 실시예에서, 실리콘 함유 중합체는 발색단(염료), 광산(photo acid) 발생제, 염기 소광제(quencher) 및/또는 플루오로카본을 추가로 포함한다. 유기 중합체 백본(backbone)은 폴리히드록시스티렌(PHS), 폴리 메틸메타크릴레이트(PMMA), 폴리에테르, 이들의 조합 및 방향족 고리를 함유하는 다른 유기 중합체일 수 있다.
일부 실시예에서, 중간층(40)이 형성된 후에, 어닐링 동작과 같은 열적 동작이 수행된다. 어닐링 동작은 전술한 바와 같은 베이킹 동작에 추가로 또는 그 대신에 수행된다. 어닐링 동작은 코팅된 중간층(40)의 표면을 매끄럽게 또는 평탄하게 한다. 어닐링 후, 중간층(40)의 표면 거칠기(Ra)는 일부 실시예에서 0 nm보다 크고 5nm 보다 작다.
일부 실시예에서, 어닐링 조적의 온도는 기판 온도로서 약 250℃ 내지 약 1000℃의 범위이고, 다른 실시예에서는 약 300℃ 내지 약 500℃의 범위이다. 일부 실시예에서, 어닐링 동작은 베이킹 플레이트에 대한 열적 베이킹이다. 이러한 경우, 열적 베이킹의 처리 시간은 일부 실시예에서는 약 30초 내지 약 600초의 범위이고, 다른 실시예에서는 약 60초 내지 약 300초의 범위이다.
다른 실시예에서, 어닐링 동작은 약 120 nm 내지 약 12,000 nm의 범위의 파장을 갖는 전자기파를 이용한다. 특정 실시예에서, 어닐링 동작은 램프 어닐링이다. 이러한 경우, 램프 어닐링의 처리 시간은 일부 실시예에서 약 1초 내지 약 180초의 범위이고, 다른 실시예에서는 약 10초 내지 약 60초의 범위이다. 다른 실시예에서, 어닐링 동작은 레이저 어닐링이다. 이 경우, 레이저 어닐링의 처리 시간은 일부 실시예에서 약 0.1 msec 내지 약 10초의 범위이고, 다른 실시예에서 약 10 msec 내지 약 1초의 범위이다.
일부 실시예에서, 어닐링 공정은 제1 온도에서의 제1 단계 및 제1 온도보다 높은 제2 온도에서의 제2 단계를 포함한다. 일부 실시예에서 제1 온도는 약 80℃ 내지 약 200℃의 범위이고 제2 온도는 약 250℃ 내지 약 1000℃의 범위이다.
어닐링 동작 후에, 중간층(40)의 두께는 일부 실시예에서 약 15 nm 내지 약 90 nm의 범위이고 다른 실시예에서는 약 20 nm 내지 약 70 nm의 범위이다.
또한, 도 3에 예시된 바와 같이, 포토레지스트 패턴(또는 층)(50)이 중간층 위에 형성된다. 포토레지스트 층은 중간층 상에 스핀 코팅되고, 포토레지스트 층은 광 마스크를 통해 노광/빔으로 노광된다. 노광/빔은 KrF 엑시머 레이저 광 및 ArF 엑시머 레이저 광과 같은 심화 자외선(DUV) 광, 약 13.5 nm의 극자외선(EUV) 광, X-선 및/또는 전자 빔일 수 있다. 일부 실시예에서, 다중 노광 공정이 적용된다. 노광된 포토레지스트가 현상된 후, 레지스트 패턴(50)이 얻어진다.
일부 실시예에서, 접착층이 중간층(40)과 포토레지스트 층(50) 사이에 배치된다.
다음에, 도 4에 나타내는 바와 같이, 포토레지스트 패턴(50)을 에칭 마스크로 사용하여 중간층(40)을 패턴화하여 패턴화된 중간층(42)을 형성한다. 중간층(40)은 주로 실리콘으로 이루어지기 때문에, Cl2, HBr, SF6 및/또는 다른 적절한 에칭 가스를 사용하는 하나 이상의 건식 에칭 동작이 중간층(40)을 패턴화하는 데 사용된다. 포토레지스트 패턴(50)과 패턴화된 중간층(42) 사이의 CD 변화는 일부 실시예에서는 ±2 nm 이내이고, 다른 실시예에서는 ±1.5 nm 이내이다.
또한, 도 5에 예시된 바와 같이, 패턴화된 중간층(42)을 에칭 마스크로 사용하여 하부층(30)이 패턴화되어 패턴화된 하부층(32)을 형성한다. 하부층(30)이 유기 재료로 형성될 때, O2, SO2, CO2 및/또는 다른 적절한 에칭 가스를 사용하는 하나 이상의 건식 에칭 동작이 하부층(30)을 패턴화하는 데 이용된다. 패턴화된 중간층(42)과 패턴화된 하부층(32) 사이의 CD 변화는 일부 실시예에서 ±2nm 이내이고, 다른 실시예에서는 ±1.5 nm 이내이다. 포토레지스트 패턴(50)과 패턴화된 하부층(32) 사이의 CD 변화는 일부 실시예에서 ± 3 nm 이내이고, 다른 실시예에서는 ±2 nm 이내이다.
계속해서, 도 6에 예시된 바와 같이, 패턴화된 중간층(42) 및 패턴화된 하부층(32)을 에칭 마스크로 사용하는 것에 의해 패턴화된 중간층(42) 및 패턴화된 하부층(32)을 에칭 패턴(22)으로 사용하는 것에 의해 기저층(20)이 패턴화되어 타겟 패턴(22)을 형성한다. 기저층(20)의 재료에 따라, 적절한 에칭 가스가 선택된다.
레지스트 패턴(50)과 타겟 패턴(22) 사이의 CD 변화는 일부 실시예에서 ± 4 nm 이내이고, 다른 실시예에서는 ±3 nm 이내이다. 타겟 패턴(22)이 형성된 후에, 패턴화된 중간층(42) 및 패턴화된 하부층(32)이 제거된다.
일부 실시예에서, 패턴화된 중간층(42)은 기저층(20)을 패턴화하기 전에 제거되고, 기저층(20)은 패턴화된 기저층(32)을 에칭 마스크로 사용하는 것에 의해 패턴화된다.
3층 레지스트 시스템의 중간층으로서, 폴리실록산과 같은 실리콘 함유 중합체가 사용되어 왔다. 폴리실록산의 실리콘 함량은 50 wt% 미만이다. 이에 비해, 본 개시 내용의 중간층은 실리콘을 50 wt% 이상 함유한다. 따라서, 중간층(40)과 하부층(30) 사이에 더 높은 에칭 선택도 및 더 낮은 CD 변화가 얻어진다. 일부 실시예에서, 중간층(40)은 폴리실록산과 같은 실리콘 중합체가 없다. 다른 실시예에서, 중간층(40)은 폴리실록산과 같은 실리콘 중합체 및 전술한 바와 같은 실리콘 입자 또는 클러스터를 포함하여, 중간층(40)의 실리콘 함량이 50 wt% 이상이 되도록 한다.
도 8 내지 도 12는 본 개시 내용의 다른 실시예에 따른 반도체 소자를 제조하는 다양한 단계를 예시한다. 도 8~12에 예시된 공정의 이전, 도중 및 이후에 추가의 동작이 제공될 수 있으며, 이하에서 설명되는 동작 중 일부는 방법의 추가적인 실시예에서 대체되거나 제거될 수 있음을 이해할 것이다. 동작/공정의 순서는 호환 가능할 수 있다. 도 1~7과 관련하여 설명된 것과 동일하거나 유사한 재료, 구성, 치수, 구조, 조건 및 동작이 이하의 실시예에 채용될 수 있으며, 일부 설명은 생략될 수 있다.
도 8 내지 도 12는 하부층(30)이 사용되지 않는 2-층 레지스트 시스템을 예시한다. 도 8에 예시된 바와 같이, 패턴화될 기저층(20)이 기판(10) 위에 형성된다. 일부 실시예에서 기저층(20)과 기판(10) 사이에 하나 이상의 층 또는 구조체가 제공된다.
다음에, 도 9에 예시된 바와 같이, 실리콘 함유층(40)이 기저층(20) 상에 형성된다. 또한, 도 3과 유사하게, 도 10에 예시된 바와 같이 중간층 위에 포토레지스트 패턴(50)이 형성된다. 이후, 도 11에 예시된 바와 같이 실리콘 함유층(40)이 패턴화된다. 이후, 도 12에 예시된 바와 같이, 패턴화된 실리콘 함유층(42)을 에칭 마스크로 사용하여 하나 이상의 에칭 동작에 의해 기저층(20)이 패턴화된다. 일부 실시예에서, 패턴화된 실리콘 함유층(42)이 그 후에 제거된다.
도 13 내지 도 15는 본 개시 내용의 다른 실시예에 따른 반도체 소자를 제조하는 다양한 단계를 예시한다. 도 13~15에 예시된 공정의 이전, 도중 및 이후에 추가의 동작이 제공될 수 있으며, 이하에서 설명되는 동작 중 일부는 방법의 추가적인 실시예에서 대체되거나 제거될 수 있음을 이해할 것이다. 동작/공정의 순서는 호환 가능할 수 있다. 도 1~12와 관련하여 설명된 것과 동일하거나 유사한 재료, 구성, 치수, 구조, 조건 및 동작이 이하의 실시예에 채용될 수 있으며, 일부 설명은 생략될 수 있다.
이 실시예에서, 실리콘 함유층(전술한 실시예에서는 중간층(40))은 감광성이며, 1회 이상의 리소그래피 동작에 의해 패턴화될 수 있다. 일부 실시예에서, 실리콘 함유층은 광활성 화합물(PAC)을 포함한다. PAC는 광산(photo acid) 생성제, 광염기(photobase) 생성제, 자유 라디칼 생성제 등과 같은 광활성 요소이다. PAC는 양성 활성화 또는 음성 활성화될 수 있다. PAC가 광산 생성제인 일부 실시예에서, PAC는 할로겐화 트리아진, 오늄 염(onium salts), 디아조늄 염, 방향족 디아조늄 염, 포스포늄 염, 술포늄 염, 요오드늄 염, 이미드 술포네이트, 옥심 술포네이트, 디아조디술폰, 디술폰, 0-니트로벤질 술포네이트, 술폰화 에스테르, 할로겐화 술로닐옥시 디카르복시미드, 디아조디술폰, α-시아노옥시아민-술포네이트, 이미드술포네이트, 케토디아조술폰, 술포닐디아조 에스테르, 1,2-디(아릴술포닐)히드라진, 니트로벤질 에스테르 및 s-트리아진 유도체, 또는 이들의 조합 등을포함한다. 다르게는 이탈기(leaving group)으로 알려진 분해될 기(group), 또는 PAC가 광산 생성제인 일부 실시예에서는 산 불안정 기(acid labile group)가 탄화수소 구조에 부착되어 노광 중에 PAC에 의해 생성되는 산/염기/자유 라디칼과 반응할 것이다. 일부 실시예에서, 분해될 기는 카르복실산 기, 플루오르화 알코올 기, 페놀 알코올 기, 술폰 기, 술폰 아미드 기, 술포닐이미도 기, (알킬술포닐)(알킬카르보닐)메틸렌 기, (알킬술포닐)(알킬-카르보닐)이미도 기, 비스(알킬카르보닐)메틸렌 기, 비스(알킬카르보닐)이미도 기, 비스(알킬술포닐)메틸렌 기, 비스(알킬술포닐)이미도 기, 트리스(알킬카르보닐)메틸렌 기, 트리스(알킬카르보닐)메틸렌 기, 이들의 조합 등이다. 플루오르화 알코올 기에 사용되는 특정 기는 일부 실시예에서 헥사플루오로 이소프로판올 기와 같은 플루오르화 히드록시알킬 기를 포함한다. 카복실산 기에 사용되는 특정 기는 아크릴산 기, 메타크릴산 기 등을 포함한다. 다른 적절한 재료가 감광성 실리콘 함유층에 포함된다.
실리콘 함유층이 감광성인 경우, 전술한 실시예에서의 포토레지스트 패턴(50)과 같은 추가의 포토레지스트가 필요하지 않다.
도 13에 예시된 바와 같이, 감광성 실리콘 함유층(41)이 유전체 재료 또는 도전 재료의 하나 이상의 층을 포함하는 기저층(20) 위에 형성된다. 감광성 실리콘 함유층(41)의 두께는 일부 실시예에서 약 20 nm 내지 약 100 nm의 범위이고, 다른 실시예에서는 약 30 nm 내지 약 80 nm의 범위이다. 이어서, 전술한 바와 같은 베이킹 동작 및/또는 어닐링 동작이 수행된다. 일부 실시예에서, 베이킹 및/또는 어닐링 후의 실리콘 함유층(41)은 실리콘을 50 wt% 이상 함유한다. 다른 실시예에서, 실리콘 함유층(41)은 60 wt% 이상의 실리콘을 함유한다. 어떤 실시예에서, 실리콘 함유층(41)의 Si 함량은 70 wt% 이하이고 다른 실시예에서는 80 wt% 이하이다.
또한, 도 14에 예시된 바와 같이, 감광성 실리콘 함유층(41)은 광 마스크를 통해 노광/빔으로 노광된다. 노광/빔은 KrF 엑시머 레이저 광 및 ArF 엑시머 레이저 광과 같은 심화 자외선(DUV) 광, 약 13.5 nm의 극자외선(EUV) 광, X-선 및/또는 전자 빔일 수 있다. 일부 실시예에서, 다중 노광 공정이 적용된다. 노광된 포토레지스트가 현상된 후, 패턴화된 실리콘 함유층(43)이 얻어진다.
계속해서, 도 15에 예시된 바와 같이, 패턴화된 실리콘 함유층(43)을 에칭 마스크로 사용하는 것에 의해 기저층(20)이 패턴화되어 타겟 패턴(22)을 형성한다. 기저층(20)의 재료에 따라, 적절한 에칭 가스가 선택된다.
패턴화된 실리콘 함유층(43)과 타겟 패턴(22) 사이의 CD 변화는 일부 실시예에서 ± 4 nm 이내이고, 다른 실시예에서는 ±3 nm 이내이다. 타겟 패턴(22)이 형성된 후에, 일부 실시예에서 패턴화된 실리콘 함유층(43)이 제거된다.
도 16 내지 도 20은 본 개시 내용의 다른 실시예에 따른 반도체 소자를 제조하는 다양한 단계를 예시한다. 도 16~20에 예시된 공정의 이전, 도중 및 이후에 추가의 동작이 제공될 수 있으며, 이하에서 설명되는 동작 중 일부는 방법의 추가적인 실시예에서 대체되거나 제거될 수 있음을 이해할 것이다. 동작/공정의 순서는 호환 가능할 수 있다. 도 1~15와 관련하여 설명된 것과 동일하거나 유사한 재료, 구성, 치수, 구조, 조건 및 동작이 이하의 실시예에 채용될 수 있으며, 일부 설명은 생략될 수 있다.
도 1과 유사하게, 하부층(30)이 도 16에 예시된 바와 같이 기저층(20) 위에 형성된다. 이후, 도 17에 예시된 바와 같이, 감광성 실리콘 함유층(41)이 하부층(30) 위에 형성된다. 일부 실시예에서 감광성 실리콘 함유층(41)의 두께는 약 20 nm 내지 약 100 nm의 범위이고, 다른 실시예에서는 약 30 nm 내지 약 80 nm의 범위이다.
이후, 전술한 바와 같은 베이킹 동작 및/또는 어닐링 동작이 수행된다. 일부 실시예에서, 베이킹 및/또는 어닐링 후의 실리콘 함유층(41)은 실리콘을 50 wt% 이상 함유한다. 다른 실시예에서, 실리콘 함유층(41)은 60 wt% 이상의 실리콘을 함유한다. 특정 실시예에서, 실리콘 함유층(41)의 Si 함량은 70 wt% 이하이고, 다른 실시예에서 80 wt% 이하이다.
또한, 도 18에 예시된 바와 같이, 감광성 실리콘 함유층(41)이 광 마스크를 통해 노광/빔으로 노광된다. 노광/빔은 KrF 엑시머 레이저 광 및 ArF 엑시머 레이저 광과 같은 심화 자외선(DUV) 광, 약 13.5 nm의 극자외선(EUV) 광, X-선 및/또는 전자 빔일 수 있다. 일부 실시예에서, 다중 노광 공정이 적용된다. 노광된 포토레지스트가 현상된 후, 패턴화된 실리콘 함유층(43)이 얻어진다.
또한, 도 19에 예시된 바와 같이, 패턴화된 실리콘 함유층(43)을 에칭 마스크로 사용하는 것에 의해 하부층(30)이 패턴화되어 패턴화된 하부층(32)을 형성한다. 하부층(30)이 유기 재료로 형성될 때, O2, SO2, CO2 및/또는 다른 적절한 에칭 가스를 사용하는 하나 이상의 건식 에칭 동작이 하부층(30)을 패턴화하는 데 이용된다. 패턴화된 실리콘 함유층(43)과 패턴화된 하부층(32) 사이의 CD 변화는 일부 실시예에서 ±2nm 이내이고, 다른 실시예에서는 ±1.5 nm 이내이다.
계속해서, 도 20에 예시된 바와 같이, 패턴화된 실리콘 함유층(43) 및 패턴화된 하부층(32)을 에칭 마스크로 사용하는 것에 의해 기저층(20)이 패턴화되어 타겟 패턴(22)을 형성한다. 기저층(20)의 재료에 따라, 적절한 에칭 가스가 선택된다.
패턴화된 실리콘 함유층(43)과 타겟 패턴(22) 사이의 CD 변화는 일부 실시예에서 ±4 nm 이내이고, 다른 실시예에서는 ±3 nm 이내이다. 타겟 패턴(22)이 형성된 후에, 패턴화된 실리콘 함유층(43) 및 패턴화된 하부층(32)이 제거된다. 일부 실시예에서, 패턴화된 실리콘 함유층(43)은 기저층(20)을 패턴화하기 전에 제거되고, 기저층(20)은 패턴화된 기저층(32)을 에칭 마스크로 사용하는 것에 의해 패턴화된다.
도 21 내지 도 25는 본 개시 내용의 다른 실시예에 따른 반도체 소자를 제조하는 다양한 단계를 예시한다. 도 21~25에 예시된 공정의 이전, 도중 및 이후에 추가의 동작이 제공될 수 있으며, 이하에서 설명되는 동작 중 일부는 방법의 추가적인 실시예에서 대체되거나 제거될 수 있음을 이해할 것이다. 동작/공정의 순서는 호환 가능할 수 있다. 도 1~20과 관련하여 설명된 것과 동일하거나 유사한 재료, 구성, 치수, 구조, 조건 및 동작이 이하의 실시예에 채용될 수 있으며, 일부 설명은 생략될 수 있다.
반도체 소자는 반도체 칩(다이)의 하나의 부분/특징부 내의 다양한 특징부를 칩의 다른 부분들/특징부들에 연결시키기 위해 도전 패턴을 갖는 복수의 상호 접속 패턴(라인) 층 및 복수의 접촉 구멍/비아를 포함하는 상호 접속 구조체를 포함한다. 상호 접속 구조체 및 비아 구조체는 금속과 같은 도전 재료로 형성되고, 반도체 소자는 다양한 실시예에서 다수의 상호 접속층을 포함한다.
상이한 층 내의 상호 접속층 패턴은 하나 이상의 상호 접속층 사이에서 수직으로 연장되는 비아을 통해 서로 결합된다. 상호 접속층 패턴은 외부 특징부에 결합되고, 일부 실시예에서는 비트 라인, 신호 라인, 워드 라인 및 다양한 입력/출력 연결부를 나타낼 수 있다. 본 개시 내용의 일부 실시예에서, 상호 접속 구조체 각각은 금속간 유전체(IMD) 재료의 층이 증착되고, 트렌치 및 비아가 형성되어 도전 재료(예, 구리 또는 알루미늄 또는 다양한 합금)로 채워진 후, 화학적 기계적 연마(CMP)에 의해 표면이 평탄화되는 다마신 공정에 의해 형성되지만, 다른 실시예에서는 다른 패턴화 기술이 적용된다.
도 21에 예시된 바와 같이, 하부 구조체(또는 하부 소자)(115)가 기저층 위에 배치되어 다중층 구조체(120)에 의해 피복된다. 일부 실시예에서, 기저층은 기판(110)이다. 일 실시예에서, 기판(110)은 실리콘 기판이다. 하부 구조체(115)는 다양한 소자, 구조체, 층 및/또는 요소를 포함한다. 하부 소자의 예는 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 로직 회로, 수동 요소(예, 레지스터, 커패시터 및 인덕터) 및 능동 요소(예, P-채널 전계 효과 트랜지스터(PFET), N-채널 FET(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보적 금속 산화물 반도체(CMOS) 트랜지스터(예, FinFET), 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀 및 이들의 조합)를 포함한다. 반도체 소자는 상호 접속될 수 있는 복수의 반도체 소자(예, 트랜지스터)를 포함할 수 있다. 그러나, 본 개시 내용은 특정 유형의 소자에 한정되지 않는다는 것이 이해된다.
이들 하부 소자(115)는 제1 층간 유전체(ILD) 층(122) 중 하나 이상에 의해 피복된다. 제1 층간 유전체 층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 SiON), SiOCN, 불소-도핑된 실리케이트 유리(FSG), 로우-k 유전체 재료 또는 임의의 다른 적절한 유전체 재료를 포함한다. 제1 층간 유전체 층은 화학적 기상 증착(CVD) 또는 다른 적절한 성막 공정에 의해 형성될 수 있다. 형성된 제1 층간 유전체 층은 에치 백 공정 및/또는 화학적 기계적 연마 공정과 같은 평탄화 공정을 거칠 수 있다.
제1 층간 유전체 층(122)이 형성된 후에, 제1 층간 유전체 층(122) 위에 에칭 정지층(124)이 형성된다. 에칭 정지층(124)은 한정되는 것은 아니지만, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 불화물, 티타늄 질화물, 탄탈 산화물, 마그네슘 불화물 및 티타늄 실리콘 질화물을 포함하는 임의의 공지된 에칭 정지 재료를 포함한다. 일부 실시예에서 에칭 정지층(124)의 두께는 약 1 nm 내지 약 10 nm의 범위이다. 에칭 정지층(124)은 CVD, 원자층 증착(ALD) 또는 임의의 다른 적절한 성막법에 의해 형성될 수 있다.
또한, 제2 층간 유전체 층(126)이 에칭 정지층(124) 위에 형성된다. 일부 실시예에서 제2 층간 유전체 층(126)은 로우-k 유전체 재료로 형성된다. "로우-k" 재료라는 표현은 SiO2보다 유전율(약 3.9)이 낮은 재료를 말한다. 적절한 로우-k 재료는 기본적으로, 수소 실세스퀴옥산(HSQ)과 같은, 세라믹 중합체인 유동성 산화물을 포함한다. HSQ형 유동성 산화물은 유동성 및 작은 구멍을 채울 수 있는 능력으로 인해 금속 라인 사이의 갭 충전에 사용된다. 추가의 로우-k 유전체는 전형적으로 약 2.0 내지 약 3.8의 유전율을 갖는 유기 로우-k 재료를 포함한다. 유기 로우-k 재료는 폴리(아릴렌)에테르, BCB(디비닐실록산 비스-벤조시클로부텐) 및 유기-도핑된 실리카 유리(OSG)(탄소 도핑된 유리로도 알려져 있음)를 포함한다. 다른 적절한 유형의 로우-k 유전체는 불소-도핑된 실리케이트 유리(FSG) 및 SiCOH이다. FSG는 전구체 가스인 SiF4, SiH4 및 N2O로 형성된 유전체 및 전구체인 SiF4, 테트라에틸오르소실리케이트(TEOS) 및 O2로 형성된 유전체를 포함한다. TEOS와 SiF4로 형성된 유전체는 플루오르화 TEOS 또는 FTEOS로 알려져 있다. 일부 실시예에서, 제2 층간 유전체 층(126)의 두께는 약 10 nm 내지 약 100 nm의 범위이다.
또한, 하드 마스크 층(128)이 제2 층간 유전체 층(126) 위에 형성된다. 하드 마스크 층(128)은 실리콘 산화물, 실리콘 질화물 또는 TiN, TaN과 같은 금속계 재료와 같은 절연 재료를 포함한다. 일부 실시예에서 하드 마스크 층(128)의 두께는 약 1 nm 내지 약 10 nm의 범위이다.
또한, 일부 실시예에서, 후속 공정 단계 중에 포토리소그래피 패턴 충실도를 향상시키기 위해 하드 마스크 층(128) 위에 반사 방지 코팅층(미도시)이 형성된다. 특정 실시예에서, 반사 방지 코팅층은 유기 재료를 포함하는 무-질소 반사 방지 재료이다. 다른 실시예에서, 반사 방지 코팅층은 TiN을 포함한다. 일부 실시예에서, 반사 방지 코팅층의 두께는 약 1 nm 내지 약 10 nm의 범위이다. 일부 실시예에서, TiN 층이 하드 마스크 층 및 반사 방지층으로 사용된다.
하드 마스크 층(128)(및 반사 방지 코팅층)이 형성된 후에, 도 21에 예시된 바와 같이, 하드 마스크 층(128)(및 반사 방지 코팅층) 위에 다층 구조체(130)가 형성된다. 다층 구조체(130)는 하부층(30) 및 중간층(40)과 유사한 하부층(132) 및 중간층(134)을 포함한다. 하부층(132)은 기판(110) 상에 형성된 소자(115)의 구조에 따라 하부 구조체가 불균일할 수 있으므로, 해당 구조체를 평탄화하는 데 사용된다.
상기 하부층(132)과 상기 중간층(134)은 해당 하부층(132)과 중간층(134)의 광학적 특성 및/또는 에칭 특성이 서로 상이하도록 상이한 재료로 형성된다.
중간층(134)이 형성된 후에, 도 21에 예시된 바와 같이, 중간층(134) 위에 포토레지스트 층(136)이 형성된다. 포토레지스트 층(136)을 위한 포토레지스트는 화학적으로 증폭된 포토레지스트이며, 포지티브-톤의 포토레지스트 또는 네거티브-톤의 포토레지스트 일 수 있다. 포토레지스트가 중간층(134) 상에 스핀 코팅된 후에, 일부 실시예에서 약 80℃ 내지 120℃ 범위의 기판 온도에서 베이킹 동작이 수행된다.
다음에, 포토레지스트 층(136)이 광 마스크를 통해 노광/빔으로 노광된다. 노광/빔은 KrF 엑시머 레이저 광 및 ArF 엑시머 레이저 광과 같은 심화 자외선(DUV) 광, 약 13.5 nm의 극자외선(EUV) 광, X-선 및/또는 전자 빔일 수 있다. 일부 실시예에서, 다중 노광 공정이 적용된다.
도 22는 노광된 레지스트가 베이킹(노광 후 베이킹)되고 현상액에 의해 현상되고 포스트 베이킹 공정이 수행 된 후의 단면을 예시한다. 포지티브-톤의 화학적으로 증폭된 레지스트를 사용하는 경우, 포토레지스트의 광산 생성제(PAG)로부터의 노광에 의해 생성된 산은 노광 후 베이킹 중에 포토레지스트 내의 산 분해성(acid-cleavable) 중합체를 분해한다. 산이 중합체를 분해한 후에, 중합체는 더욱 친수성이 된다(즉, 수성 현상액에 용해된다). 중합체가 더욱 친수성이 된 후에, 중합체는 유기 용매, 예를 들면, 표준(normal) 부틸 아세테이트에 의해 용해될 수 없지만, 예를 들어, 2.38% 테트라메틸암모늄 수산화물(TMAH) 용액과 같은 염기성 용액에 의해 용해될 수 있다.
네거티브-톤의 화학적으로 증폭된 레지스트를 사용하는 경우, 포토레지스트에서 광산 생성제(PAG)로부터의 노광에 의해 생성된 산은 노광 후 베이킹 중에 포토레지스트에서 산-촉매 가교 결합성 중합체의 가교 결합 반응을 촉진시키거나 포토레지스트 내의 중합체성 피나콜이 피나콜 재배열되게 한다. 중합체 가교 결합 또는 피나콜 재배열 후에, 중합체는 더욱 소수성이 된다. 중합체가 더욱 소수성이 된 후에, 중합체는 염기성 현상액, 예를 들어, 2.38% TMAH 용액에 의해 용해되지 않는다.
중간층(134)은 감광성이 아니므로(포토레지스트가 아니므로), 포토레지스트 층(136)의 현상된 패턴이 중간층 상에 형성되고, 중간층(134)의 상부면은 레지스트패턴이 존재하지 않는 곳에서 노출된다.
포토레지스트 층이 패턴화된 후, 도 23에 예시된 바와 같이, 패턴화된 포토레지스트 층(136)을 에칭 마스크로 사용하여 하나 이상의 에칭 동작을 수행하는 것에 의해 중간층(134)이 패턴화된다. 패턴화 공정(들) 이후에, 포토레지스트 층(136)은 제거된다.
또한, 일부 실시예에서, 도 24에 예시된 바와 같이, 하부층(132) 및 하드 마스크 층(128)이 각 층에 대해 적절한 에칭제 및 에칭 동작을 사용하여 패턴화된다. 패턴화 동작(들) 후에, 중간층(134) 및 하부층(132)이 제거된다.
이어서, 도 25에 예시된 바와 같이, 패턴화된 하드 마스크 층(128)을 에칭 마스크로 사용하는 것에 의해, 적절한 에칭 동작에 의해 제2 층간 유전체 층(126), 에칭 정지층(124) 및 제1 층간 유전체 층(122)이 패턴화된다. 패턴화 동작(들) 이후에, 하드 마스크 층(128)이 제거된다.
이후. Al, Cu, W, Co, 또는 Ni 등의 도전 재료로 패턴(예, 관통 구멍 패턴)을 채운다. 도전 재료는 CVD, ALD, PVD, 전기 도금 또는 임의의 다른 적절한 성막법에 의해 부착되고, 부착된 도전 재료는 후속으로 CMP 동작 또는 에치 백 동작에 의해 평탄화된다. 도 25에 예시된 구조체는 상호 접속 비아, 상호 접속 금속층, 패시베이션 층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 공정이 수행된다는 것이 이해된다.
여기에 기술된 다양한 실시예 또는 예는 기존의 기술에 비해 여러 가지 장점을 제공한다. 본 개시 내용에서, 전술한 바와 같이 실리콘 함유 중간층을 사용하는 것에 의해 리소그래피 및 에칭 동작에서의 패턴 크기의 조절을 향상시키는 것이 가능하다.
본 개시 내용의 일 양태에 따르면, 패턴 형성 방법에서, 하부층이 기저층 위에 형성된다. 중간층이 하부층 위에 형성된다. 레지스트 패턴이 중간층 위에 형성된다. 레지스트 패턴을 에칭 마스크로 사용하는 것에 의해 중간층이 패턴화된다. 패턴화된 중간층을 사용하는 것에 의해 하부층이 패턴화된다. 기저층이 패턴화된다. 중간층은 50 wt% 이상의 실리콘과 유기 재료를 함유한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 중간층이 형성된 후에 어닐링 동작이 추가로 수행된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 어닐링 동작의 온도는 200℃ 내지 500℃의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 어닐링 동작은 베이킹 플레이트에 대한 열적 베이킹이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 열적 베이킹의 처리 시간은 30초 내지 300초의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 어닐링 동작은 램프 어닐링이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 어닐링 동작은 레이저 어닐링이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 어닐링 동작 후의 중간층의 두께는 15 nm 내지 90 nm의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 하부층은 유기 재료로 형성된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 하부층의 두께는 50 nm 내지 200 nm의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 중간층은 80 wt% 이하의 실리콘을 함유한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 중간층은 실리콘 함유 용액을 스핀 코팅하는 것에 의해 형성된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 실리콘 함유 용액은 실리콘 입자 및 용매를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 실리콘 입자의 크기는 1 nm 내지 20 nm의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 실리콘 입자는 복수의 리간드에 의해 둘러싸인 실리콘 코어를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 실리콘 코어의 직경은 2 nm 내지 10 nm의 범위이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 복수의 리간드는 각각 유기 리간드이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 유기 리간드는 적어도 제1 스페이서 기(R) 및 극성기(Lp)를 포함하는 화학 구조 R-Lp를 가지며, 제1 스페이서 기(R)는 수소, 방향족 탄소 고리 또는 직쇄 또는 고리형 알킬, 알콕실, 플루오로알킬, 플루오로알콕실, 알켄, 알킨, 히드록실, 케톤, 알데히드, 카보네이트, 카르복실 산, 에스테르, 에테르, 아미드, 아민, 이민, 이미드, 아지드, 니트레이트, 니트릴, 니트라이트 또는 티올 스페이서 기(1~12개의 사슬 탄소를 가짐) 중 하나 이상을 포함하고, 극성 기(Lp)는 -Cl, -Br, -I, -NO2, -SO3-, -H-, -CN, -NCO, -OCN, -CO2-, -OH, -OR*, -OC(O)CR*, -SR, -SO2N(R*)2, -SO2R*, SOR, -OC(O)R*, -C(O)OR*, -C(O)R*; -Si(OR*)3; -Si(R*)3 - R*는 H이고, 비분지형(unbranched) 또는 분지형(branched), 고리형 또는 비고리형의 포화 또는 불포화 알킬 또는 알케닐 또는 알케닐 기임 - 중 하나 이상을 포함한다.
본 개시 내용의 다른 양태에 따르면, 패턴 형성 방법에서, Si 함유층이 기저층 위에 형성된다. Si 함유층 위에 레지스트 패턴이 형성된다. 레지스트 패턴을 에칭 마스크로서 사용하여 Si 함유층이 패턴화된다. 패턴화된 Si 함유층을 사용하여 기저층이 패턴화된다. Si 함유층은 50 wt% 이상 또는 70 wt% 이하의 실리콘을 함유하고, 비정질 실리콘 층, 폴리실리콘 층, 실리콘 산화물계 층 또는 실리콘 질화물계 층 중의 어떤 층도 아니다.
본 개시 내용의 다른 양태에 따르면, 반도체 소자를 제조하기 위한 실리콘 함유 용액이 제공된다. 실리콘 함유 용액은 실리콘 입자 또는 실리콘 클러스터 및 용매를 포함한다. 실리콘 입자 또는 실리콘 클러스터는 50 wt% 이상 또는 80 wt% 이하의 실리콘을 포함하고, 실리콘 입자 또는 실리콘 클러스터는 각각 복수의 유기 리간드로 둘러싸인 실리콘 코어를 포함한다.
1) 본 개시의 실시형태에 따른 패턴 형성 방법은, 기저층 위에 하부층을 형성하는 단계; 상기 하부층 위에 중간층을 형성하는 단계; 상기 중간층 위에 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 에칭 마스크로 사용하는 것에 의해 상기 중간층을 패턴화하는 단계; 상기 패턴화된 중간층을 사용하는 것에 의해 상기 하부층을 패턴화하는 단계; 및 상기 기저층을 패턴화하는 단계를 포함하고, 상기 중간층은 50 wt% 이상의 실리콘과 유기 재료를 함유한다.
2) 본 개시의 실시형태에 따른 패턴 형성 방법은, 상기 중간층이 형성된 후에 어닐링 동작을 수행하는 단계를 더 포함한다.
3) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 어닐링 동작의 온도는 200℃ 내지 500℃의 범위이다.
4) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 어닐링 동작은 베이킹 플레이트에 대한 열적 베이킹이다.
5) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 열적 베이킹의 처리 시간은 30초 내지 300초의 범위이다.
6) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 어닐링 동작은 램프 어닐링(lamp annealing)이다.
7) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 어닐링 동작은 레이저 어닐링이다.
8) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 어닐링 동작 후의 상기 중간층의 두께는 15 nm 내지 90 nm의 범위이다.
9) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 하부층은 유기 재료로 만들어진다.
10) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 하부층의 두께는 50 nm 내지 200 nm의 범위이다.
11) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 중간층은 80 wt% 이하의 실리콘을 함유한다.
12) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 중간층은 실리콘 함유 용액을 스핀 코팅하는 것에 의해 형성된다.
13) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 실리콘 함유 용액은 실리콘 입자 및 용매를 포함한다.
14) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 실리콘 입자의 크기는 1 nm 내지 20 nm의 범위이다.
15) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 실리콘 입자는 복수의 리간드(ligand)에 의해 둘러싸인 실리콘 코어를 포함한다.
16) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 실리콘 코어의 직경은 2 nm 내지 10 nm의 범위이다.
17) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 복수의 리간드는 각각 유기 리간드이다.
18) 본 개시의 실시형태에 따른 패턴 형성 방법에 있어서, 상기 유기 리간드는 적어도 상기 실리콘 코어에 결합된 제1 스페이서 기(R) 및 극성기(Lp)를 포함하는 화학 구조 R-Lp를 가지며, 상기 제1 스페이서 기(R)는 수소, 방향족 탄소 고리 또는 직쇄 또는 고리형 알킬, 알콕실, 플루오로알킬, 플루오로알콕실, 알켄, 알킨, 히드록실, 케톤, 알데히드, 카보네이트, 카르복실 산, 에스테르, 에테르, 아미드, 아민, 이민, 이미드, 아지드, 니트레이트, 니트릴, 니트라이트 또는 1~12개의 사슬 탄소를 가진 티올 스페이서 기 중 하나 이상을 포함하고, 상기 극성 기(Lp)는 -Cl, -Br, -I, -NO2, -SO3-, -H-, -CN, -NCO, -OCN, -CO2-, -OH, -OR*, -OC(O)CR*, -SR, -SO2N(R*)2, -SO2R*, SOR, -OC(O)R*, -C(O)OR*, -C(O)R*; -Si(OR*)3; -Si(R*)3; 에폭실 기 - R*는 H이고, 비분지형(unbranched) 또는 분지형(branched), 고리형 또는 비고리형의 포화 또는 불포화 알킬 또는 알케닐 또는 알케닐 기임 - 중 하나 이상을 포함한다.
19) 본 개시의 다른 실시형태에 따른 패턴 형성 방법은, 기저층 위에 Si 함유층을 형성하는 단계; 상기 Si 함유층 위에 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 에칭 마스크로서 사용하는 것에 의해 상기 Si 함유층을 패턴화하는 단계; 및 상기 패턴화된 Si 함유층을 사용하는 것에 의해 상기 기저층을 패턴화하는 단계를 포함하고, 상기 Si 함유층은, 50 wt% 이상 또는 70 wt% 이하의 실리콘을 함유하고, 비정질 실리콘 층, 폴리실리콘 층, 실리콘 산화물계 층, 또는 실리콘 질화물계 층 중의 어떤 층도 아니다.
20) 본 개시의 또 다른 실시형태에 따른 반도체 소자를 제조하기 위한 실리콘 함유 용액은, 실리콘 입자 또는 실리콘 클러스터; 및 용매를 포함하고, 상기 실리콘 입자 또는 상기 실리콘 클러스터는 50 wt% 이상 또는 80 wt% 이하의 실리콘을 포함하고, 상기 실리콘 입자 또는 상기 실리콘 클러스터는 각각 복수의 유기 리간드로 둘러싸인 실리콘 코어를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 패턴 형성 방법으로서,
    기저층 위에 하부층을 형성하는 단계;
    상기 하부층 위에 중간층을 형성하는 단계;
    상기 중간층 위에 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 에칭 마스크로 사용하는 것에 의해 상기 중간층을 패턴화하는 단계;
    상기 패턴화된 중간층을 사용하는 것에 의해 상기 하부층을 패턴화하는 단계; 및
    상기 기저층을 패턴화하는 단계
    를 포함하고,
    상기 중간층은 50 wt% 이상의 실리콘과 유기 재료를 함유하고, 상기 중간층은 실리콘 함유 용액을 스핀 코팅하는 것에 의해 형성되고, 상기 실리콘 함유 용액은 실리콘 입자 및 용매를 포함하고, 상기 실리콘 입자는 복수의 리간드(ligand)에 의해 둘러싸인 실리콘 코어를 포함하고, 상기 중간층은 실리콘 중합체(polymer)가 없는 것인, 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 중간층이 형성된 후에 어닐링 동작을 수행하는 단계를 더 포함하는, 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 하부층은 유기 재료로 만들어지는 것인, 패턴 형성 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 복수의 리간드는 각각 유기 리간드인 것인, 패턴 형성 방법.
  8. 제7항에 있어서,
    상기 유기 리간드는 적어도 상기 실리콘 코어에 결합된 제1 스페이서 기(R) 및 극성 기(Lp)를 포함하는 화학 구조 R-Lp를 가지며,
    상기 제1 스페이서 기(R)는 수소, 방향족 탄소 고리 또는 직쇄 또는 고리형 알킬, 알콕실, 플루오로알킬, 플루오로알콕실, 알켄, 알킨, 히드록실, 케톤, 알데히드, 카보네이트, 카르복실 산, 에스테르, 에테르, 아미드, 아민, 이민, 이미드, 아지드, 니트레이트, 니트릴, 니트라이트 또는 1~12개의 사슬 탄소를 가진 티올 스페이서 기 중 하나 이상을 포함하고,
    상기 극성 기(Lp)는 -Cl, -Br, -I, -NO2, -SO3-, -H-, -CN, -NCO, -OCN, -CO2-, -OH, -OR*, -OC(O)CR*, -SR, -SO2N(R*)2, -SO2R*, SOR, -OC(O)R*, -C(O)OR*, -C(O)R*; -Si(OR*)3; -Si(R*)3; 에폭실 기 - R*는 H이고, 비분지형(unbranched) 또는 분지형(branched), 고리형 또는 비고리형의 포화 또는 불포화 알킬 또는 알케닐 또는 알키닐 기임 - 중 하나 이상을 포함하는 것인, 패턴 형성 방법.
  9. 패턴 형성 방법으로서,
    기저층 위에 Si 함유층을 형성하는 단계;
    상기 Si 함유층 위에 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 에칭 마스크로서 사용하는 것에 의해 상기 Si 함유층을 패턴화하는 단계; 및
    상기 패턴화된 Si 함유층을 사용하는 것에 의해 상기 기저층을 패턴화하는 단계
    를 포함하고,
    상기 Si 함유층은, 상기 Si 함유층의 전체 중량에 대해 50 wt% 이상의 실리콘 입자를 함유하고, 비정질 실리콘 층, 폴리실리콘 층, 실리콘 산화물계 층, 또는 실리콘 질화물계 층 중의 어떤 층도 아니며,
    상기 실리콘 입자 각각은 복수의 유기 리간드에 의해 둘러싸인 실리콘 코어를 포함하고, 상기 복수의 유기 리간드 각각은, 상기 실리콘 코어에 결합된 제1 스페이서 기(R) 및 극성 기(Lp)를 적어도 포함하는 화학 구조 R-Lp를 가지는 것인, 패턴 형성 방법.
  10. 반도체 소자를 제조하기 위한 실리콘 함유 용액으로서,
    실리콘 입자 또는 실리콘 클러스터; 및
    용매
    를 포함하고,
    상기 실리콘 입자 또는 상기 실리콘 클러스터는 50 wt% 이상 또는 80 wt% 이하의 실리콘을 포함하고,
    상기 실리콘 입자 또는 상기 실리콘 클러스터는 각각 복수의 유기 리간드로 둘러싸인 실리콘 코어를 포함하고,
    상기 실리콘 함유 용액은 실리콘 중합체가 없는 것인, 실리콘 함유 용액.
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