TWI707206B - 圖案製造方法以及用於製造半導體元件之含矽溶液 - Google Patents

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Abstract

在圖案製造方法中，底層形成於下層上方。中間層形成於底層上方。光阻圖案形成於中間層上方。利用光阻圖案作為蝕刻罩幕來圖案化中間層。利用圖案化之中間層來圖案化底層。圖案化下層。中間層含有數量為50wt%或更多的矽以及有機材料。在前述與後述的一個或多個實施例中，在中間層形成後，可進一步進行退火操作。

Description

圖案製造方法以及用於製造半導體元件 之含矽溶液
本揭露實施例是有關於一種圖案製造方法及其所使用之含矽溶液，且特別是有關於一種可抑制關鍵尺寸變化圖案製造方法及其所使用之含矽溶液。
隨著半導體工業在追求更高的元件密度、更高的性能、與更低的成本的過程中進入了奈米技術製程節點，來自製造和設計問題的挑戰變得更大。用於形成圖案的微影操作是半導體製程中其中一個重要操作。
在一些實施方式中，提供一種圖案製造方法，在圖案製造方法中，底層形成於下層上方。中間層形成於底層上方。光阻圖案形成於中間層上方。利用光阻圖案作為蝕刻罩幕來圖案化中間層。利用圖案化之中間層來圖案化底 層。圖案化下層。中間層含有數量為50wt%或更多的矽以及有機材料。
在一些實施方式中，提供一種圖案製造方法，在圖案製造方法中，含矽層形成於下層上方。光阻圖案形成於含矽層上方。利用光阻圖案作為蝕刻罩幕來圖案化含矽層。利用圖案化之含矽層來圖案化下層。含矽層含有數量為50wt%或更多、或70wt%或更少的矽，且含矽層並非為非晶矽層、多晶矽層、氧化矽基層、或氮化矽基層。
在一些實施方式中，提供一種用於製造半導體元件之含矽溶液。含矽溶液包含複數個矽微粒或複數個矽團簇以及溶劑。矽微粒或矽團簇包含數量50wt%或更多、或者80wt%或更少的矽，且每一個矽微粒或矽團簇包含由複數個有機配位體包圍之矽核。
10:基材
20:下層
22:目標圖案
30:底層
32:圖案化之底層
40:中間層
41:光敏含矽層
42:圖案化之中間層
43:圖案化之含矽層
50:光阻圖案
110:基材
115:下元件
120:多層結構
122:第一層間介電層
124:蝕刻停止層
126:第二層間介電層
128:硬罩幕層
130:多層結構
132:底層
134:中間層
136:光阻層
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。
〔圖1〕係繪示依照本揭露之一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖2〕係繪示依照本揭露之一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖3〕係繪示依照本揭露之一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖4〕係繪示依照本揭露之一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖5〕係繪示依照本揭露之一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖6〕係繪示依照本揭露之一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖7〕係繪示矽微粒或團簇的示意圖。
〔圖8〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖9〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖10〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖11〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖12〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖13〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖14〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖15〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖16〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖17〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖18〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖19〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖20〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖21〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖22〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖23〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖24〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
〔圖25〕係繪示依照本揭露之另一實施方式的半導體元件的製造操作的多個階段的其中一階段的示意圖。
以下的揭露提供了許多不同實施方式或實施例，以實施所提供之標的之不同特徵。以下所描述之構件與安排的特定實施例係用以簡化本揭露。當然這些僅為實施例，並非用以作為限制。舉例而言，於描述中，第一特徵形成於第二特徵之上方或之上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施方式，亦可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施方式，如此第一特徵與第二特徵可能不會直接接觸。
在此所使用之用語僅用以描述特定實施方式，而非用以限制所附之申請專利範圍。舉例而言，除非特別限制，否則單數型態之用語「一」或「該」亦可代表複數型態。例如「第一」與「第二」用語用以描述各種元件、區域或層等等，而這類用語僅用以區別一元件、一區域或一層與另一元件、另一區域或另一層。因此，在不脫離所請求保護之標的之精神下，第一區亦可稱為第二區，可相仿地進行一用語交換為另一個，而可依此類推。此外，本揭露可能會在各實施例中重複參考數字及/或文字。這樣的重複係基於簡化與清楚之目的，以其本身而言並非用以指定所討論之各實施方式及/或配置之間的關係。如在此所使用的，用詞「及/或(and/or)」包含一或多個相關列示項目的任意或所有組合。
可受益於本揭露的一個或多個實施例的元件的例子為半導體元件。半導體元件包含鰭式場效電晶體(FinFET)與其他MOS電晶體。其他類型的電晶體，例如環繞式閘極場效電晶體(GAA FET)亦可受益於本實施例。半 導體元件更包含靜態隨機存取記憶體(SRAM)及/或其他邏輯電路、被動元件例如電阻器、電容器和電感器、以及主動元件。半導體元件包含數個半導體裝置(例如電晶體)，其可互相連接。然而，應了解的是，除了具體要求保護外，本應用不應限於特定類型的元件。
當使用包含三維鰭狀結構的鰭式場效電晶體時，會導致層間介電層不平坦，這影響了微影操作的性能。為了解決這些問題，開發了一種多層光阻圖案系統。
在多層光阻圖案系統中，例如，三層光阻圖案系統使用底層、中間層、以及光阻層。在三層光阻圖案系統中，利用光阻圖案作為蝕刻罩幕來蝕刻中間層，並利用圖案化之中間層作為蝕刻罩幕來蝕刻底層。最後，利用圖案化的中間層及/或底層來圖案化待圖案化的下層。然而，在這些蝕刻操作中，圖案寬度(關鍵尺寸)會與預期或設計的值不同。隨著關鍵尺寸的不斷縮小，關鍵尺寸變化變得至關重要。
在本揭露中，在三層或雙層光阻系統中，形成光阻圖案的層包括50wt%或更多的矽，以抑制三層或雙層光阻系統的蝕刻操作期間的關鍵尺寸變化。
圖1至圖6係繪示依照本揭露之一實施方式之製造一種半導體元件之不同階段示意圖。應當理解的是，可以在圖1至圖6所示的流程之前、期間及之後執行附加的操作，且在方法的其他實施例中，下述的一些操作可以替換或省略。操作或流程的順序是可以互相交換的。
如圖1所示，形成待圖案化的下層20於基材10上方。在一些實施例中，提供一個或多個層或結構在下層20及基材10之間。在一實施例中，基材10為矽基材。或者，基材可包含其他元素半導體(elementary semiconductor)，例如鍺；化合物半導體，包括IV-IV族化合物半導體，例如碳化矽(SiC)及矽鍺(SiGe)；包括III-V族化合物半導體，如砷化鎵(GaAs)、磷化鎵(GaP)、氮化鎵(GaN)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、磷砷化鎵(GaAsP)、鋁鎵氮(AlGaN)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、及/或砷磷化鎵銦(GaInAsP)；或其組合。非晶基材，例如非晶矽、非晶碳化矽、或絕緣材料，例如氧化矽也可作為基材。基材可包括已適當摻雜雜質的多個區域(例如，p型或n型導電性)。
下層20包含一層或多層介電材料或導電材料。介電材料包含氧化矽、氮化矽、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、碳氧化矽(SiCO)、氮碳化矽(SiCN)、氟摻雜矽玻璃(FSG)、或低介電係數材料、或其他任何適合的介電材料。可以通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或其他適合的膜形成製程來形成介電材料層。在一些實施例中，在形成介電層後，在介電層上進行平坦化製程，例如回蝕製程及/或化學機械研磨(CMP)製程。
導電材料包括半導體材料，例如包括矽或鍺的元素半導體；IV-IV族化合物半導體；或如上所述的III-V族化合物半導體。半導體材料可以是多晶的、非晶的、或結晶的。導電材料還包括金屬材料，例如鋁、銅、銅鋁合金、鎢、鈷、鈦、鉭、鎳、矽化物、氮化鈦(TiN)或氮化鉭(TaN)、或任何適合的材料。導電材料可透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、分子束磊晶(MBE)、或其他適合的膜形成製程來形成。
此外，如圖1所示，底層30形成在下層20上方。在一些實施例中，底層30是由有機材料所製成。有機材料可包括多個單體或未交聯的聚合物。通常，底層30可包含可圖案化的材料及/或具有經調整以提供抗反射性質的組成物。用於底層30的例示性材料包括碳主鏈聚合物，例如聚羥基苯乙烯(PHS)、聚甲基丙烯酸甲酯(PMMA)、聚醚、及其組合、以及其他含有芳香環的有機聚合物。底層30用於平坦化結構，因為下面的結構可能是不平坦的。在一些實施例中，底層30是透過旋轉塗佈製程所形成。在其他實施例中，底層30可由其他任何適合的沉積製程所形成。在一些實施例中，底層30的厚度範圍從約50nm至約200nm。在其他實施例中，底層30的厚度範圍從約80nm至約120nm。在一些實施例中，在底層30形成後，進行退火操作。
接著，如圖2所示，中間層40形成在底層30上方。在一些實施例中，中間層40透過在底層上方旋轉塗佈含矽溶液所形成，且塗層在80-120℃的溫度下烘烤30秒至 120秒。在一些實施例中，塗層的烘烤是在烘烤板上進行。在一些實施例中，中間層40的厚度範圍從約20nm至約100nm。在其他實施例中，中間層40的厚度範圍從約30nm至約80nm。
中間層40為包含矽和有機材料的含矽層。在本揭露中，烘烤後的中間層40含有數量50wt%或更多的矽。在一些實施例中，中間層40含有數量60wt%或更多的矽。在一些實施例中，中間層40的矽含量至多70wt%。在其他實施例中，中間層40的矽含量至多至80wt%。
如上所述，含矽中間層是由含矽溶液所形成。含矽溶液包含矽微粒以及溶劑。在一些實施例中，每一個矽微粒包含如圖7所示之被複數個配位體L包圍的矽核C。在一些實施例中，矽微粒的尺寸W1範圍從1nm至20nm。在其他實施例中，矽微粒的尺寸W1範圍從2nm至15nm。矽核C是固體結晶或非結晶矽、矽初級微粒的團簇(二級顆粒)、矽環、或多孔矽。在一些實施例中，矽核C的直徑W2範圍從約1nm至20nm。在其他實施例中，矽核C的直徑W2範圍從約2nm至15nm。在一些實施例中，矽核C是由鈦、錫、鋁、氚及金的其中一者所製成，且具有範圍從約1nm至20nm的直徑W2。在其他實施例中，矽核C的直徑W2範圍從約2nm至15nm。
在一些實施例中，每一個配位體L為有機配位體。有機配位體為一個或多個苯乙烯(styrene)、1-癸烯(1-decene)、1-炔基萘(1-vynylnaphtharene)、烷基(例如 甲基、乙基、丙基、丁基、戊基、己基、庚基、辛基、壬基、癸基、…碳的數量最多為20)、炔基(例如，碳的數量最多為20)、鏈烯基(例如，碳的數目最多為20)。配位體L具有R-Lp之化學結構，其中R代表第一間隔基，且Lp代表與鏈結至矽核C之極性基Lp。第一間隔基R可包含氫、芳香碳環、或直鏈或環狀烷基、烷氧基、氟代烷基、氟代烷氧基、烯烴、炔烴、羥基、酮、醛、碳酸酯、羧酸、酯、醚、酰胺、胺、亞胺、酰亞胺、疊氮化物、硝酸鹽、腈、亞硝酸鹽、或具有碳數為1至12之碳鏈的硫醇間隔基。第一間隔基R與極性基Lp鍵結。極性基Lp可包含-Cl、-Br、-I、-NO2,-SO3 -、-H-、-CN、-NCO、-OCN、-CO2-、-OH、-OR*、-OC(O)CR*、-SR、-SO2N(R*)2、-SO2R*、SOR、-OC(O)R*、-C(O)OR*、-C(O)R*、-Si(OR*)3、-Si(R*)3、環氧基團，其中R*為氫、分支或非分支、環狀或非環狀、飽和、或不飽和的烷基、烯基或炔基。
矽微粒與溶劑混合形成含矽溶液。溶劑包含，例如乙二醇醚，例如2-甲氧基乙基醚(二甘醇二甲醚)、乙二醇單甲醚、以及丙二醇單甲醚、丙二醇單甲醚乙酸酯、乳酸，例如乳酸甲酯及乳酸乙酯、丙酸甲酯，丙酸乙酯、乙氧基丙酸乙酯及2-羥基異丁酸甲酯等丙酸酯、溶纖劑酯，例如甲基溶纖劑乙酸酯、芳烴，例如甲苯及二甲苯、以及酮類，例如丙酮、甲乙酮、環己酮及2-庚酮。可以使用兩種以上溶劑。在一些實施例中，含矽溶液的黏度範圍從約0.2厘泊至約3000厘泊。可透過光阻塗佈裝置或其他適合的裝置來將含 矽溶液旋塗於底層上。含矽溶液可更包含安定劑。安定劑將pH值調整至適合的數值以穩定含矽溶液。pH值範圍從2至12。安定劑包含有機酸或鹼。
在一些實施例中，矽微粒或矽團簇包含數量為50wt%或更多的矽。在其他實施例中，矽微粒或矽團簇包含數量為60wt%或更多的矽。在一些實施例中，矽微粒或矽團簇的矽的數量達到70wt%，且在其他實施例中矽數量達到80wt%。如果任何額外的固體添加劑與含矽溶液混合，則矽的數量是基於除溶劑以外的矽溶液之固體元素的總重量來計算。
在一些實施例中，中間層40還包含有機聚合物。有機聚合物包含含矽聚合物。含矽聚合物包含有機聚合物與交聯劑。在一特定實施例中，含矽聚合物更包含發色團(染料)、光致產酸劑、鹼淬滅劑及/或碳氟化合物。有機聚合物主鏈可以是聚羥基苯乙烯(PHS)、聚甲基丙烯酸甲酯(PMMA)、聚醚及其組合、以及含有芳香環的其它有機聚合物。
在一些實施例中，在形成中間層40之後，進行熱操作，例如退火操作。除了上述之烘烤操作之外，可進行退火操作，或以退火操作替代烘烤操作進行。退火操作讓塗佈的中間層40的表面滑順或平坦。在一些實施例中，在退火後，中間層40的表面粗糙度Ra大於0nm且小於5nm。
在一些實施例中，退火操作的溫度範圍從約250℃到約1000℃作為基材溫度。在其他實施例中，退火 操作的溫度範圍從約300℃到約500℃。在一些實施例中，退火操作是在烘烤板上進行熱烘烤。在這種情況下，熱烘烤的處理時間範圍在一些實施例中為約30秒至約600秒，且在其他實施例中為約60秒至約300秒。
在其他實施例中，退火操作使用波長範圍從約120nm至約12,000nm的電磁波。在特定實施例中，退火操作為燈退火操作。在這種情況下，燈退火操作的製程時間在一些實施例中範圍從約1秒至約180秒，在其他實施例中範圍從約10秒至約60秒。在其他實施例中，退火操作為雷射退火操作。在這種情況下，雷射退火操作的製程時間在一些實施例中範圍從約0.1毫秒至約10秒，在其他實施例中範圍從約10毫秒至約1秒。
在一些實施例中，退火操作包含兩個步驟：在第一溫度下進行的第一步驟、以及在高於第一溫度的第二溫度下進行的第二步驟。在一些實施例中，第一溫度範圍從約80℃到約200℃，第二溫度範圍從約250℃到約1000℃。
在退火操作後，中間層40的厚度範圍在一些實施例中從約15nm至約90nm，在其他實施例中從約20nm至約70nm。
此外，如圖3所示，光阻圖案50形成於中間層上方。光阻層旋轉塗佈在中間層上，且光阻層以穿過光罩之曝光光/光束曝光。曝光光/光束可為深紫外(DUV)光，例如KrF准分子雷射光及ArF准分子雷射光、具有約13.5nm波長的極紫外(EUV)光、X光、及/或電子束。在一些實施例 中，可應用多個曝光製程。在經曝光之光阻顯影後，可得到光阻圖案50。
在一些實施例中，黏著層設置在中間層40與光阻層50之間。
接著，如圖4所示，利用光阻圖案50作為蝕刻罩幕來圖案化中間層40，以形成圖案化之中間層42。由於中間層40主要由矽製成，因此利用氯氣(Cl2)、溴化氫(HBr)、六氟化硫(SF6)及/或其他適合的蝕刻氣體進行一個或多個乾蝕刻操作，來圖案化中間層40。光阻圖案50與圖案化之中間層42之間的關鍵尺寸變化在一些實施例中在±2nm之內，在其他實施例中是在±1.5nm之內。
此外，如圖5所示，利用圖案化之中間層42作為蝕刻罩幕來圖案化底層30，以形成圖案化之底層32。當底層30由有機材料所製成時，利用氧氣(O2)、二氧化硫(SO2)、二氧化碳(CO2)及/或其他適合的蝕刻氣體進行一個或多個乾蝕刻操作，來圖案化底層30。圖案化之中間層42與圖案化之底層32之間的關鍵尺寸變化在一些實施例中在±2nm之內，在其他實施例中是在±1.5nm之內。光阻圖案50與圖案化之底層32之間的關鍵尺寸變化在一些實施例中是在±3nm以內，在其他實施例中是在±2nm以內。
隨後，如圖6所示，利用圖案化之中間層42與圖案化之底層32作為蝕刻罩幕來圖案化下層20，以形成目標圖案22。根據下層20的材料，選擇適合的蝕刻氣體。
光阻圖案50與目標圖案22之間的關鍵尺寸變化在一些實施例中在±4nm以內，在其他實施例中是在±3nm以內。在目標圖案22形成後，移除圖案化之中間層42與圖案化之底層32。
在一些實施例中，在圖案化下層20之前移除圖案化之中間層42，並利用圖案化之底層32作為蝕刻罩幕，來圖案化下層20。
作為三層光阻系統的中間層，可使用含矽聚合物，例如聚矽氧烷。聚矽氧烷的矽數量小於50wt%。相較之下，本揭露的中間層包含50wt%或更多數量的矽。據此，可獲得較高的蝕刻選擇比以及較小的中間層40與底層30之間的關鍵尺寸變化。在一些實施例中，中間層不含矽聚合物，例如聚矽氧烷。在其他實施例中，中間層含有矽聚合物，例如聚矽氧烷、及前述之矽微粒或團簇，其中中間層40的矽數量為50wt%或更多。
圖8至圖12係繪示依照本揭露之另一實施方式之製造一種半導體元件之不同階段示意圖。應當理解的是，可以在圖8至圖12所示的流程之前、期間及之後執行附加的操作，且在方法的其他實施例中，下述的一些操作可以替換或省略。操作或流程的順序是可以互相交換的。與圖1至圖7相同或相似的材料、配置、尺寸、結構、條件、及操作說明可在以下實施方式中使用，且可省略一些說明。
圖8至圖12表示雙層光阻系統，其中不使用底層30。如圖8所示，待圖案化的下層20形成於基材10上方。 在一些實施例中，提供一個或多個層或結構在下層20與基材10之間。
接著，如圖9所示，含矽層40形成在下層20上。此外，如圖10所示，類似於圖3，光阻圖案50形成於中間層上。隨後，如圖11所示，圖案化含矽層40。接著，如圖12所示，利用圖案化之含矽層42作為蝕刻罩幕進行一個或多個蝕刻操作，以圖案化下層20。在一些實施例中，接著移除圖案化之含矽層42。
圖13至圖15係繪示依照本揭露之另一實施方式之製造一種半導體元件之不同階段示意圖。應當理解的是，可以在圖13至圖15所示的流程之前、期間及之後執行附加的操作，且在方法的其他實施例中，下述的一些操作可以替換或省略。操作或流程的順序是可以互相交換的。與圖1至圖12相同或相似的材料、配置、尺寸、結構、條件、及操作說明可在以下實施方式中使用，且可省略一些說明。
在本實施例中，含矽層(前述實施例中的中間層40)是光敏的，並可透過一次或多次微影操作來圖案化。在一些實施例中，含矽層包含光活性化合物(PAC)。光活性化合物為光活性成分，例如光酸產生劑、光鹼產生劑、自由基產生劑、或其類似物。光活性化合物可為正性的(positive-acting)或負性的(negative-acting)。在一些實施例中之光活性化合物為光酸產生劑，光活性化合物包含鹵化三嗪(halogenated triazines)、鎓鹽(onium salts)、重氮鹽(diazonium salts)、芳香重氮鹽(aromatic diazonium salts)、鏻鹽(phosphonium salt)、鋶鹽(sulfonium salts)、錪鹽(iodonium salts)、亞胺磺酸鹽(imide sulfonate)、肟磺酸鹽(oxime sulfonate)，重氮二碸(diazodisulfone)、二碸(disulfone)、o-硝基芐基磺酸鹽(o-nitrobenzylsulfonate)、磺化酯(sulfonated esters)、鹵化磺醯二甲醯亞胺(halogenated sulfonyloxy dicarboximides)、重氮二碸(diazodisulfones)，α-氰基氧基胺磺酸鹽(α-cyanooxyamine-sulfonates,imidesulfonates)、酮二氮碸(ketodiazosulfones)磺酰重氮酯(sulfonyldiazoester)、1,2-二(芳基磺醯)肼(1,2-di(arylsulfonyl)hydrazines)、硝基芐基酯(nitrobenzyl esters)、以及S-三嗪衍生物(s-triazine derivatives)、上述之適當組合、或類似物。會分解的基，也被稱離去基，在光活性化合物(PAC)是光酸產生劑的一些實施例中，酸不穩定基團附接至碳氫結構，從而在曝光期間與由光活性化合物(PAC)產生的酸/鹼/自由基發生反應。在一些實施例中，會分解的基團為羧酸基(carboxylic acid group)、氟化醇基(fluorinated alcohol group)、酚醇基(phenolic alcohol group)、磺酸基(sulfonic group)、磺醯胺基(sulfonamide group)、磺醯亞胺基(sulfonylimido group)、(烷基磺醯基)(烷基羰基)亞甲基[(alkylsulfonyl)(alkylcarbonyl)methylene group]、(烷基磺醯基)(烷基羰基)醯亞胺基[(alkylsulfonyl)(alkyl-carbonyl)imido group]、雙(烷 基羰基)亞甲基[bis(alkylcarbonyl)methylene group]、雙(烷基羰基)醯亞胺基[bis(alkylcarbonyl)imido grou]、雙(烷基磺醯基)亞甲基[bis(alkylsylfonyl)methylene group]、雙(烷基磺醯基)醯亞胺基[bis(alkylsulfonyl)imido group]、三(烷基羰基)亞甲基[tris(alkylcarbonyl methylene group]、三(烷基磺醯基)亞甲基[tris(alkylsulfonyl)methylene group]、上述之組合、或類似物。可用於氟化醇基的具體基團(fluorinated hydroxyalkyl groups)包括氟化羥烷基，諸如六氟異丙醇基(hexafluoroisopropanol group)。可用於羧酸基(carboxylic acid group)的具體基團包括丙稀酸基團(acrylic acid groups)、甲基丙稀酸基團(methacrylic acid groups)、或其類似物。其他適合的材料被包含於光敏含矽層中。
當含矽層具有光敏性時，不需要額外的光阻，例如前述實施例中的光阻圖案50。
如圖13所示，光敏含矽層41形成於包括一層或多層介電材料或導電材料的下層20上方。光敏含矽層41的厚度範圍在一實施例中為約20nm至100nm，在其他實施例中為約30nm至80nm。然後，進行前述之烘烤操作及/或退火操作。在一些實施例中，在進行烘烤操作及/或退火操作後，含矽層41含有數量為50wt%或更多的矽。在其他實施例中，含矽層41含有數量為60wt%或更多的矽。在一特定 實施例中，含矽層41含有數量至多70wt%的矽，在其他實施例中，含矽層41含有數量至多80wt%的矽。
然後，如圖14所示，曝光光/光束穿過光罩曝光光敏含矽層41。曝光光/光束可為深紫外(DUV)光，例如KrF准分子雷射光及ArF准分子雷射光、具有約13.5nm波長的極紫外(EUV)光、X光、及/或電子束。在一些實施例中，可應用多個曝光製程。在經曝光之光阻顯影後，可得到圖案化之含矽層43。
隨後，如圖15所示，利用圖案化之含矽層43作為蝕刻罩幕來圖案化下層20，以形成目標圖案22。根據下層20的材料，選擇適合的蝕刻氣體。
圖案化之含矽層43與目標圖案22之間的關鍵尺寸變化在一些實施例中是在±4nm之內，在其他實施例中是在±3nm之內。在一些實施例中，在形成目標圖案22後，移除圖案化之含矽層43。
圖16至圖20係繪示依照本揭露之另一實施方式之製造一種半導體元件之不同階段示意圖。應當理解的是，可以在圖16至圖20所示的流程之前、期間及之後執行附加的操作，且在方法的其他實施例中，下述的一些操作可以替換或省略。操作或流程的順序是可以互相交換的。與圖1至圖15相同或相似的材料、配置、尺寸、結構、條件、及操作說明可在以下實施方式中使用，且可省略一些說明。
如圖16所示，類似於圖1，底層30形成在下層20上方。然後，如圖17所示，光敏含矽層41形成於底層30 上。光敏含矽層41的厚度範圍在一些實施例中從約20nm至約100nm，在其他實施例中從約30nm至約80nm。
然後，進行前述之烘烤操作及/或退火操作。在一些實施例中，經烘烤操作及/或退火操作的含矽層41含有數量為50wt%或更多的矽。在其他實施例中，含矽層41含有數量為60wt%或更多的矽。在特定實施例中，含矽層41的含有數量至多為70wt%的矽，在其他實施例中含有數量至多為80wt%的矽。
然後，如圖18所示，曝光光/光束通過光罩曝光光敏含矽層41。曝光光/光束可為深紫外(DUV)光，例如KrF准分子雷射光及ArF准分子雷射光、具有約13.5nm波長的極紫外(EUV)光、X光、及/或電子束。在一些實施例中，可應用多個曝光製程。在經曝光的光阻顯影後，可得到圖案化之含矽層43。
此外，如圖19所示，利用圖案化之含矽層43作為蝕刻罩幕來圖案化底層30，以形成圖案化之底層32。當底層30由有機材料所製成時，利用氧氣(O2)、二氧化硫(SO2)、二氧化碳(CO2)及/或其他適合的蝕刻氣體進行一個或多個乾蝕刻操作，來圖案化底層30。圖案化之含矽層43與圖案化之底層32之間的關鍵尺寸變化在一些實施例中在±2nm之內，在其他實施例中是在±1.5nm之內。
隨後，如圖20所示，利用圖案化之含矽層43與圖案化之底層32作為蝕刻罩幕來圖案化下層20，以形成目標圖案22。根據下層20的材料，選擇適合的蝕刻氣體。
圖案化之含矽層43與目標圖案22之間的關鍵尺寸變化在一些實施例中在±4nm之內，在其他實施例中是在±3nm之內。在目標圖案22形成後，移除圖案化之含矽層43與圖案化之底層32。在一些實施例中，在圖案化下層20之前移除圖案化之含矽層43，且利用圖案化之底層32作為蝕刻罩幕，來圖案化下層20。
圖21至圖25係繪示依照本揭露之另一實施方式之製造一種半導體元件之不同階段示意圖。應當理解的是，可以在圖21至圖25所示的流程之前、期間及之後執行附加的操作，且在方法的其他實施例中，下述的一些操作可以替換或省略。操作或流程的順序是可以互相交換的。與圖1至圖20相同或相似的材料、配置、尺寸、結構、條件、及操作說明可在以下實施方式中使用，且可省略一些說明。
半導體元件包括互連結構，其具有多個互連圖案(線)層，其中互連圖案(線)層具有導電圖案和多個接觸孔/介層窗，用於將半導體晶片(晶粒)的一個部分/特徵中的多個特徵連接到晶片的其他部分/特徵。互連結構和介層窗結構由例如金屬的導電材料製成，且半導體元件在各種實施例中包含多個互連層。
不同層中的互連層圖案也通過垂直延伸在一個或多個互連層之間的介層窗彼此耦合。在一些實施例中，互連層圖案耦合到外部特徵，並且可以做為位元線、信號線、字線、以及各種輸入/輸出連接。在本揭露的一些實施例中，每一個互連結構由鑲嵌製程形成，鑲嵌製程包含：沉積一層 金屬間介介電質(IMD)材料、形成溝槽和介層窗並用導電材料(例如，銅或鋁或各種合金)填充、及透過化學機械研磨(CMP)使表面平坦化，然而在其他實施例中可使用其他圖案化技術。
如圖21所示，下元件115設置在下層上方，且被多層結構120覆蓋。在一些實施例中，下層為基材110。在一實施例中，基材110為矽基材。下元件115包含各種裝置、結構、層、及/或元件。底層裝置的例子可包括靜態隨機存取記憶體(SRAMs)及/或其他邏輯電路、被動元件例如電阻器，電容器及電感器、以及主動元件例如P通道場效電晶體(PFET)、N通道場效電晶體(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體，例如FinFET、雙極性電晶體、高壓電晶體、高頻電晶體、其他儲存單元及其組合。半導體元件可包含數個半導體元件(例如電晶體)，其可互相連接。應了解到的是，本揭露並不限於特定類型的裝置。
這些下元件115被一層或多層第一層間介電(ILD)層122覆蓋。第一層間介電層122包括氧化矽、氮化矽、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、氟摻雜矽玻璃(FSG)、或低介電係數材料、或其他任何適合的介電材料。第一層間介電層可透過化學氣相沉積(CVD)或其他適合的成膜製程形成。形成後的第一層間介電層可接受平坦化製程，例如回蝕製程及/或化學機械研磨製程。
在第一層間介電層122形成後，蝕刻停止層124形成在第一層間介電層122上。蝕刻停止層124包含任何已知的蝕刻停止材料，包含但不限於氧化矽、氮化矽、氮氧化矽、氧化鋁、氮化鋁、氟化鋁、氮化鈦、氧化鉭、氟化鎂、及氮化鈦矽。在一些實施例中，蝕刻停止層124的厚度範圍從約1nm至約10nm。蝕刻停止層124可透過化學氣相沉積(CVD)、原子層沉積(ALD)、或其他合適的膜形成製程來形成。
此外，第二層間介電層126形成在蝕刻停止層124上。在一些實施例中，第二層間介電層126是由低介電材料所製成。「低介電」材料是指介電常數小於二氧化矽(約3.9)的材料。適合的低介電材料包含可流動的氧化物，基本上是陶瓷聚合物，例如氫倍半矽氧烷(HSQ)。HSQ型可流動氧化物用於金屬線之間的間隙填充，因為它們具有流動性和填充小開口的能力。附加的低介電材料包含有機低介電材料，通常具有約2.0至約3.8的介電常數。有機低介電材料包含聚芳香醚[poly(arylene)ether]、苯並環丁烯(BCB，divinylsiloxane bis-benzocyclobutene)、有機摻雜矽玻璃(OSG)(也可稱為摻碳玻璃)。其他適合類型的低介電材料為氟摻雜矽玻璃(FSG)以及碳矽氧化物(SiCOH)。氟摻雜矽玻璃(FSG)包含由前驅氣體四氟化矽(SiF4)、矽甲烷(SiH4)、與氧化亞氮(N2O)所形成的介電質以及由前驅物SiF4、四乙氧基矽烷(TEOS)、與氧氣形成的介電質。由四乙氧基矽烷(TEOS)及矽甲烷(SiH4)的介電質稱為氟化乙 氧基矽烷(TEOS)或氟化四乙氧矽烷(FTEOS)。在一些實施例中，第二層間介電層126的厚度範圍從約10nm至約100nm。
此外，硬罩幕層128形成在第二層間介電層126上方。硬罩幕層128包含絕緣材料，例如氧化矽、氮化矽、或金屬基材料，例如氮化鈦(TiN)或氮化鉭(TaN)。在一些實施例中，硬罩幕層128的厚度範圍從約1nm至約10nm。
此外，在一些實施例中，可在硬罩幕層128上方形成抗反射塗層(圖未示)，以在後續製程步驟中改善微影圖案的保真度。在特定的實施例中，抗反射塗層包含有機材料的無氮抗反射材料。在其他實施例中，抗反射塗層包含氮化鈦(TiN)。在一些實施例中，抗反射塗層的厚度範圍從約1nm至約10nm。在一些實施例中，可利用氮化鈦層作為硬罩幕層及抗反射層。
如圖21所示，在硬罩幕層128(及抗反射塗層)形成後，形成多層結構130在硬罩幕層128(及抗反射塗層)上。多層結構130包含底層132以及中間層134，類似於底層30與中間層40。底層132用於平面化結構，因為取決於形成在基材110上的下元件115的結構，下結構可能是不平坦的。
底層132和中間層134由不同材料製成，使得底層132和中間層134的光學性質及/或蝕刻性質彼此不同。
如圖21所示，在中間層134形成後，光阻層136形成在中間層134上方。用於光阻層136的光阻為化學增幅 型的光阻，且可為是正型光阻或負型光阻。在一些實施例中，在將光阻旋轉塗佈在中間層134後，在範圍從約80℃至約120℃的基材溫度進行烘烤操作。
接著，曝光光/光束通過光罩曝光光阻層136。曝光光/光束可為深紫外(DUV)光，例如KrF准分子雷射光及ArF准分子雷射光、具有約13.5nm波長的極紫外(EUV)光、X光、及/或電子束。在一些實施例中，可應用多個曝光製程。
圖22係繪示曝光後的光阻經烘烤(曝光後烘烤)並利用顯影溶液顯影後，進行後烘烤製程的剖視圖。當使用正型化學增幅型光阻時，光阻中的光酸產生劑(PAG)曝光所產生的酸在曝光後烘烤的期間切開光阻中的酸可裂解聚合物。在酸切斷聚合物後，聚合物變得更親水(即，可溶於水性顯影劑)。在聚合物變得更親水後，聚合物不能溶於有機溶劑(例如乙酸正丁酯)，但可溶於鹼性溶液，例如，2.38%氫氧化四甲銨(TMAH)溶液。
當使用負型化學增幅型光阻時，在後烘烤製程中，光阻中的光酸產生劑(PAG)曝光所產生的酸催化光阻中的酸催化交聯聚合物的交聯反應，或使光阻中的聚合物頻哪醇(polymeric pinacol)進行頻哪醇重排。在聚合物交聯或經頻哪醇重排後，聚合物變得更親水。在聚合物變得更親水後，聚合物不能溶於鹼性溶液，例如，2.38%氫氧化四甲銨(TMAH)溶液。
由於中間層134不是光敏的(不是光阻)，所以光阻層136的顯影圖案形成在中間層上，且中間層134的上表面從沒有光阻圖案的地方露出。
如圖23所示，在圖案化光阻層後，透過使用圖案化的光阻層136做為蝕刻罩幕進行一個或多個蝕刻操作，來圖案化中間層134。在圖案化操作後，移除光阻層136。
此外，在一些實施例中，如圖24所示，在每一層使用適當的蝕刻劑及蝕刻操作來圖案化底層132以及硬罩幕層128。在圖案化操作後，移除中間層134與底層132。
隨後，如圖25所示，利用圖案化的硬罩幕128作為蝕刻罩幕進行適合的蝕刻操作，來圖案化第二層間介電層126、蝕刻停止層124、以及第一層間介電層122。在圖案化操作後，移除硬罩幕128。
接著，在圖案(例如穿孔圖案)中填充導電材料，例如鋁、銅、鎢、鈷、或鎳。導電材料採用化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、電鍍或任何其他適合的膜成形製程沉積，且接著透過化學機械研磨操作或回蝕操作來平坦化沉積的導電材料。應了解的是，圖25可進一步進行CMOS製程以形成各種特徵，例如互連介層窗、互連金屬層、鈍化層…等。
本文描述的各種實施例或示例提供了許多優於現有技術的優點。在本揭露中，透過使用前述之含矽中間層，可改善微影或蝕刻操作中之圖案尺寸控制。
根據本揭露的一方面，在圖案製造方法中，底層形成於下層上方。中間層形成於底層上方。光阻圖案形成於中間層上方。利用光阻圖案作為蝕刻罩幕來圖案化中間層。利用圖案化之中間層來圖案化底層。圖案化下層。中間層含有數量為50wt%或更多的矽以及有機材料。在前述與後述的一個或多個實施例中，在中間層形成後，可進一步進行退火操作，其中退火操作的溫度範圍從200℃至500℃。在前述與後述的一個或多個實施例中，退火操作是在烘烤板上進行熱烘烤。在前述與後述的一個或多個實施例中，熱烘烤的製程時間範圍從30秒至300秒。在前述與後述的一個或多個實施例中，退火操作為燈退火操作。在前述與後述的一個或多個實施例中，退火操作為雷射退火操作。在前述與後述的一個或多個實施例中，在退火操作後之中間層的厚度範圍從15nm至90nm。在前述與後述的一個或多個實施例中，底層是有機材料所製成。在前述與後述的一個或多個實施例中，底層的厚度範圍從50nm至200nm。在前述與後述的一個或多個實施例中，中間層含有數量80wt%或更少的矽。在前述與後述的一個或多個實施例中，中間層是旋轉塗佈含矽溶液所形成。在前述與後述的一個或多個實施例中，含矽溶液包含矽微粒以及微粒。在前述與後述的一個或多個實施例中，矽微粒的尺寸範圍從1nm至20nm。在前述與後述的一個或多個實施例中，矽微粒包含由複數個配位體包圍之矽核。在前述與後述的一個或多個實施例中，矽核的直徑範圍從2nm至10nm。在前述與後述的一個或多個實施例 中，每一個配位體為有機配位體。在前述與後述的一個或多個實施例中，有機配位體具有R-Lp之化學結構，且此化學結構包含第一間隔基R與鏈結至矽核之極性基Lp，第一間隔基R可包含一或多個氫、芳香碳環、或直鍊或環狀烷基、烷氧基、氟代烷基、氟代烷氧基、烯烴、炔烴、羥基、酮、醛、碳酸酯、羧酸、酯、醚、酰胺、胺、亞胺、酰亞胺、疊氮化物、硝酸鹽、腈、亞硝酸鹽、或具有碳數為1至12之碳鏈的硫醇間隔基，且極性基Lp包含一或多個-Cl、-Br、-I、-NO2,-SO3 -、-H-、-CN、-NCO、-OCN、-CO2-、-OH、-OR*、-OC(O)CR*、-SR、-SO2N(R*)2、-SO2R*、SOR、-OC(O)R*、-C(O)OR*、-C(O)R*、-Si(OR*)3、-Si(R*)3、環氧基團，其中R*為氫、分支或非分支、環狀或非環狀、飽和、或不飽和的烷基、烯基或炔基。
根據本揭露的其他方面，在圖案製造方法中。含矽層形成於下層上方。光阻圖案形成於含矽層上方。利用光阻圖案作為蝕刻罩幕來圖案化含矽層。利用圖案化之含矽層來圖案化下層。含矽層含有數量為50wt%或更多、或70wt%或更少的矽，且含矽層並非為非晶矽層、多晶矽層、氧化矽基層、或氮化矽基層。
根據本揭露的其他方面，提供一種用於製造半導體元件之含矽溶液。含矽溶液包含複數個矽微粒或複數個矽團簇以及溶劑。矽微粒或矽團簇包含數量50wt%或更多、或者80wt%或更少的矽，且每一個矽微粒或矽團簇包含由複數個有機配位體包圍之矽核。
上述已概述數個實施方式的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟悉此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟悉此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，在此進行各種之更動、取代與修改。
10:基材
22:目標圖案
32:圖案化之底層
42:圖案化之中間層

Claims (10)

  1. 一種圖案製造方法，包含：形成一底層於一下層之上方；形成一中間層於該底層之上方；形成一光阻圖案於該中間層之上方；利用該光阻圖案作為一蝕刻罩幕來圖案化該中間層；利用圖案化之該中間層來圖案化該底層；以及圖案化該下層，其中該中間層含有數量為50wt%或更多的矽與一有機材料。
  2. 如申請專利範圍第1項之圖案製造方法，在形成該中間層之後，更包含進行一退火操作。
  3. 如申請專利範圍第1項之圖案製造方法，其中該底層是由一有機材料製成。
  4. 如申請專利範圍第1項之圖案製造方法，其中該中間層含有數量80wt%或更少的矽。
  5. 如申請專利範圍第1項之圖案製造方法，其中該中間層是透過旋轉塗佈一含矽溶液所製成。
  6. 如申請專利範圍第5項之圖案製造方法，其中該含矽溶液包含一矽微粒以及一溶劑。
  7. 如申請專利範圍第6項之圖案製造方法，其中該矽微粒包含由複數個配位體包圍之一矽核。
  8. 如申請專利範圍第7項之圖案製造方法，其中該有機配位體具有R-Lp之化學結構，且此化學結構包含至少一第一間隔基(R)與鏈結至矽核之一極性基(Lp)；該第一間隔基(R)包括一個或多個氫、芳香碳環、或直鍊或環狀烷基、烷氧基、氟代烷基、氟代烷氧基、烯烴、炔烴、羥基、酮、醛、碳酸酯、羧酸、酯、醚、酰胺、胺、亞胺、酰亞胺、疊氮化物、硝酸鹽、腈、亞硝酸鹽、或具有碳數為1至12之碳鏈的硫醇間隔基；以及該極性基(Lp)包含一個或多個-Cl、-Br、-I、-NO2,-SO3-、-H-、-CN、-NCO、-OCN、-CO2-、-OH、-OR*、-OC(O)CR*、-SR、-SO2N(R*)2、-SO2R*、SOR、-OC(O)R*、-C(O)OR*、-C(O)R*、-Si(OR*)3、-Si(R*)3、環氧基團，其中R*為H、分支或非分支、環狀或非環狀飽和、或不飽和的烷基、烯基或炔基。
  9. 一種圖案製造方法，包含：形成一含矽層於一下層之上方；形成一光阻圖案於該含矽層之上方； 利用該光阻圖案作為一蝕刻罩幕來圖案化該含矽層；以及利用圖案化之該含矽層來圖案化該下層；其中該含矽層含有數量大於或等於50wt%且小於或等於70wt%的矽，且該含矽層並非為一非晶矽層、一多晶矽層、一氧化矽基層、或一氮化矽基層。
  10. 一種用於製造半導體元件之含矽溶液，該含矽溶液包含：複數個矽微粒或複數個矽團簇；以及一溶劑，其中：該些微粒或該些矽團簇包含數量大於或等於50wt%且小於或等於80wt%的矽，以及每一該些矽微粒或該些矽團簇包含由複數個有機配位體包圍之一矽核，其中該有機配位體具有R-Lp之化學結構，且此化學結構包含至少一第一間隔基(R)與鏈結至矽核之一極性基(Lp)，該第一間隔基(R)包括一個或多個氫、芳香碳環、或直鏈或環狀烷基、烷氧基、氟代烷基、氟代烷氧基、烯烴、炔烴、羥基、酮、醛、碳酸酯、羧酸、酯、醚、酰胺、胺、亞胺、酰亞胺、疊氮化物、硝酸鹽、腈、亞硝酸鹽、或具有碳數為1至12之碳鏈的硫醇間隔基，以及該極性基(Lp)包含一個或多個-Cl、-Br、-I、-NO2,-SO3-、-H-、-CN、-NCO、-OCN、-CO2-、-OH、-OR*、 -OC(O)CR*、-SR、-SO2N(R*)2、-SO2R*、SOR、-OC(O)R*、-C(O)OR*、-C(O)R*、-Si(OR*)3、-Si(R*)3、環氧基團，其中R*為H、分支或非分支、環狀或非環狀飽和、或不飽和的烷基、烯基或炔基。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665545B2 (en) * 2018-09-19 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, semiconductor packages and methods of forming the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999021934A1 (en) * 1997-10-28 1999-05-06 The University Of Melbourne Stabilized particles and methods of preparation and use thereof
TW200401169A (en) * 2002-05-29 2004-01-16 Infineon Technologies Ag Process for the production of photomasks forstructuring semiconductor substrates by optical lithography
JP2009024158A (ja) * 2007-04-06 2009-02-05 European Aeronautic Defence & Space Co Eads France 金属表面保護被膜として独得なナノ構造材料
US20110171789A1 (en) * 2004-10-07 2011-07-14 Pinon Technologies, Inc. Light-emitting nanoparticles and method of making same
EP2364840A1 (en) * 2002-11-26 2011-09-14 Cornell Research Foundation, Inc. Fluorescent silica-based nanoparticles
TW201204790A (en) * 2010-06-29 2012-02-01 Nanogram Corp Silicon/germanium nanoparticle inks, laser pyrolysis reactors for the synthesis of nanoparticles and associated methods
US20120223418A1 (en) * 2011-02-28 2012-09-06 Stowers Jason K Solution processible hardmasks for high resolution lithography
US8551808B2 (en) * 2007-06-21 2013-10-08 Micron Technology, Inc. Methods of patterning a substrate including multilayer antireflection coatings
US20180173096A1 (en) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme Ultraviolet Photolithography Method With Developer Composition

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1160735A (ja) 1996-12-09 1999-03-05 Toshiba Corp ポリシランおよびパターン形成方法
US7303855B2 (en) 2003-10-03 2007-12-04 Shin-Etsu Chemical Co., Ltd. Photoresist undercoat-forming material and patterning process
US7601566B2 (en) * 2005-10-18 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4780323B2 (ja) * 2005-11-21 2011-09-28 信越化学工業株式会社 エッチングマスク用ケイ素含有膜形成用組成物、エッチングマスク用ケイ素含有膜、及び、これを用いた基板加工中間体及び被加工基板の加工方法
US7678529B2 (en) 2005-11-21 2010-03-16 Shin-Etsu Chemical Co., Ltd. Silicon-containing film forming composition, silicon-containing film serving as etching mask, substrate processing intermediate, and substrate processing method
CN100527367C (zh) 2006-08-31 2009-08-12 联华电子股份有限公司 堆栈结构以及以此堆栈结构图案化的方法
CN101188188A (zh) * 2006-11-15 2008-05-28 联华电子股份有限公司 图案化的方法
KR100876816B1 (ko) 2007-06-29 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US9117764B2 (en) * 2010-08-27 2015-08-25 Tokyo Electron Limited Etching method, substrate processing method, pattern forming method, method for manufacturing semiconductor element, and semiconductor element
DE102010037278A1 (de) 2010-09-02 2012-03-08 Hans Freitag Verfahren zum Herstellen von Silizium-basierenden Schichten oder Silizium-basierenden Strukturen unter Verwendung von Silizium-enthaltenden Tinten
WO2013022099A1 (ja) 2011-08-10 2013-02-14 日産化学工業株式会社 スルホン構造を有するシリコン含有レジスト下層膜形成組成物
JP6001940B2 (ja) * 2012-07-11 2016-10-05 東京エレクトロン株式会社 パターン形成方法及び基板処理システム
US9123656B1 (en) * 2014-05-13 2015-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Organosilicate polymer mandrel for self-aligned double patterning process
US9543159B2 (en) * 2015-03-27 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process of a semiconductor structure with a wet strippable middle layer
CN107615522B (zh) * 2015-04-20 2021-02-19 安泰奥科技有限公司 组合物

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999021934A1 (en) * 1997-10-28 1999-05-06 The University Of Melbourne Stabilized particles and methods of preparation and use thereof
TW200401169A (en) * 2002-05-29 2004-01-16 Infineon Technologies Ag Process for the production of photomasks forstructuring semiconductor substrates by optical lithography
EP2364840A1 (en) * 2002-11-26 2011-09-14 Cornell Research Foundation, Inc. Fluorescent silica-based nanoparticles
US20110171789A1 (en) * 2004-10-07 2011-07-14 Pinon Technologies, Inc. Light-emitting nanoparticles and method of making same
JP2009024158A (ja) * 2007-04-06 2009-02-05 European Aeronautic Defence & Space Co Eads France 金属表面保護被膜として独得なナノ構造材料
US8551808B2 (en) * 2007-06-21 2013-10-08 Micron Technology, Inc. Methods of patterning a substrate including multilayer antireflection coatings
TW201204790A (en) * 2010-06-29 2012-02-01 Nanogram Corp Silicon/germanium nanoparticle inks, laser pyrolysis reactors for the synthesis of nanoparticles and associated methods
US20120223418A1 (en) * 2011-02-28 2012-09-06 Stowers Jason K Solution processible hardmasks for high resolution lithography
US20180173096A1 (en) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme Ultraviolet Photolithography Method With Developer Composition

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