CN111081651A - 半导体装置封装及其制造方法 - Google Patents

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Abstract

一种封装衬底包含第一介电层、第一图案化导电层及第一组对准标记。所述第一图案化导电层安置在所述第一介电层上。所述第一组对准标记安置在所述第一介电层上且邻近所述第一介电层的第一边缘。所述第一组对准标记包含多个对准标记。所述第一组对准标记中的所述对准标记与所述第一边缘之间的距离彼此不同。

Description

半导体装置封装及其制造方法
相关申请案的交叉参考
本申请案要求2018年10月19日申请的美国临时申请案第62/748,172号的权益及优先权，所述临时申请案的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种半导体装置封装及其制造方法，且涉及一种包含多层衬底的半导体装置封装及其制造方法。
背景技术
多层衬底广泛用于许多半导体装置封装中。多层衬底可包含多个层(例如，介电层)。所述层中的每一个具有图案化导电层。衬底的任何两个层之间的对准对于获得更好的可为重要的。
发明内容
根据本公开的一些实施例，一种封装衬底包含第一介电层、第一图案化导电层及第一组对准标记。所述第一图案化导电层安置在所述第一介电层上。所述第一组对准标记安置在所述第一介电层上且邻近所述第一介电层的第一边缘。所述第一组对准标记包含多个对准标记。所述第一组对准标记中的所述对准标记与所述第一边缘之间的距离彼此不同。
根据本公开的一些实施例，一种用于制造半导体装置封装的方法包含：(a)提供衬底；(b)将电子组件安置在所述衬底上；及(c)在所述衬底上形成封装体以覆盖所述电子组件。所述衬底包含第一介电层、第一图案化导电层及第一组对准标记。所述第一图案化导电层安置在所述第一介电层上。所述第一组对准标记安置在所述第一介电层上且邻近所述第一介电层的第一边缘。所述第一组对准标记包含多个对准标记。所述第一组对准标记中的所述对准标记的长度彼此不同。
根据本公开的一些实施例，一种用于制造半导体装置封装的方法包含：(a)提供衬底；(b)将电子组件安置在所述衬底上；及(c)在所述衬底上形成封装体以覆盖所述电子组件。所述衬底具有第一介电层、第一图案化导电层及第一组对准标记。所述第一图案化导电层安置在所述第一介电层上。所述第一组对准标记安置在所述第一介电层上且邻近所述第一介电层的第一边缘。所述第一组对准标记包含多个对准标记。所述第一组对准标记中的所述对准标记与所述第一边缘之间的距离彼此不同。
附图说明
图1A说明根据某些比较技术的衬底的透视图。
图1B说明根据某些比较技术的衬底的透视图。
图1C为根据某些比较技术的展示衬底的横截面视图的图像。
图2说明根据本公开的一些实施例的衬底的一个层的俯视图。
图3A说明根据本公开的一些实施例的衬底的透视图。
图3B说明根据本公开的一些实施例的衬底的透视图。
图4A说明根据本公开的一些实施例的衬底的透视图。
图4B说明根据本公开的一些实施例的衬底的透视图。
图5说明根据本公开的一些实施例的衬底的透视图。
图6A说明根据本公开的一些实施例的衬底的一个层的俯视图。
图6B说明根据本公开的一些实施例的衬底的透视图。
图7A、图7B、图7C及图7D说明根据本公开的一些实施例的制造半导体装置封装的方法。
图8说明根据本公开的一些实施例的半导体装置封装的横截面视图。
贯穿所述图式及实施方式使用共同参考数字以指示相同或类似组件。结合随附图式，从以下具体实施方式，将容易理解本公开。
具体实施方式
图1A说明根据某些比较技术的衬底封装的横截面视图。衬底封装包含衬底10及安置于衬底10内的图案化导电层(例如，重新分布层(RDL)或天线辐射方向图)。衬底10可为多层衬底，其包含核心结构10a、介电层10b、10c及保护层10d、10e(例如，包含阻焊剂或防焊剂的层)。核心结构10a可例如选自但不限于硅衬底、塑料衬底或陶瓷衬底。介电层10b及10c分别安置在核心结构10a的顶面及底面上。介电层10b及10c中的每一个可包含例如聚丙烯(PP)、双马来酰亚胺三嗪(BT)树脂、环氧树脂、聚酰亚胺(PI)或其它介电材料的材料。介电层10b及10c可包含彼此相同的材料或可包含不同材料。在其它实施例中，衬底10可为无核心多层衬底，其省略核心结构并包含多个介电层(或子层)。
衬底10的一或多个层包含图案化导电层。举例来说，如图1A中所展示，图案化导电层可安置于核心结构10a及介电层10b以及10c上。举例来说，图案化导电层可安置于核心结构10a的两个表面上。举例来说，图案化导电层可安置于介电层10b的顶面上并由保护层10d覆盖。举例来说，图案化导电层可安置于介电层10c的底面上并由保护层10e覆盖。
衬底10包含一或多组对准标记(例如，衬底10的层的侧面上的第一组对准标记10m1、第二组对准标记10m2、第三组对准标记10m3及第四组对准标记10m4)，且所述若干组对准标记中的每一个具有相同数目的对准标记。对准标记的间距大体上相同。举例来说，任何两个邻近对准标记之间的距离大体上相同。对准标记的宽度大体上相同。在一些实施例中，每一对准标记的宽度为约20微米(μm)。
若干组对准标记10m1、10m2、10m3及10m4可用于确定衬底10的层(及衬底10内的图案化导电层)是否彼此对准。举例来说，如图1A中所展示，衬底10的对准标记10m1、10m2、10m3及10m4彼此对准，且因此确定衬底10的层(及衬底10内的图案化导电层)彼此对准。换句话说，在衬底10的层中最小化或缩减移位、偏差或漂移。
如图1B中所展示，所述组对准标记10m2(从顶部起第二组)与其它组对准标记10m1、10m3及10m4未对准，且因此确定其上安置有所述组对准标记10m2的核心结构10a具有移位、偏差或漂移。可基于所述组对准标记10m2的位置相对于所述组对准标记10m1或10m3的位置而确定层10b的移位、偏差或漂移的距离或量。
由于制造对准标记的限制，对准标记的间距可受限制(例如，对准标记的最小间距为约20μm到约25μm)，从而缩减了用于确定移位、偏差或漂移的准确度。另外，如图1C中所展示，可能难以测量对准标记的移位距离，图1C为展示包含对准标记的衬底的图像。
图2说明根据本公开的一些实施例的多层衬底(例如，如图3A或图3B中所展示的衬底20)的一个层的一部分(例如，所述层的四分之一)的俯视图。图2中所说明的衬底20类似于图1A中所说明的衬底10，且衬底10的一些描述可适用于图2中的衬底20。衬底20的经描绘层包含电路区22(其可延伸超出图2中所展示的层的右下角)。在一些实施例中，电路区22可为或可包含RDL、天线辐射方向图及/或芯片结合区。电路区22与衬底20的层的边缘间隔开。举例来说，衬底20的层的边缘中的每一个与电路区22之间存在一距离。在一些实施例中，衬底20的层的边缘中的每一个与电路区22之间的距离为约100μm到约150μm。
衬底20的层包含若干组对准标记20m1、20m2，且每一组对准标记包含多个对准标记。应注意，在一些其它实施例中，衬底或衬底的层可包含单组(仅一组)对准标记。若干组对准标记20m1及20m2位于衬底20的层的边缘与电路区22之间的空间(例如，侧轨)处。所述组对准标记20m1沿着边缘201安置。所述组对准标记20m2沿着边缘202安置。如图2中所展示，若干组对准标记20m1及20m2中的对准标记的长度彼此不同。举例来说，所述组对准标记20m1中的对准标记的长度从边缘202到电路区22逐渐增加(例如，单调地增加)(例如，在从外部边缘朝向中心部分的方向上)。在一些实施例中，两个邻近对准标记之间的长度差D21为约2μm到约5μm。任何两个邻近对准标记通过大体上相同距离彼此间隔开。在一些实施例中，对准标记具有大体上相同宽度(例如，约30μm到约50μm)。替代地，对准标记的宽度可取决于设计规范来调整。举例来说，一组对准标记可包含九个对准标记，其中第一对准标记具有第一宽度(例如，约50μm)，第二对准标记到第四对准标记具有第二宽度(例如，约30μm)，第五对准标记具有第一宽度(例如，约50μm)，且第六对准标记到第九对准标记具有第二宽度(例如，约30μm)。在一些实施例中，最后一个对准标记(例如，最长对准标记)可具有不同于任何其它对准标记的宽度的宽度以指示端点。在一些实施例中，一组对准标记中的两个邻近对准标记的长度的差大体上等于所述组对准标记中的任何其它两个邻近对准标记的长度的差。
衬底20可包含多个层，其各自具有与图2中所展示的图案化导电层及对准标记相同及/或类似的图案化导电层及对准标记。多个层经堆叠在一起以形成多层衬底20，如图3A或图3B中所展示。衬底20的层的电路区22及若干组对准标记20m1、20m2彼此对准。如果衬底20的层中的任一个中存在极小或不存在移位、偏差或漂移，那么衬底20的每一层应在其如图3A或图3B中所展示的侧面上具有相同数目的对准标记(例如，20m1、20m1'、20m1”及20m1”'应具有相同数目的对准标记)。举例来说，如图3A中所展示，衬底20的层中的每一个在其侧面上具有一个对准标记，且因此确定衬底20的层中的任一个中不存在移位、偏差或漂移。类似地，如图3B中所展示，衬底20的层中的每一个在其侧面上具有三个对准标记，且因此确定衬底20的层中的任一个中不存在移位、偏差或漂移。
图3A中的结构与图3B中的结构之间的差异中的一个为在衬底20的每一层的侧面上展示的对准标记的数目。对准标记的数目从图3A及图3B中所说明的衬底20的每一层的侧面暴露的原因中的一个为当对衬底条带执行单体化操作时，用于图3B中所说明的衬底20的切割装置相对较宽。
图4A及图4B说明根据本公开的一些实施例的衬底20在衬底20的层中的一个存在移位、偏差或漂移的状况下的透视图。如图4A及图4B中所展示，衬底20的一个层的侧面上的一组对准标记中的对准标记的数目不同于衬底20的其它层的侧面上的其它组对准标记中的对准标记的数目。举例来说，如图4A中所展示，衬底20的层的侧面上的所述组对准标记20m1'中的对准标记的数目不同于(大于)衬底20的其它层的侧面上的其它组对准标记20m1、20m1”及20m1”'中的对准标记的数目，且因此确定其上定位有所述组对准标记20m1'的层存在移位、偏差或漂移。类似地，如图4B中所展示，衬底20的层的侧面上的所述组对准标记20m1”中的对准标记的数目不同于(大于)衬底20的其它层的侧面上的其它组对准标记20m1、20m1'及20m1”'中的对准标记的数目，且因此确定其上定位有所述组对准标记20m1”的层存在移位、偏差或漂移。换句话说，可基于衬底20的层的侧面上所展示的对准标记的数目而确定衬底20的层是否存在移位、偏差或漂移。
另外，可基于经移位层的对准标记的数目相对于任何其它未经移位层的对准标记的数目而确定衬底20的层的移位、偏差或漂移的距离。举例来说，如图4A中所展示，其上定位有所述组对准标记20m1'的层在其侧面上的对准标记比其它层的侧面上的其它组对准标记20m1、20m1”及20m1”'中的对准标记的数目多两个。因此，经移位层相对于其它未经移位层的移位距离为2×N，其中N为两个邻近对准标记之间的长度差。举例来说，如果N为5μm，那么第二层的移位距离为约10μm。类似地，如图4B中所展示，其上定位有所述组对准标记20m1”的层在其侧面上的对准标记比其它层的侧面上的其它组对准标记20m1'、20m1'及20m1”'中的对准标记的数目多四个。因此，第三层相对于其它层的移位距离为4×N，其中N为两个邻近对准标记之间的长度差。
在一些实施例中，对准标记可经展示在衬底20的每一层的两个邻近侧面上，如图5中所展示，以在x方向及y方向两者上测量层的移位、偏差或漂移。
图6A说明根据本公开的一些实施例的多层衬底的一个层的一部分(例如，层的四分之一)的俯视图。图6A中所说明的结构类似于图2中的结构，且其间的差异中的一个为图6A中所说明的若干组对准标记60m1及60m2中的对准标记以经描绘方式分别与衬底的层的边缘201及202对准。因此，如图6B中所展示，如果衬底的一个层存在移位、偏差或漂移，那么衬底的经移位层(例如，其上定位有所述组对准标记60m1'的层)的侧面上的对准标记的数目小于衬底的其它未经移位层的侧面上的若干组对准标记60m1、60m1”及60m1”'中的对准标记的数目。
根据图2、图3A、图3B、图4A、图4B、图5、图6A及图6B的实施例，由于移位距离是通过经移位层的侧面上展示的对准标记的数目相对于未经移位层的侧面上展示的对准标记的数目来确定，因此有可能容易地并且准确地测量移位距离。另外，用于确定移位距离的构件是通过两个邻近对准标记之间的长度差—而非通过如图1A及1B中所展示的对准标记的宽度—来确定，其可在确定移位距离时提供较大准确度。
图7A、图7B、图7C及图7D说明根据本公开的一些实施例的制造半导体装置封装的方法。
参考图7A，提供包含多个多层衬底(例如，衬底20)的衬底条带70。如图7中所展示，对准标记可安置于对应于每一行及每一列衬底的位置处。在其它实施例中，对准标记可经选择性地安置(例如，在衬底条带70的四个拐角或边缘处)。在一些实施例中，衬底条带70的每一衬底还可包含对准标记。因此，较易于确定衬底的哪一列或哪一行包含移位、偏差或漂移。另外，如果确定衬底的一列或一行包含移位、偏差或漂移，那么较易于确定衬底的所述列或所述行中的哪一衬底包含移位、偏差或漂移。
参考图7B，电子组件71(例如，裸片或芯片)结合到所述衬底中的每一个。
参考图7C，封装体72形成于衬底条带70上以覆盖或囊封电子组件71。在一些实施例中，封装体72可通过例如转移模制、压缩模制或任何其它模制技术形成。
参考图7D，可执行单体化以分离出个别半导体封装装置。即，贯穿封装体72及包含多个多层衬底(例如，衬底20)的衬底条带70执行单体化。举例来说，可通过使用划片机、激光或其它恰当的切割技术执行单体化。
图8说明根据本公开的一些实施例的半导体装置封装8。半导体装置封装8包含衬底80、电子组件81a、81b，封装体82及电接点83。在一些实施例中，半导体装置封装8可使用图7A、图7B、图7C及图7D中所展示的操作或任何其它适当制造工艺形成。
在一些实施例中，衬底80为多层衬底。举例来说，衬底80可为或可包含图1A、图1B、图2、图3A、图3B、图4A、图4B、图5、图6A及图6B中的任一个中所说明的衬底10或20。衬底80具有表面801及与表面801相对的表面802。
电气组件81a及81b安置在衬底80的顶面801上。电气组件81a可为主动组件，例如集成电路(IC)芯片或裸片。电气组件81b可为被动电气组件，例如电容器、电阻器或电感器。每一电气组件81a及81b可电连接到另一电气组件81a及81b中的一或多个及/或电连接到衬底80(例如，电连接到RDL)，且电气连接可借助于倒装芯片或导线接合技术获得。
封装体82安置在衬底80的表面801上并囊封衬底80的表面801及电气组件81a及81b的一部分。在一些实施例中，封装体82包含具有分散其中的填充剂的环氧树脂。
电接点83(例如，焊球)安置在衬底80的表面802上且可在半导体装置封装8与外部组件(例如，外部电路或电路板)之间提供电气连接。在一些实施例中，电接点83包含控制崩溃芯片连接(C4)凸块、球状栅格阵列(BGA)或平台栅格阵列(LGA)。
在一些实施例中，半导体装置封装8可通过包含以下各项的工艺形成：(i)提供衬底80；(ii)将电子组件81a及81b安置在衬底80的表面801上；(iii)在衬底80的表面801上形成封装体82以覆盖电子组件81a及81b；及(iv)在衬底80的表面802上形成电子组件83。
如本文中所使用，术语“大体上”、“实质的”、“大约”及“约”用以表示及考虑小的变化。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％的变化范围。作为另一实例，膜或层的厚度“大体上均匀”可指膜或层的平均厚度的小于或等于±10％的标准偏差，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％的标准偏差。术语“大体上共面”可指沿着同一平面处于微米内的两个表面，例如沿着同一平面处于40μm内、30μm内、20μm内、10μm内或1μm内。如果两个表面或组件之间的角度为(例如)90°±10°(例如±5°、±4°、±3°、±2°、±1°、±0.5°、±0.1°或±0.05°)，那么两个表面或组件可视为“大体上垂直”。当结合事件或情形使用时，术语“大体上”、“实质的”、“大约”及“约”可指事件或情形精确发生的情况以及事件或情形近似发生的情况。
除非上下文另外明确规定，否则如本文中所用，单数术语“一”及“所述”可包含多个指示物。在对一些实施例的描述中，设置“在”另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的状况以及一或多个介入组件位于前一组件与后一组件之间的状况。
如本文中所使用，术语“导电(conductive)”、“导电性(electricallyconductive)”及“导电率”指代输送电流的能力。导电材料通常指示展现对于电流流动的极小或零阻力的那些材料。导电率的一个量度为西门子/米(S/m)。通常，导电材料是具有大于约104S/m(例如至少105S/m或至少106S/m)的导电率的一种材料。材料的导电率有时可随温度而变化。除非另外规定，否则材料的导电率在室温下测量。
另外，有时在本文中按范围格式呈现量、比率及其它数值。可理解，此类范围格式用于便利及简洁起见，且应灵活地理解为不仅包含明确地指定为范围限制的数值，而且还包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
尽管已参考本公开的具体实施例描述并说明本公开，但此些描述及说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不会脱离如由所附权利要求书所界定的本公开的真实精神及范围。说明可能未必按比例绘制。由于在制造工艺中的变量等等，在本公开中的工艺再现与实际设备之间可存在区别。可存在并未具体说明的本公开的其它实施例。说明书及图式应被视为说明性，而非限制性。可作出修改，以使特定情形、材料、物质组成、方法或工艺适应于本公开的目标、精神及范围。所有此类修改打算在此随附的权利要求书的范围内。虽然已参考按特定次序执行的特定操作来描述本文中所公开的方法，但可理解，在不脱离本公开的教示的情况下，可组合、再细分或重新定序此些操作以形成等效方法。因此，除非在本文中具体指示，否则操作的次序及分组并非对本公开的限制。

Claims (21)

1.一种封装衬底，其包括：
第一介电层；
第一图案化导电层，其安置在所述第一介电层上；及
第一组对准标记，其安置在所述第一介电层上且邻近所述第一介电层的第一边缘，所述第一组对准标记包含多个对准标记，
其中所述第一组对准标记中的所述对准标记与所述第一边缘之间的距离彼此不同。
2.根据权利要求1所述的封装衬底，其进一步包括：
第二介电层，其安置在所述第一介电层上且覆盖所述第一图案化导电层；
第二图案化导电层，其安置在所述第二介电层上；及
第二组对准标记，其安置在所述第二介电层上且邻近所述第二介电层的边缘，所述第二组对准标记包含多个对准标记，
其中所述第二组对准标记中的所述对准标记与所述第二介电层的所述边缘之间的距离彼此不同。
3.根据权利要求2所述的封装衬底，其中所述第一组对准标记与所述第二组对准标记大体上对准。
4.根据权利要求2所述的封装衬底，其中从所述第一介电层暴露的所述第一组对准标记中的所述对准标记的数目与从所述第二介电层暴露的所述第二组对准标记中的所述对准标记的数目相同。
5.根据权利要求1所述的封装衬底，其中所述第一介电层具有中心部分及邻近所述第一介电层的所述第一边缘的第二边缘，且所述第一组对准标记中的所述对准标记的长度在从所述第一介电层的所述第二边缘朝向所述第一介电层的所述中心部分的方向上逐渐增加。
6.一种用于制造半导体装置封装的方法，其包括：
(a)提供衬底，所述衬底具有第一介电层、安置在所述第一介电层上的第一图案化导电层及安置在所述第一介电层上且邻近所述第一介电层的第一边缘的第一组对准标记，所述第一组对准标记包含多个对准标记，其中所述第一组对准标记中的所述对准标记的长度彼此不同；
(b)将电子组件安置在所述衬底上；及
(c)在所述衬底上形成封装体以覆盖所述电子组件。
7.根据权利要求6所述的方法，其中所述第一组对准标记中的至少一个对准标记从所述第一介电层的侧面暴露。
8.根据权利要求7所述的封装衬底，其中所述衬底进一步包括：
第二介电层，其安置在所述第一介电层上且覆盖所述第一图案化导电层；
第二图案化导电层，其安置在所述第二介电层上；及
第二组对准标记，其安置在所述第二介电层上且邻近所述第二介电层的第一边缘，所述第二组对准标记包含多个对准标记，
其中所述第二组对准标记中的所述对准标记的长度彼此不同。
9.根据权利要求8所述的方法，其中所述第一组对准标记与所述第二组对准标记大体上对准。
10.根据权利要求9所述的方法，其中从所述第一介电层暴露的所述第一组对准标记中的所述对准标记的数目与从所述第二介电层暴露的所述第二组对准标记中的所述对准标记的数目相同。
11.根据权利要求6所述的方法，其中所述第一介电层具有中心部分及邻近所述第一介电层的所述第一边缘的第二边缘，且所述第一组对准标记中的所述对准标记的所述长度在从所述第一介电层的所述第二边缘朝向所述第一介电层的所述中心部分的方向上逐渐增加。
12.根据权利要求6所述的方法，其中所述第一组对准标记中的两个邻近对准标记的所述长度的差大体上等于所述第一组对准标记中的任何其它两个邻近对准标记的所述长度的差。
13.根据权利要求6所述的方法，操作(a)进一步包括：
提供包含所述衬底的衬底条带，
其中所述衬底包含侧轨及芯片结合区域，且
所述第一组对准标记安置在所述衬底的所述侧轨上。
14.一种用于制造半导体装置封装的方法，其包括：
(a)提供衬底，所述衬底具有第一介电层、安置在所述第一介电层上的第一图案化导电层及安置在所述第一介电层上且邻近所述第一介电层的第一边缘的第一组对准标记，所述第一组对准标记包含多个对准标记，其中所述第一组对准标记中的所述对准标记与所述第一边缘之间的距离彼此不同；
(b)将电子组件安置在所述衬底上；及
(c)在所述衬底上形成封装体以覆盖所述电子组件。
15.根据权利要求14所述的方法，其中所述第一组对准标记中的至少一个对准标记从所述第一介电层的侧面暴露。
16.根据权利要求15所述的封装衬底，其中所述衬底进一步包括：
第二介电层，其安置在所述第一介电层上且覆盖所述第一图案化导电层；
第二图案化导电层，其安置在所述第二介电层上；及
第二组对准标记，其安置在所述第二介电层上且邻近所述第二介电层的第一边缘，所述第二组对准标记包含多个对准标记，
其中所述第二组对准标记中的所述对准标记的长度彼此不同。
17.根据权利要求16所述的方法，其中所述第一组对准标记与所述第二组对准标记大体上对准。
18.根据权利要求17所述的方法，其中从所述第一介电层暴露的所述第一组对准标记中的所述对准标记的数目与从所述第二介电层暴露的所述第二组对准标记中的所述对准标记的数目相同。
19.根据权利要求14所述的方法，其中所述第一介电层具有中心部分及邻近所述第一介电层的所述第一边缘的第二边缘，且所述第一组对准标记中的所述对准标记的所述长度在从所述第一介电层的所述第二边缘朝向所述第一介电层的所述中心部分的方向上逐渐增加。
20.根据权利要求14所述的方法，其中所述第一组对准标记中的两个邻近对准标记的所述长度的差大体上等于所述第一组对准标记中的任何其它两个邻近对准标记的所述长度的差。
21.根据权利要求14所述的方法，操作(a)进一步包括：
提供包含所述衬底的衬底条带，其中
所述衬底包含侧轨及芯片结合区域，且
所述第一组对准标记安置在所述衬底的所述侧轨上。
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