CN111052243B - 用于刷新存储器的设备及方法 - Google Patents

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Abstract

本发明描述用于执行行锤刷新的设备。实例设备包含：存储体，所述存储体中的每一存储体包含存储行地址的锁存器；及基于时间的取样电路。所述基于时间的取样电路包含：取样时序生成器，其提供取样行地址的时序信号；及存储体取样电路，其中所述存储体取样电路中的每一存储体取样电路包含在所述存储体中的对应存储体中且响应于取样所述行地址的所述时序信号而将取样信号提供给所述对应存储体中的所述锁存器；及间隔测量电路，其接收振荡信号，基于所述振荡信号的循环测量行锤刷新执行的间隔，且进一步将用于调整挪用率的挪用率时序信号提供给所述取样时序生成器。

Description

用于刷新存储器的设备及方法
背景技术
高数据可靠性、高存储器存取速度及减小的芯片尺寸是半导体存储器所要求的特征。
动态随机存取存储器(DRAM)(其是典型的半导体存储器装置)通过单元电容器中积累的电荷来存储信息，且因此除非周期性地实行刷新操作，否则信息会丢失。因此，从控制装置周期性地发出指示刷新操作的刷新命令，所述控制装置控制DRAM。在1个刷新循环的周期(例如，64毫秒)内必定刷新所有字线一次的频率下从控制装置发出刷新命令。另外，周期性地挪用刷新命令作为行锤刷新(Rhr)，所述行锤刷新维持由行锤攻击引起的受害者的行地址的数据保留。
然而，常规静态行锤刷新率控制无法防止由于可能由于各种原因而在各种时序下发生的行锤效应所致的位错误且可能期望动态行锤刷新率控制。
发明内容
本文中揭示用于执行行锤刷新的设备。根据本发明的实施例的实例设备可包含：行锤控制电路、锁存器电路、第一计数器电路及第二计数器电路。所述行锤控制电路经配置以按可变间隔提供处于有效状态的行锤控制信号。所述行锤控制信号包含第一有效状态、第二有效状态及第三有效状态。所述第二有效状态介于所述第一有效状态与所述第三有效状态之间。所述第一有效状态、所述第二有效状态及所述第三有效状态中的每一者经配置以引起行锤刷新操作。所述锁存器电路经配置以暂时存储执行所述行锤刷新操作所在的行地址。所述第一计数器电路经配置以将时钟信号的脉冲数计数为从所述行锤控制信号的所述第一有效状态到所述第二有效状态的第一计数且进一步经配置以提供所述第一计数。所述第二计数器电路经配置以开始至少部分地响应于所述行锤控制信号的所述第三有效状态而将所述时钟信号的脉冲数计数为第二计数且进一步经配置以当所述第二计数等于或大于零且小于所述第一计数值时断言时序信号。所述锁存器电路经配置以至少部分地响应于所述时序信号而更新所述行地址。
根据本发明的实施例的另一实例设备可包含：多个存储体，其中所述多个存储体中的每一存储体与可存储用于行锤刷新的行地址的锁存器相关联；及基于时间的取样电路。所述基于时间的取样电路可包含：取样时序生成器，其可提供取样行地址的时序信号；多个存储体取样电路；及间隔测量电路，其可接收振荡信号，基于所述振荡信号的循环测量行锤刷新执行的间隔，且进一步将用于调整挪用率的挪用率时序信号提供给所述取样时序生成器。所述多个存储体取样电路中的每一存储体取样电路与所述多个存储体中的对应存储体相关联且每一存储体取样电路可响应于取样所述行地址的所述时序信号而将取样信号提供给所述对应存储体的所述锁存器。所述取样时序生成器可进一步至少部分地响应于所述挪用率时序信号而提供取样所述行地址的所述时序信号。所述对应存储体的所述锁存器可至少部分地响应于取样所述行地址的所述时序信号而存储所述行地址。
根据本发明的实施例的另一实例设备可包含：基于命令的取样电路，其可响应于基于命令的脉冲信号而提供基于命令的取样信号；基于时间的取样电路，其可响应于所述基于命令的脉冲信号及基于时间的脉冲信号而提供基于时间的取样信号；及混频器电路，其可响应于开关信号而提供所述基于时间的取样信号或所述基于命令的取样信号。所述基于时间的脉冲信号可基于用于调整挪用率的挪用率时序信号。
附图说明
图1是根据本发明的实施例的包含取样电路及基于时间的取样电路的半导体装置的框图。
图2A是根据本发明的实施例的包含取样时序生成器电路及间隔测量电路的基于时间的取样电路的示意图。
图2B是根据本发明的实施例的基于时间的取样电路中的行锤刷新(Rhr)信号生成器的电路图。
图3是根据本发明的实施例的图2A中的间隔测量块中的计数器的框图。
图4是根据本发明的实施例的图2A中的arm样本生成器中的比较器的框图。
图5是根据本发明的实施例的图2A中的arm样本生成器中的取样单元的电路图。
图6是根据本发明的实施例的图1中的每一存储体中的取样电路的电路图。
图7是根据本发明的实施例的包含取样时序生成器电路及间隔测量电路的基于时间的取样电路的示意图。
图8是根据本发明的实施例的混合取样电路的示意图。
图9是根据本发明的实施例的混合取样电路的示意图。
图10是根据本发明的实施例的混合取样电路的示意图。
图11是根据本发明的实施例的混合取样电路的示意图。
图12是根据本发明的实施例的线性反馈移位寄存器(LFSR)计算电路的伪随机数生成器电路的电路图。
具体实施方式
下文将参考附图详细说明本发明的各种实施例。以下详细描述参考以绘示方式展示其中可实践本发明的特定方面及实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不脱离本发明的范围的情况下进行结构、逻辑及电改变。本文中所揭示的各种实施例未必互斥，因为一些所揭示实施例可与一或多个其它所揭示实施例组合以形成新实施例。
图1是根据本发明的实施例的包含基于时间的取样电路11的半导体装置10的框图。半导体装置10可为例如集成到单个半导体芯片中的LPDDR4 SDRAM。半导体装置10可包含多个存储体15、外围电路18。基于时间的取样电路11可包含：基于时间的共同取样电路11a，其由多个存储体15共享；及存储体取样电路11b，其包含提供在多个存储体15中的每一存储体中的每存储体的取样电路16。例如，外围电路18可为可接收及发射时钟信号、命令信号、地址信号及数据信号等的DRAM接口。
基于时间的共同取样电路11a可包含取样时序生成器电路12及RHR状态控制电路13。例如，可为多个存储体15或为多个存储体15(例如，存储体0、…存储体7)中的每一存储体提供取样时序生成器电路12。例如，RHR状态控制电路13可从外围电路18接收RXCNT信号。例如，可在每一刷新操作结束时提供RXCNT信号。RHR状态控制电路13可响应于RXCNT信号处于有效状态而进行计数，且可提供指令信号StealSlot来执行行锤刷新(RHR)代替正常刷新。取样时序生成器电路12可从RHR状态控制电路13接收指令信号StealSlot且可进一步从用于自刷新的振荡器块14接收分频RHR振荡信号(RhrOsc)。取样时序生成器电路12可按随机时序将取样触发信号(ArmSample)提供给多个存储体15(例如，存储体0、…存储体7)中的每一存储体的取样电路16。可通过ArmSample信号的激活频率及RHR执行的间隔(例如，每次提供自动刷新命令时)与分频RHR振荡信号(RhrOsc)的间隔(例如，循环)之间的差的随机化来随机化ArmSample信号。例如，基于时间的共同取样电路11a可进一步包含间隔测量电路17。间隔测量电路17可基于经接收的分频RHR振荡信号(RhrOsc)的间隔动态地测量RHR执行的间隔(例如，每次提供自动刷新命令时)，且可进一步生成及提供指示StealSlot的时序的四位挪用率时序信号(“Y<3:0>”)以便调整或优化在正常刷新之后执行RHR的挪用率。
响应于ArmSample信号，取样电路16可提供取样信号(Sample1)。多个存储体15(例如，存储体0、…存储体7)中的每一存储体的锁存器19(例如，锁存器、触发器等)可响应于取样信号(Sample1)而捕获(例如，锁存)列(X)地址，可计算列地址的相邻地址且提供所述相邻地址作为RHR刷新地址。例如，取样电路16可在RHR执行的间隔中提供取样信号(Sample1)多次且每次都可覆写经捕获地址，且最近捕获的地址的相邻地址变为有效地址，其最终应用于RHR刷新地址且作为地址提供给外围电路18，外围电路18处置时钟信号、命令信号、地址信号及数据信号。
图2A是根据本发明的实施例的可包含间隔测量电路26及取样时序生成器电路27的基于时间的取样电路20的示意图。例如，基于时间的取样电路20可为图1中的基于时间的取样电路11。例如，间隔测量电路26可为图1中的间隔测量电路17。例如，取样时序生成器电路27可为图1中的取样时序生成器电路12。
间隔测量电路26可使用接收为计数循环的分频RHR振荡信号(RhrOsc)的间隔动态地测量RHR执行的间隔(例如，每次提供自动刷新命令时)，且可进一步生成及提供四位计数器电路周期作为指示StealSlot的时序的“Y<3:0>”信号以便检测或捕获在正常刷新之后执行RHR的挪用率。间隔测量电路26可包含P计数器单元261。P计数器单元261可包含可响应于分频RHR振荡信号(RhrOsc)而以递增方式连续地从0对整数进行计数的P计数器262，且P计数器262可提供计数信号。可响应于从刷新信号Rfsh及指令信号StealSlot生成的RHR指令信号Rhr而复位P计数器262。P计数器单元261还可包含锁存器265及逻辑电路264。锁存器265可从取样时序生成器电路27接收匹配信号(稍后详细描述)，通过RHR指令信号Rhr的反相来锁存匹配信号且提供中间匹配信号match2。逻辑电路264可为NAND电路，其可接收中间匹配信号match2及RHR指令信号Rhr且将触发信号Rhr2f提供给锁存器263。锁存器263可从P计数器262接收计数信号，使用触发信号Rhr2f锁存计数信号且将Y<3:0>信号提供给取样时序生成器电路27。
取样时序生成器电路27可包含可接收Y<3:0>信号、分频RHR振荡信号(RhrOsc)及RHR指令信号Rhr的N计数器单元271。例如，如果Y<3:0>信号表示整数N(例如，“5”)，那么N计数器单元271中的N计数器275可响应于分频RHR振荡信号(RhrOsc)而以直到由Y<3:0>信号表示的整数N(例如，“5”)的递增方式连续地对从0到(N-1)(例如，“4”)的整数(例如0、1、2…、N-1)进行计数，且N计数器275可提供计数信号。当所述整数与整数N(例如，“5”)匹配时，可响应于复位信号而复位N计数器275。例如，比较器274可为逻辑互斥NOR电路，其可接收计数信号及Y<3:0>信号且可进一步提供复位信号。RHR指令信号Rhr可与分频RHR振荡信号(RhrOsc)异步地分开提供给锁存器电路276。锁存器电路276可响应于RHR指令信号Rhr而锁存计数信号(例如，“3”)且可进一步将经锁存计数信号作为锁存信号X<3:0>(例如，指示“3”)提供给M计数器单元272。在M计数器单元272中，M计数器278可开始响应于中间分频RHR振荡信号(RhrOsc2)而以递增方式计数到整数M(例如，“3”)，逻辑电路277可响应于分频RHR振荡信号(RhrOsc)而提供所述中间分频RHR振荡信号(RhrOsc2)。M计数器278可将计数提供给比较器279。例如，比较器279可为逻辑互斥NOR电路。比较器279可比较来自M计数器278的计数与来自N计数器单元271的锁存信号X<3:0>(例如，“3”)。如果M计数器278的计数与锁存信号X<3:0>匹配，那么比较器279可提供匹配信号，所述匹配信号可控制逻辑电路277以停止将RhrOsc2信号提供给M计数器278及取样单元273中的混频器280。例如，逻辑电路277可为NAND电路，其可接收匹配信号及分频RHR振荡信号(RhrOsc)的反相且可进一步提供中间分频RHR振荡信号(RhrOsc2)。例如，混频器280可从比较器274接收复位信号。混频器280还可接收中间分频RHR振荡信号(RhrOsc2)及RHR指令信号Rhr，且在M计数器278的计数(例如，0、1、2)低于锁存信号X<3:0>(例如“3”)时提供中间分频RHR振荡信号(RhrOsc2)作为取样触发信号(ArmSample)，直到M计数器278的计数与锁存信号X<3:0>匹配。锁存器电路19可在每次响应于取样触发信号(ArmSample)时更新行地址，且最终更新的行地址用于Rhr操作。可随机地确定锁存信号X<3:0>的值，因此锁存间隔可变得随机。
图2B是根据本发明的实施例的基于时间的取样电路20中的行锤刷新(Rhr)信号生成器的电路图。例如，行锤刷新(Rhr)信号生成器可为AND电路，其可基于用于发信号指示刷新操作的Rfsh信号及指令信号StealSlot提供RHR指令信号Rhr。例如，当将挪用率(RHR执行的间隔)设置为1/8(每隔八个刷新操作执行RHR)(如由StealSlot信号所指示)时，可每隔Rfsh信号的八个脉冲提供单稳Rhr信号。
图3是根据本发明的实施例的图2A中的间隔测量块中的计数器30的框图。例如，计数器30可为P计数器单元261的部分。例如，计数器30可包含可为图2A的P计数器262的P计数器31。P计数器31可包含呈级联连接耦合的四个触发器(FF)电路32a、32b、32c及32d。触发器电路32a可从振荡器(例如，振荡器块14)接收用于自刷新的分频RHR振荡信号(RhrOsc)且可进一步将输出信号提供给触发器电路32b及锁存器33a。触发器电路32b可从触发器电路32a接收输出信号且将输出信号提供给触发器电路32c及锁存器33b。触发器电路32c可从触发器电路32b接收输出信号且将输出信号提供给触发器电路32d及锁存器33c。触发器电路32d可从触发器信号32c接收输出信号且将输出信号提供给锁存器33d。可由RHR指令信号Rhr在每个RHR间隔复位触发器电路32a、32b、32c及32d。锁存器33a、33b、33c及33d可用作图2A中的锁存器263。锁存器33a、33b、33c及33d可使用触发信号Rhr2f锁存来自触发器电路32a、32b、32c及32d的对应输出信号，所述触发信号Rhr2f提供从RHR指令信号Rhr延迟的锁存时序。锁存器33a、33b、33c及33d可提供指示基于间隔测量可变的整数N的“Y<3:0>”信号。RHR指令信号Rhr的间隔可由N×tRhrOsc(tRhrOsc＝分频RHR振荡信号(RhrOsc)的周期)指示。例如，P计数器31及分频RHR振荡信号(RhrOsc)可具有以下关系：P计数器31能够对近似等于用于执行行锤刷新的实际间隔而非具有稍长周期的周期进行计数。
图4是根据本发明的实施例的图2A中的arm样本生成器中的比较器40的框图。例如，比较器40可为图2A中的比较器274，其可从N计数器275接收输出信号作为X<3:0>信号且可进一步从间隔测量电路26接收Y<3:0>信号。比较器40可包含互斥NOR门41a、41b及41c。互斥NOR门41a、41b及41c可接收X及Y信号的对应位的组合(例如分别是X<0>及Y<0>、X<1>及Y<1>以及X<2>及Y<2>)，且如果X及Y信号的对应位的组合指示相同值(例如，“0”及“0”、“1”及“1”)，那么可在有效状态下提供匹配信号<0>、<1>、<2>。如果X及Y信号的对应位的组合指示不同值，那么互斥NOR门41a、41b及41c可在无效状态下提供匹配信号<0>、<1>及<2>。
比较器40还可包含逻辑门42。逻辑门42可接收作为X及Y信号的最高有效位的X<3>及Y<3>信号的组合。当Y<3>信号是“0”时或当X<3>及Y<3>信号的对应位的组合指示相同值时，逻辑门42可在有效状态下提供匹配信号。比较器40还可包含加法器电路43，当X<0:2>及Y<0:2>信号的对应位的组合相同时以及如果X<3>及Y<3>信号也匹配或如果Y<3>是零(无论X及Y信号的最高有效位中的匹配状态如何)，加法器电路43可从互斥NOR门41a到41c及逻辑门42接收输出信号且可进一步提供响应于输出信号而有效的复位信号。
图5是根据本发明的实施例的图2A中的arm样本生成器中的取样单元50的电路图。例如，取样单元50可为图2A中的取样单元273。取样单元50可接收中间分频RHR振荡信号(RhrOsc2)(例如，来自逻辑电路277的RhrOsc2信号)、RHR指令信号Rhr及复位信号(例如，来自图2A中的比较器274的复位信号)。取样单元50可包含RhrOsc2脉冲电路51及RHR脉冲电路53。RhrOsc2脉冲电路51可在中间分频RHR振荡信号(RhrOsc2)的有效周期结束时(例如，在下降边缘)提供具有对应于RhrOsc2脉冲电路51中的延迟电路的脉冲宽度的脉冲信号。RHR脉冲电路53可在RHR指令信号Rhr的有效周期结束时(例如，在下降边缘)提供具有对应于RHR脉冲电路53中的延迟电路的脉冲宽度的脉冲信号。取样单元50还可包含复位分频器电路52。复位分频器电路52可包含2位计数器521，2位计数器521可每隔四个计数(且频率是四倍)提供两个有效信号作为输出信号。因此，复位分频器电路52中的可从2位计数器621接收两个有效输出信号的第一AND电路522可每隔四个计数提供有效输出信号。复位分频器电路52中的第二AND电路523可提供中间复位信号，所述中间复位信号可响应于有效复位信号及第一AND电路522的输出信号而有效，但也可每隔2位计数器521的四个计数而有效。因此，当RHR执行的间隔变长(例如，Y<3:0>增加到更大值)且图2A中的N计数器27仍保持对较早的更小数目N进行计数时，取样单元50可提供中间复位信号。取样单元50可包含逻辑电路54，逻辑电路54可从RHROsc2脉冲电路51、RHR脉冲电路53及复位分频器电路52接收输出信号。如果这些输出信号中的任一者是有效的，那么逻辑电路54可将低态有效信号(例如，为了有效而处于逻辑低电平)提供给锁存器电路55。例如，锁存器电路55可为触发器电路或设置-复位锁存器，可通过来自逻辑电路54的低态有效信号的输出信号或整个装置的上电信号(pwrupF)的反相来设置。因此，锁存器电路55可将取样触发信号(ArmSample)提供给取样电路(例如，图1中的取样电路16)。具有反相及延迟的取样触发信号(ArmSample)也可经提供给触发器电路55以复位锁存器电路55。
图6是根据本发明的实施例的图1中的每一存储体中的取样电路60的电路图。例如，取样电路60可为图1中的取样电路16。例如，取样电路可包含锁存器电路61及NAND电路62。例如，锁存器电路可为触发器，其可在时钟输入处从取样时序生成器电路12接收取样触发信号(ArmSample)且在数据输入处接收正电源电势(Vdd，逻辑高电平)，并将经锁存的ArmSample信号作为启用信号提供给NAND电路62。NAND电路62可接收对于多个存储体当中的一个存储体可为有效的ActPulse信号或PrePulse信号。如果与经接收的ActPulse信号或PrePulse信号相关的存储体是有效的，那么NAND电路62可在反相之后提供经锁存的ArmSample信号作为取样信号(Sample1)。锁存器电路61可通过NAND电路62的输出信号利用延迟的反相来复位。
图7是根据本发明的实施例的包含取样时序生成器电路及间隔测量电路的基于时间的取样电路的示意图。对应于图2A中包含的组件的组件的描述将不再重复且将描述与图2A的不同(包含多路复用器(mux)79)。N计数器单元771可包含接收指示有效命令的ActPulse信号及分频RHR振荡信号(RhrOsc)的多路复用器(mux)79。虽然匹配信号指示无效状态(尚未检测到匹配)，但是多路复用器79可提供比分频RHR振荡信号(RhrOsc)更频繁地接收的ActPulse信号以改善随机性，且一旦匹配信号处于有效状态(检测到匹配)，多路复用器79随即可提供分频RHR振荡信号(RhrOsc)。
可基于匹配信号或取样触发信号(ArmSample)而从基于时间的取样及命令(行动)为基的取样提供取样信号。图8是根据本发明的实施例的混合取样电路80的示意图。例如，混合取样电路80可包含基于时间的取样电路81、基于命令的取样电路82(例如，基于行动命令的基于行动的取样电路)及混频电路83。基于时间的取样电路81可为图1中的存储体取样电路11b，其响应于行动命令或预充电命令及取样触发信号(ArmSample)而接收ActPulse或PrePulse信号，且提供取样信号(Sample1)。基于行动的取样电路82可为接收基于命令的脉冲信号(例如ActPulse信号或PrePulse信号)及命令的行地址(XA)且提供取样信号(Sample2)的取样电路。混频电路83可包含多路复用器84及锁存器电路(例如，触发器)85。匹配信号可在用于执行行锤刷新的间隔内在随机化时序下处于有效状态一次。锁存器电路85可在时钟输入处接收匹配信号且可将匹配信号的反相作为开关信号SW提供给多路复用器84并且提供给锁存器电路85的数据输入节点以复位锁存器电路85。因此，多路复用器84可响应于开关信号SW而从基于时间的取样电路81提供取样信号(Sample1)或从基于行动的取样电路82提供取样信号(Sample2)。
图9是根据本发明的实施例的混合取样电路90的示意图。对应于图8中包含的组件的组件的描述将不再重复且将描述与图8的不同(包含概率调整电路96)。例如，基于时间的取样电路91及基于行动的取样电路92可分别接收PrePulse信号连同取样触发信号(ArmSample)及行地址信号XA。混合取样电路90可包含概率调整电路96，概率调整电路可从基于时间的取样电路91接收取样信号(Sample1)及接收ActPulse信号且可进一步提供经调整取样信号(Sample1D)。混频器电路93可从概率调整电路96接收经调整取样信号(Sample1D)代替取样信号(Sample1)。概率调整电路96可包含伪随机数生成器97、AND电路98及NAND电路99。伪随机数生成器97可提供表示随机数的多个位作为输出随机信号，所述输出随机信号无法响应于作为时钟输入的ActPulse信号始终匹配。AND电路98可接收输出随机信号作为输入信号且提供输出随机信号的AND运算结果。NAND电路96可接收结果及取样信号(Sample1)且可提供结果及取样信号(Sample1)的NAND运算结果。因此，经调整取样信号(Sample1D)可具有可能低于取样信号(Sample1)中的概率的经调整概率。因此，与基于基于时间的取样电路91的取样相比，基于基于行动的取样电路92的取样可被赋予更高优先级。
图10是根据本发明的实施例的混合取样电路100的示意图。对应于图8及9中包含的组件的组件的描述将不再重复且将描述与图8及9的不同(包含多个概率调整电路106及108)。例如，基于时间的取样电路101及基于行动的取样电路102可接收PrePulse信号连同取样触发信号(ArmSample)及行地址信号XA，且可分别进一步提供取样信号(Sample1)及(Sample2)。混合取样电路100可包含基于行动的概率调整电路106，基于行动的概率调整电路106可从基于时间的取样电路101接收取样信号(Sample1)且接收ActPulse信号且可进一步提供行动调整的基于时间的取样信号(Sample1D)。例如，基于行动的概率调整电路106可包含逻辑电路1061及滤波器电路1062。例如，逻辑电路1061可从锁存器电路107接收获取信号及响应于ActPulse信号而接收随机化信号且可进一步提供启用信号en1。如稍后所描述，获取信号响应于取样信号(Sample2)及RHR指令信号Rhr的状态。滤波器电路1062可为AND电路，其可接收启用信号en1及取样信号(Sample1)且可进一步提供行动调整的基于时间的取样信号(Sample1D)。
混合取样电路100还可包含基于时间的概率调整电路108。例如，基于时间的概率调整电路108可包含触发器(FF)1081及滤波器电路1082。触发器(FF)1081可接收匹配信号或ArmSample信号且可进一步至少部分地响应于来自锁存器电路107的获取信号及匹配信号或ArmSample信号而提供启用信号en2。滤波器电路1082可为AND电路，其可从基于行动的取样电路102接收启用信号en2及取样信号(Sample2)且可进一步提供时间经调整的基于行动的取样信号(Sample2D)，所述时间经调整的基于行动的取样信号(Sample2D)是当启用信号en2处于有效状态时的取样信号(Sample2)。
例如，锁存器电路107可为触发器，其可在时钟输入处从基于行动的取样电路102接收取样信号(Sample2)，在复位输入处接收RHR指令信号Rhr及在数据输入处接收正电源电势(Vdd，逻辑高电平)，且可将经锁存取样信号(Sample2)作为获取信号(其可由RHR指令信号Rhr复位)提供给基于行动的概率调整电路106及基于时间的概率调整电路108。响应于获取信号，基于行动的概率调整电路106中的滤波器电路1062可提供取样信号(Sample1)作为行动调整的基于时间的取样信号(Sample1D)，直到反映为获取信号的经锁存取样信号(Sample2)变为有效且一旦获取信号变为有效，滤波器电路1062随即可停止提供取样信号(Sample1)。因此，可抑制在RHR执行的间隔内的取样。
混频器电路103可接收行动调整的基于时间的取样信号(Sample1D)及时间经调整的基于行动的取样信号(Sample2D)，且可进一步提供取样信号(Sample)。
图11是根据本发明的实施例的混合取样电路110的示意图。混合取样电路110可包含随机数生成器111、随机取样器112、RHR状态控制电路113、移位寄存器114、随机周期时钟生成器115及基于时间的随机取样器116。例如，状态控制电路113可接收StealRate信号及RXCNT信号，且可提供指令信号StealSlot来执行行锤刷新(RHR)代替正常刷新。随机数生成器111可接收指令信号StealSlot、刷新信号Rfsh及ActPulse信号，且可将随机化数DA<3:0>提供给随机取样器112及随机周期时钟生成器115。随机取样器112可包含互斥OR门电路416及AND门电路417。互斥OR门电路416可通过执行随机化数DA<3:0>及由移位寄存器114捕获的地址(例如，行地址XADD)的n位XA<n-1:0>的互斥OR运算来提供matchf信号。如果所有n位相互匹配，那么随机取样器112可提供可反相为匹配信号的matchf信号。AND门电路417可接收匹配信号及ActPulse信号或PrePulse信号，且可提供在随机化之后作为ActPulse的第一取样信号S1。
移位寄存器114可包含呈级联连接的n级的触发器电路FF#1到FF#n，其可锁存行地址XADD。换句话说，前一级的触发器电路的输出节点经连接到后一级的触发器电路的输入节点。触发器电路FF#1到FF#n可在其时钟节点处接收第一取样信号S1。当第一取样信号S1处于有效状态时，第一级的触发器电路FF#1可锁存当前行地址XADD，且触发器电路FF#1到FF#n-1可分别锁存由先前级锁存的行地址XADD并将行地址XADD移位到后续级的触发器电路FF#2到FF#n。可响应于第一取样信号S1的下一次激活而丢弃由最后一级的触发器电路FF#n锁存的行地址XADD。比较器电路XOR1到XORn可分别在其第一输入节点处从对应触发器电路FF#1到FF#n接收经锁存行地址XADD。比较器电路XOR1到XORn还可分别在其第二输入节点处接收当前行地址XADD。在当前行地址XADD与由触发器电路FF#1到FF#n锁存的任何行地址XADD匹配时，任何匹配触发器电路的对应比较器电路可在有效状态下提供信号(例如，指示匹配的逻辑低电平信号)，且NAND门电路43可在有效状态下提供匹配信号(例如，指示匹配的逻辑高电平信号)。AND门电路44可接收匹配信号及第一取样信号S1。当匹配信号及第一取样信号S1两者都处于有效状态(例如，指示匹配的逻辑高电平信号)时，AND门电路44可在有效状态下提供第二取样信号S2(例如，指示匹配的逻辑高电平信号)。更具体来说，如果当激活第一取样信号S1时行地址XADD与存储在触发器电路FF#1到FF#n中的任何过去锁存的行地址XADD匹配，那么可激活第二取样信号S2。换句话说，可间歇地监测对字线WL的存取，且如果在预定时间段内捕获对相同字线WL的存取两次或更多次，那么可激活第二取样信号S2。
图12是根据本发明的实施例的线性反馈移位寄存器(LFSR)计算电路121的伪随机数生成器电路的电路图。线性反馈移位寄存器(LFSR)计算电路121可为用于随机化的多位LFSR，可经耦合到计数器120，计数器120可接收刷新信号Rfsh作为脉冲信号且可提供5位计数信号CNT<4:0>。线性反馈移位寄存器(LFSR)计算电路121可包含多个(例如，五个)触发器电路122a到122e，其可在时钟节点CLK及CLKf处接收ActPulse信号作为ck2及其互补信号ck2f，且在复位节点处接收上电信号(pwrupF)的反相。线性反馈移位寄存器(LFSR)计算电路121可进一步包含可耦合到多个对应触发器电路122a到122e的多个(例如，五个)互斥OR电路123a到123e。触发器电路122a可接收互斥OR电路123e的输出信号DAi<0>的反相且将DA<4>信号提供给互斥OR电路123a。互斥OR电路123a可从触发器电路122a接收DA<4>信号及从计数器120接收CNT<3>信号且可进一步提供输出信号DAi<4>。触发器电路122b可接收互斥OR电路123a的输出信号DAi<4>且将DA<3>信号提供给互斥OR电路123b。互斥OR电路123b可从触发器电路122b接收DA<3>信号及从计数器120接收CNT<2>信号且可进一步提供DAi<3>信号。触发器电路122c可接收互斥OR电路123b的输出信号DAi<3>且将DA<2>信号提供给互斥OR电路123c及123e。互斥OR电路123c可从触发器电路122c接收DA<2>信号及从计数器120接收CNT<1>信号且可进一步提供DAi<2>信号。触发器电路122d可接收互斥OR电路123c的输出信号DAi<2>且将DA<1>信号提供给互斥OR电路123d。互斥OR电路123d可从触发器电路122d接收DA<1>信号及从计数器120接收CNT<0>信号且可进一步提供DAi<1>信号。触发器电路122e可接收互斥OR电路123d的输出信号DAi<1>且将DA<0>信号提供给互斥OR电路123e。互斥OR电路123e可从触发器电路122e接收DA<0>信号及从触发器电路122c接收DA<2>信号且可进一步将DAi<0>信号提供给触发器电路122a。线性反馈移位寄存器(LFSR)计算电路121的上述结构配置仅仅是实例，且可使用任何随机化电路取代线性反馈移位寄存器(LFSR)计算电路121。
上述实施例中所使用的信号的逻辑电平、晶体管的类型、数据输入电路的类型仅仅是实例。然而，在其它实施例中，可在不脱离本发明的范围的情况下使用不同于本发明中具体描述的信号的逻辑电平、晶体管的类型、数据输入电路的类型的信号的逻辑电平、晶体管的类型、数据输入电路的类型。
尽管已在某些优选实施例及实例的背景下描述本发明，但是所属领域的技术人员将理解，本发明超出具体揭示的实施例延伸到本发明的其它替代实施例及/或用途以及其明显修改及等效物。另外，基于本发明，在本发明的范围内的其它修改对于所属领域的技术人员来说将容易显而易见。还可预期，可制作所述实施例的特定特征及方面的各种组合或子组合且所述组合或子组合仍落入本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替换以便形成所揭示发明的变化模式。因此，本文中所揭示的本发明的至少部分的范围不应受上述特定的所揭示实施例限制。

Claims (20)

1.一种半导体设备，其包括：
行锤控制电路，其经配置以按可变间隔提供处于有效状态的行锤控制信号，所述行锤控制信号包含第一有效状态、第二有效状态及第三有效状态，所述第二有效状态介于所述第一有效状态与所述第三有效状态之间，所述第一有效状态、所述第二有效状态及所述第三有效状态中的每一者经配置以引起行锤刷新操作；
锁存器电路，其经配置以暂时存储执行所述行锤刷新操作所在的行地址；
第一计数器电路，其经配置以将时钟信号的脉冲的数目计数为从所述行锤控制信号的所述第一有效状态到所述第二有效状态的第一计数且进一步经配置以提供所述第一计数；及
第二计数器电路，其经配置以开始至少部分地响应于所述行锤控制信号的所述第三有效状态而将所述时钟信号的脉冲的数目计数为第二计数且进一步经配置以当所述第二计数等于或大于零且小于所述第一计数时断言时序信号，
其中所述锁存器电路进一步经配置以至少部分地响应于所述时序信号而更新所述行地址。
2.根据权利要求1所述的半导体设备，其进一步包括振荡器电路，所述振荡器电路经配置以提供具有固定循环的所述时钟信号的所述脉冲。
3.根据权利要求2所述的半导体设备，其中所述振荡器电路经配置以在除自刷新操作以外的时间段内提供所述时钟信号的所述脉冲。
4.根据权利要求1所述的半导体设备，其中所述第二计数器电路包含：
第一逻辑电路，其经配置以将所述时钟信号的所述脉冲计数为第三计数，且进一步经配置以当所述第三计数变为所述第一计数时被复位；
第二逻辑电路，其经配置以响应于所述行锤控制信号的所述第三有效状态而锁存所述第一逻辑电路的所述第三计数；及
第三逻辑电路，其经配置以开始响应于所述行锤控制信号的所述第三有效状态而将所述时钟信号的所述脉冲计数为第四计数且进一步经配置以当所述第四计数变为锁存在所述第二逻辑电路中的所述第三计数时提供所述时序信号。
5.一种半导体设备，其包括：
多个存储体，其中所述多个存储体中的每一存储体与经配置以存储用于行锤刷新的行地址的锁存器相关联；及
基于时间的取样电路，其包含：
取样时序生成器，其经配置以提供取样行地址的时序信号；
多个存储体取样电路，其中所述多个存储体取样电路中的每一存储体取样电路与所述多个存储体中的对应存储体相关联，其中每一存储体取样电路经配置以响应于取样所述行地址的所述时序信号而将取样信号提供给所述对应存储体的所述锁存器；及
间隔测量电路，其经配置以接收振荡信号，经配置以基于所述振荡信号的循环测量行锤刷新执行的间隔，且进一步经配置以将用于调整挪用率的挪用率时序信号提供给所述取样时序生成器，
其中所述取样时序生成器进一步经配置以至少部分地响应于所述挪用率时序信号而提供取样所述行地址的所述时序信号，且
其中所述对应存储体的所述锁存器经配置以至少部分地响应于取样所述行地址的所述时序信号而存储所述行地址。
6.根据权利要求5所述的半导体设备，其中所述间隔测量电路包括：
间隔计数器，其经配置以至少部分地响应于行锤刷新RHR执行信号及所述振荡信号而提供行锤刷新执行的间隔的间隔计数；及
间隔锁存器，其经配置以响应于来自所述取样时序生成器的匹配信号而将所述间隔计数提供给所述取样时序生成器。
7.根据权利要求6所述的半导体设备，其中所述间隔计数器包含：
多个触发器电路，其呈级联连接耦合且经配置以响应于所述行锤刷新RHR执行信号而锁存所述振荡信号；及
多个计数器锁存器，其经配置以至少部分地响应于所述行锤刷新RHR执行信号及所述匹配信号而对应地锁存所述多个触发器电路的输出信号。
8.根据权利要求6所述的半导体设备，其中所述取样时序生成器包括：
第一计数器，其经配置以至少部分地响应于所述振荡信号及所述行锤刷新RHR执行信号而从所述间隔锁存器计数所述行锤刷新执行间隔的所述间隔计数且进一步经配置以提供第一计数；及
第二计数器，其经配置以在第一行锤执行之后部分地响应于所述振荡信号及所述行锤刷新RHR执行信号而立即从所述第一行锤执行计数到第二行锤执行且进一步经配置以提供第二计数；
第一比较器，其经配置以在所述第一计数及所述第二计数匹配的情况下在有效状态下提供所述匹配信号；
第二比较器，其经配置以在所述第一计数及所述间隔计数匹配的情况下在有效状态下提供复位信号；及
取样单元，其经配置以提供取样所述行地址的所述时序信号，
其中所述取样单元经配置以响应于所述复位信号而复位且进一步经配置以在所述匹配信号处于无效状态的情况下接收所述振荡信号。
9.根据权利要求8所述的半导体设备，其中所述第一计数器经配置以响应于所述复位信号而复位，且
其中所述第二计数器经配置以在所述匹配信号处于所述无效状态的情况下响应于所述振荡信号而进行计数。
10.根据权利要求8所述的半导体设备，其中所述第一计数器经配置以在所述匹配信号处于所述无效状态时接收有效命令。
11.根据权利要求8所述的半导体设备，其中所述第一比较器及所述第二比较器是互斥OR电路。
12.根据权利要求8所述的半导体设备，其中所述取样单元包含：
振荡脉冲电路，其经配置以在所述匹配信号处于所述无效状态的情况下响应于所述振荡信号而提供振荡脉冲信号；
复位分频器电路，其经配置以响应于所述复位信号而提供分频复位信号；
行锤刷新RHR脉冲电路，其经配置以在所述匹配信号处于所述无效状态的情况下响应于所述行锤刷新RHR执行信号而提供RHR脉冲信号；及
锁存器电路，其经配置以响应于所述振荡脉冲信号、所述RHR脉冲信号及所述分频复位信号而提供取样所述行地址的所述时序信号。
13.根据权利要求5所述的半导体设备，其中所述多个存储体取样电路中的每一存储体取样电路包含锁存器电路及NAND电路，
其中所述锁存器电路经配置以响应于取样行地址的所述时序信号及正电源电势而提供启用信号；且
其中所述NAND电路经配置以响应于所述启用信号而提供基于命令的脉冲信号。
14.一种半导体设备，其包括：
基于命令的取样电路，其经配置以响应于基于命令的脉冲信号而提供基于命令的取样信号；
基于时间的取样电路，其经配置以响应于所述基于命令的脉冲信号及基于时间的脉冲信号而提供基于时间的取样信号；及
混频器电路，其经配置以响应于开关信号而提供所述基于时间的取样信号或所述基于命令的取样信号，
其中所述基于时间的脉冲信号是基于用于调整挪用率的挪用率时序信号。
15.根据权利要求14所述的半导体设备，其进一步包括：
取样时序生成器，其经配置以提供所述基于时间的脉冲信号；及
间隔测量电路，其经配置以接收振荡信号，经配置以基于所述振荡信号的循环测量行锤刷新执行的间隔，且进一步经配置以至少部分地响应于所述行锤刷新执行的经测量的所述间隔而提供所述挪用率时序信号。
16.根据权利要求14所述的半导体设备，其进一步包括基于命令的概率调整电路，所述基于命令的概率调整电路经配置以基于所述基于命令的脉冲信号随机地降低所述基于时间的取样信号中的有效状态的概率且进一步经配置以将经调整的基于时间的取样信号作为所述基于时间的取样信号提供给所述混频器电路。
17.根据权利要求16所述的半导体设备，其进一步包括基于时间的概率调整电路，所述基于时间的概率调整电路经配置以基于所述基于时间的脉冲信号降低所述基于命令的取样信号中的有效状态的概率且进一步经配置以将经调整的基于命令的取样信号作为所述基于命令的取样信号提供给所述混频器电路。
18.根据权利要求16所述的半导体设备，其中所述基于命令的概率调整电路包含伪随机数生成器，所述伪随机数生成器经配置以随机化所述基于命令的脉冲信号。
19.根据权利要求18所述的半导体设备，其中所述伪随机数生成器包括线性反馈移位寄存器LFSR计算电路。
20.根据权利要求15所述的半导体设备，其进一步包括：
随机数生成器，其经配置以基于所述基于命令的脉冲信号及行锤刷新执行信号提供随机化数；及
随机周期时钟生成器，其经配置以随机地调整所述振荡信号的循环且进一步经配置以提供经调整振荡信号，
其中所述基于命令的取样电路包含：
随机取样器，其经配置以使用随机化数随机化所述基于命令的脉冲信号且进一步经配置以提供中间取样信号；及
移位寄存器，其经配置以响应于所述中间取样信号而存储当前行地址及先前行地址且比较所述当前行地址与所述先前行地址，所述移位寄存器进一步经配置以在所述先前行地址中的至少一个行地址与所述当前行地址匹配的情况下提供匹配信号且提供基于时间的取样信号，
其中所述基于时间的取样电路包括基于时间的随机取样器，所述基于时间的随机取样器经配置以接收所述振荡信号、所述经调整振荡信号及所述行锤刷新执行信号且进一步经配置以提供所述基于时间的取样信号，且
其中所述随机周期时钟生成器经配置以基于所述随机化数随机地调整所述振荡信号的所述循环。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
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JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10672449B2 (en) 2017-10-20 2020-06-02 Micron Technology, Inc. Apparatus and methods for refreshing memory
US10170174B1 (en) 2017-10-27 2019-01-01 Micron Technology, Inc. Apparatus and methods for refreshing memory
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US10388363B1 (en) 2018-01-26 2019-08-20 Micron Technology, Inc. Apparatuses and methods for detecting a row hammer attack with a bandpass filter
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
KR102471414B1 (ko) * 2018-06-19 2022-11-29 에스케이하이닉스 주식회사 반도체 장치
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10572377B1 (en) 2018-09-19 2020-02-25 Micron Technology, Inc. Row hammer refresh for content addressable memory devices
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11049545B2 (en) 2019-04-23 2021-06-29 Micron Technology, Inc. Methods for adjusting row hammer refresh rates and related memory devices and systems
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11238916B2 (en) * 2019-12-31 2022-02-01 Winbond Electronics Corp. Method for refreshing a memory device, in which the victim row refresh operation is hidden in the normal refresh operation without affecting the time allocated for the normal refresh operation
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) * 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
KR20220135750A (ko) * 2021-03-31 2022-10-07 에스케이하이닉스 주식회사 메모리 및 메모리의 동작 방법
US11631448B1 (en) 2021-04-29 2023-04-18 Samsung Electronics Co., Ltd. Memory device performing refresh operation and method of operating the same
US11869570B2 (en) * 2021-08-09 2024-01-09 Changxin Memory Technologies, Inc. Refresh counter circuit, refresh counting method and semiconductor memory
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US20230114414A1 (en) * 2021-09-28 2023-04-13 Advanced Micro Devices, Inc. Method and apparatus for protecting memory devices via a synergic approach
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
KR20230083929A (ko) 2021-12-03 2023-06-12 에스케이하이닉스 주식회사 샘플링 회로를 포함하는 집적 회로 및 메모리 장치
CN117524275A (zh) * 2022-07-29 2024-02-06 长鑫存储技术有限公司 一种刷新控制方法、刷新控制电路和存储器
CN117912512A (zh) * 2022-10-12 2024-04-19 长鑫存储技术有限公司 控制电路
CN116072177B (zh) * 2023-03-14 2023-06-16 长鑫存储技术有限公司 一种存储器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1591696A (zh) * 2003-08-28 2005-03-09 株式会社瑞萨科技 半导体集成电路
CN1783338A (zh) * 2004-07-21 2006-06-07 三星电子株式会社 在自刷新模式下进行自动刷新的半导体存储器件
CN101026006A (zh) * 2005-11-19 2007-08-29 三星电子株式会社 等待时间控制电路及其方法和自动预充电控制电路及方法
CN101300641A (zh) * 2005-10-31 2008-11-05 莫塞德技术公司 用于自刷新存储器单元的动态随机存取存储器设备及方法
CN103377695A (zh) * 2012-04-24 2013-10-30 三星电子株式会社 存储系统、存储器件、存储控制器及操作其的方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5299159A (en) * 1992-06-29 1994-03-29 Texas Instruments Incorporated Serial register stage arranged for connection with a single bitline
US5943283A (en) 1997-12-05 1999-08-24 Invox Technology Address scrambling in a semiconductor memory
JP2004199842A (ja) 2002-12-20 2004-07-15 Nec Micro Systems Ltd 半導体記憶装置及びその制御方法
JP4478974B2 (ja) 2004-01-30 2010-06-09 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
KR100929155B1 (ko) 2007-01-25 2009-12-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 메모리 셀 억세스 방법
JP5343734B2 (ja) 2009-06-26 2013-11-13 富士通株式会社 半導体記憶装置
JP2011258259A (ja) 2010-06-07 2011-12-22 Elpida Memory Inc 半導体装置
JP5731179B2 (ja) 2010-06-21 2015-06-10 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5695895B2 (ja) 2010-12-16 2015-04-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2013004158A (ja) 2011-06-21 2013-01-07 Elpida Memory Inc 半導体記憶装置及びそのリフレッシュ制御方法
JP5742508B2 (ja) 2011-06-27 2015-07-01 富士通セミコンダクター株式会社 半導体メモリ、システムおよび半導体メモリの動作方法
JP5846664B2 (ja) 2011-12-28 2016-01-20 インテル・コーポレーション メモリ回路試験エンジン用の汎用アドレススクランブラ
KR20140002928A (ko) 2012-06-28 2014-01-09 에스케이하이닉스 주식회사 셀 어레이 및 이를 포함하는 메모리 장치
US8938573B2 (en) 2012-06-30 2015-01-20 Intel Corporation Row hammer condition monitoring
US9117544B2 (en) 2012-06-30 2015-08-25 Intel Corporation Row hammer refresh command
US9236110B2 (en) 2012-06-30 2016-01-12 Intel Corporation Row hammer refresh command
KR20140042546A (ko) 2012-09-28 2014-04-07 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
CN104488031B (zh) * 2012-10-22 2018-05-25 慧与发展有限责任合伙企业 响应于数据访问执行存储装置的刷新
US9032141B2 (en) 2012-11-30 2015-05-12 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
KR102133573B1 (ko) 2013-02-26 2020-07-21 삼성전자주식회사 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템
US9449671B2 (en) 2013-03-15 2016-09-20 Intel Corporation Techniques for probabilistic dynamic random access memory row repair
KR20150033950A (ko) 2013-09-25 2015-04-02 에스케이하이닉스 주식회사 어드레스 검출회로, 메모리 및 메모리 시스템
JP2015092423A (ja) 2013-11-08 2015-05-14 マイクロン テクノロジー， インク． 半導体装置
US10534686B2 (en) 2014-01-30 2020-01-14 Micron Technology, Inc. Apparatuses and methods for address detection
KR20150105054A (ko) 2014-03-07 2015-09-16 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160000626A (ko) 2014-06-25 2016-01-05 에스케이하이닉스 주식회사 메모리 장치
KR20160035444A (ko) * 2014-09-23 2016-03-31 에스케이하이닉스 주식회사 스마트 리프레쉬 장치
KR102315277B1 (ko) * 2014-11-03 2021-10-20 삼성전자 주식회사 리프레쉬 특성이 개선된 반도체 메모리 장치
WO2016083865A1 (zh) * 2014-11-25 2016-06-02 三星电子株式会社 基于概率信息检测半导体存储器的被最频繁存取的地址的方法
KR102250622B1 (ko) 2015-01-07 2021-05-11 삼성전자주식회사 메모리 장치의 동작 방법 및 이를 포함하는 메모리 시스템의 동작 방법
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
CN108885892B (zh) 2016-04-08 2022-05-10 超极存储器股份有限公司 半导体存储装置
US9911484B2 (en) 2016-06-29 2018-03-06 Micron Technology, Inc. Oscillator controlled random sampling method and circuit
KR20180075761A (ko) 2016-12-26 2018-07-05 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템, 및, 그의 리프레시 동작방법
KR20180102267A (ko) 2017-03-07 2018-09-17 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10672449B2 (en) 2017-10-20 2020-06-02 Micron Technology, Inc. Apparatus and methods for refreshing memory
US10170174B1 (en) 2017-10-27 2019-01-01 Micron Technology, Inc. Apparatus and methods for refreshing memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1591696A (zh) * 2003-08-28 2005-03-09 株式会社瑞萨科技 半导体集成电路
CN1783338A (zh) * 2004-07-21 2006-06-07 三星电子株式会社 在自刷新模式下进行自动刷新的半导体存储器件
CN101300641A (zh) * 2005-10-31 2008-11-05 莫塞德技术公司 用于自刷新存储器单元的动态随机存取存储器设备及方法
CN101026006A (zh) * 2005-11-19 2007-08-29 三星电子株式会社 等待时间控制电路及其方法和自动预充电控制电路及方法
CN103377695A (zh) * 2012-04-24 2013-10-30 三星电子株式会社 存储系统、存储器件、存储控制器及操作其的方法

Also Published As

Publication number Publication date
WO2019083884A1 (en) 2019-05-02
US10490252B2 (en) 2019-11-26
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CN111052243A (zh) 2020-04-21
US20190139599A1 (en) 2019-05-09

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