CN111048521A - 具有铁电材料的半导体器件以及制造其的方法 - Google Patents

具有铁电材料的半导体器件以及制造其的方法 Download PDF

Info

Publication number
CN111048521A
CN111048521A CN201910911592.5A CN201910911592A CN111048521A CN 111048521 A CN111048521 A CN 111048521A CN 201910911592 A CN201910911592 A CN 201910911592A CN 111048521 A CN111048521 A CN 111048521A
Authority
CN
China
Prior art keywords
layer
ferroelectric
electrode
insulating layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910911592.5A
Other languages
English (en)
Other versions
CN111048521B (zh
Inventor
刘香根
李在吉
李世昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111048521A publication Critical patent/CN111048521A/zh
Application granted granted Critical
Publication of CN111048521B publication Critical patent/CN111048521B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种具有铁电材料的半导体器件以及制造其的方法。提供一种半导体器件。所述半导体器件包括：衬底；设置在所述衬底上的电极层叠体，所述电极层叠体包括在垂直于所述衬底的方向上交替层叠的层间绝缘层和栅电极结构；沟槽，其穿过所述电极层叠体以暴露所述层间绝缘层和所述栅电极结构的侧壁表面；沿所述沟槽的侧壁表面设置的栅电介质层，所述栅电介质层包括铁电部分和非铁电部分；以及与所述栅电介质层相邻设置的沟道层。所述铁电部分与所述栅电极结构接触，并且所述非铁电部分与所述层间绝缘层接触。

Description

具有铁电材料的半导体器件以及制造其的方法
相关申请的交叉引用
本申请要求于2018年10月11日提交的申请号为10-2018-0121381的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各种实施例总体而言涉及半导体器件，并且更具体地，涉及具有铁电材料的半导体器件以及制造其的方法。
背景技术
近来，已经开发了通过改变薄膜的电阻来记录信号信息的半导体器件。所述半导体器件的内部存储元件的电阻状态根据外部施加的电流或电压而可逆地改变，并且改变的电阻状态可以以非易失性的方式被储存为电信号信息。非易失性存储装置例如可以包括磁随机存取存储器(MRAM)、相变随机存取存储器(PCRAM)、电阻随机存取存储器(ReRAM)、铁电存储器等等。
同时，随着设计规则的减小和集成度的增加，对能够改善或甚至保证存储操作的可靠性和结构稳定性两者的半导体器件的结构的研究仍在继续。最近，作为此类研究的结果，已经提出了一种三维存储单元结构。
发明内容
本公开的实施例提供了一种包括铁电材料的半导体器件，其可以确保结构稳定性和操作可靠性。
本公开的实施例提供了一种制造具有上述铁电材料的半导体器件的方法。
根据本公开的半导体器件可以包括：衬底；设置在所述衬底上的电极层叠体，所述电极层叠体包括在垂直于所述衬底的方向上交替层叠的层间绝缘层和栅电极结构；沟槽，其穿过所述电极层叠体以暴露所述层间绝缘层和所述栅电极结构的侧壁表面；沿所述沟槽的侧壁表面设置的栅电介质层，所述栅电介质层包括铁电部分和非铁电部分；以及与所述栅电介质层相邻设置的沟道层。所述铁电部分与所述栅电极结构接触，且所述非铁电部分与所述层间绝缘层接触。
根据本公开的另一实施例的半导体存储器件可以包括：衬底；设置在所述衬底上的电极层叠体，所述电极层叠体包括在垂直于所述衬底的方向上交替层叠的层间绝缘层和第一电极；沟槽，其穿过所述电极层叠体以暴露所述层间绝缘层和所述第一电极的侧壁表面；沿所述沟槽的侧壁表面设置的隧道绝缘层，所述隧道绝缘层包括铁电部分和非铁电部分；设置在所述隧道绝缘层上的选择器件层；以及设置在所述选择器件层上的第二电极。所述铁电部分与所述第一电极接触，且所述非铁电部分与所述层间绝缘层接触。
在根据本公开的另一实施例的制造半导体器件的方法中，在衬底上形成包括交替层叠的层间绝缘层和层间牺牲层的层叠体结构。形成穿过所述层叠体结构的第一沟槽。在所述沟槽的侧壁表面上形成非晶铁电材料层。选择性地去除所述层间牺牲层以形成选择性地暴露所述非晶铁电材料层的凹陷。在所述凹陷中形成与所述非晶铁电材料层和所述层间绝缘层接触的结晶晶种层。对与所述结晶晶种层接触的非晶铁电材料层执行结晶热处理。
附图说明
图1是示意性地示出根据本公开的实施例的半导体器件的电路图。
图2A是示意性地示出根据本公开的实施例的半导体器件的示图。
图2B是图2A中所示的半导体器件的区域M的放大图。
图3是示意性地示出根据本公开的实施例的制造半导体器件的方法的流程图。
图4至图14是示出根据本公开的实施例的制造半导体器件的方法的截面图。
图15是示意性地示出根据本公开的另一实施例的半导体器件的电路图。
图16A、16B、17A和17B是示意性地示出根据本公开的实施例的隧道结器件的操作的示图。
图18A是示意性地示出根据本公开的实施例的半导体器件的示图。
图18B是图18A所示的半导体器件的区域M的放大图。
图19是示意性地示出根据本公开的另一实施例的制造半导体器件的方法的流程图。
图20至图27是示出根据本公开的实施例的制造半导体器件的方法的截面图。
具体实施方式
现在将在下文中参考附图来描述各种实施例。在附图中，为了清楚说明，层和区域的尺寸可能被夸大。附图是相对于观察者的视角来描述的。如果一个元件被称为位于另一个元件上，则可以理解该元件直接位于其他元件上，或者可以在该元件和其他元件之间插入附加的元件。在整个说明书中，相同的附图标记指代相同的元件。
另外，词的单数形式的表述应该被理解为包括该词的复数形式，除非在上下文中另外明确地使用。应理解，术语“包括”、“包含”或“具有”旨在指明特征、数字、步骤、操作、元件、部件或其组合的存在，但并不用来排除存在一个或多个其他特征、数字、步骤、操作、组件、部件或其组合，或添加其的可能性。此外，在执行一方法或制造方法的过程中，构成该方法的每个过程可以与规定的顺序不同地发生，除非在上下文中明确地描述了特定的顺序。换句话说，每个过程可以以与所阐述的顺序相同的方式来执行，可以基本同时地执行，或者可以以相反的顺序来执行。
图1是示意性地示出根据本公开的实施例的半导体器件的电路图。在该实施例中，半导体器件10可以包括晶体管形式的存储单元，其具有铁电材料层作为栅电介质层。
参见图1，半导体器件10可以包括具有多个串10a和10b的单元阵列。多个串10a和10b可以例如是NAND(与非)型非易失性存储器件的单元阵列。所述串10a和10b中的每一个的一端可以连接到公共源极线SL，并且所述串10a和10b中的每一个的另一端可以分别连接到位线BL1和BL2。尽管为了方便起见在图1中半导体器件10的配置限于第一串10a和第二串10b，但本公开不限于此。构成所述单元阵列的串的数量不受限制，并且可以是多于两个的数量。
第一串10a可以包括彼此串联连接的第一存储单元晶体管至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6。第二串10b可以包括彼此串联连接的第七存储单元晶体管至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12。尽管为了方便起见在图1中示出了第一串10a和第二串10b各自被提供有六个存储单元晶体管，但是本公开不限于此。第一串10a和第二串10b中的每一个所包括的存储单元晶体管的数量不受限制，并且可以是一个或多个。
第一串10a中的第一存储单元晶体管至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6可以分别连接到第一字线至第六字线WL1、WL2、WL3、WL4、WL5和WL6。类似地，第二串10b中的第七存储单元晶体管至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12可以分别连接到第一字线至第六字线WL1、WL2、WL3、WL4、WL5和WL6。
在一个实施例中，第一存储单元晶体管至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6各自可以包括铁电材料层作为栅电介质层。当分别经由第一字线至第六字线WL1、WL2、WL3、WL4、WL5和WL6将阈值电压或更高电压的栅极电压施加到栅电极层时，第一存储单元晶体管至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6中的每一个的铁电材料层中的电偶极子可以沿预定的方向被极化。在移除栅极电压之后，铁电材料层可以保持偶极子的极化状态。第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、...、和MC12的沟道电阻ch1、ch2、...、和ch12可以根据铁电材料层的极化状态而改变或变化。在这里，沟道电阻ch1、ch2、...、和ch12中的每一个可以表示相应的第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、...、和MC12中的电阻，并且沟道电阻的幅值由在每个存储单元晶体管的源极和漏极之间沿着沟道层传导的电荷载流子来表示或体现。第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、...、和MC12中的各个铁电材料层的电偶极子的极化状态可以以非易失性方式保持，并且第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、...、和MC12的沟道电阻ch1、ch2、...、和ch12可以通过对应的极化状态来确定或修改。
在一个实施例中，在驱动半导体器件的方法中，可以独立地控制从第一字线至第六字线WL1、WL2、WL3、WL4、WL5和WL6施加的栅极电压。因此，可以独立地确定、控制或修改构成第一串10a的存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6的沟道电阻ch1、ch2、...、ch6。
同时，第一串10a的总沟道电阻可以由彼此串联连接的存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6的沟道电阻ch1、ch2、...、ch6的总和来确定。结果，能够通过分别控制施加到存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6的栅电极层的栅极电压来将多个不同的电信号储存在第一串10a中。
同样，能够通过分别控制从第一字线至第六字线WL1、WL2、WL3、WL4、WL5和WL6施加到存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12的栅电极层的栅极电压来将多个不同的电信号储存在第二串10b中。
根据一个实施例，半导体器件可以以三维结构来实现，在所述三维结构中多个存储单元晶体管垂直地层叠在源极线和位线之间，如下面所述。
图2A是示意性地示出根据本公开的实施例的半导体器件的示图。图2B是图2A中所示的半导体器件的区域M的放大图。根据实施例的半导体器件20可以包括晶体管形式的存储单元，其具有铁电材料层作为栅电介质层。在图2A和2B中，半导体器件20的每个存储单元可以包括栅电介质层145的铁电部分145a，其与栅电极结构(诸如栅电极结构210a、210b、210c、210d、210e或210f)相邻定位。
参见图2A和2B，半导体器件20可以具有衬底101、设置在衬底101上的基底导电层105、以及设置在基底导电层105上的电极层叠体200。半导体器件20还可以包括穿过电极层叠体200并延伸到基底导电层105中的沟槽1。栅电介质层145和沟道层150可以被设置在沟槽1的侧壁上。
在一个实施例中，衬底101可以是半导体衬底。半导体衬底可以例如是硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底、或硅锗(SiGe)衬底。半导体衬底可以被掺杂成n型导电性或p型导电性。在另一个实施例中，衬底101可以是绝缘衬底，诸如绝缘体上硅(silicon-on-insulator)衬底。在又一个实施例中，衬底101可以是导电衬底，诸如金属衬底。
基底导电层105可以被设置在衬底101上。基底导电层105可以包括例如掺杂的半导体材料、金属、导电金属氮化物、或导电金属硅化物。在一个示例中，基底导电层105可以包括n型掺杂的硅。在另一个示例中，基底导电层105可以包括钨(W)、钛(Ti)、铜(Cu)、铝(Al)、氮化钨、氮化钛、氮化钽、硅化钨、硅化钛、硅化钽、或其两种或更多种的组合。
尽管未示出，但是衬底101可以包括通过用n型掺杂剂或p型掺杂剂来掺杂衬底101的一部分而形成的阱。各种类型的半导体集成电路可以被设置在衬底101和基底导电层105之间。作为示例，可以在衬底101和基底导电层105之间设置一个或多个导电电路图案层、以及用于使导电电路图案层绝缘的一个或多个绝缘图案层。
电极层叠体200可以被设置在基底导电层105上。电极层叠体200可以包括层间绝缘层110a、110b、110c、110d、110e和110f，以及栅电极结构210a、210b、210c、210d、210e和210f。层间绝缘层110a、110b、110c、110d、110e和110f以及栅电极结构210a、210b、210c、210d、210e和210f可以在基底导电层105上交替地层叠或交错。栅电极结构210a、210b、210c、210d、210e和210f可以电连接到半导体器件20的字线(未示出)。
层间绝缘层110a、110b、110c、110d、110e和110f可以包括例如氧化硅、氮化硅或氮氧化硅。栅电极结构210a、210b、210c、210d、210e和210f可以被设置为或分层为填充在垂直方向上层间绝缘层110a、110b、110c、110d、110e和110f之间的空间，如图2A中所示。
如图2A和2B中所示，在一个实施例中，栅电极结构210a、210b、210c、210d、210e和210f中的每一个可以包括结晶晶种层180和栅电极层190。结晶晶种层180可以与层间绝缘层110a、110b、110c、110d、110e和110f相邻地设置，并且与栅电介质层145的铁电部分145a相邻地或并置地定位。栅电极层190可以被设置在栅电极结构210a、210b、210c、210d、210e和210f中的每一个的结晶晶种层180上或被其包围。栅电极层190可以填充设置在栅电极结构210a、210b、210c、210d、210e和210f中的结晶晶种层内的空间。
如图2A和2B中所示，栅电极结构210a、210b、210c、210d、210e和210f中的每一个可以具有例如5纳米(nm)至20纳米(nm)的厚度t1。层间绝缘层110a、110b、110c、110d、110e和110f中的每一个可以具有例如2纳米(nm)至20纳米(nm)的厚度t2。在一个实施例中，栅电介质层145可以具有铁电部分145a和非铁电部分145b。结晶晶种层180可以被设置成或布置成在横向方向或水平方向上接触栅电介质层145的铁电部分145a。在下述的用于半导体器件20的热处理工艺中，结晶晶种层180可以诱导与结晶晶种层180接触的、铁电部分145a中的铁电材料的非晶部分转变成结晶铁电层。结晶晶种层180可以包括结晶导电材料。结晶晶种层180可以包括例如氮化钛(TiN)、氮化钽(TaN)、氧化铱(IrO2)、多晶硅、或其两种或更多种的组合。在一个实施例中，结晶晶种层180可以具有预定的晶体学优选的取向表面。作为示例，结晶晶种层180可以具有(100)、(110)或(111)的优选取向表面(例如使用米勒指数)。如图2B中所示，结晶晶种层180在垂直方向(即z方向)上可以具有2纳米(nm)至5纳米(nm)的厚度t3，并且在横向方向或水平方向(即x方向)上可以具有2纳米(nm)至5纳米(nm)的厚度t4。
栅电极层190可以具有比结晶晶种层180低的电阻。栅电极层190可以包括例如钨(W)、钼(Mo)、钴(Co)、钌(Ru)、或其两种或更多种的组合。
参见图2A和2B，半导体器件20可以包括穿过电极层叠体200并到达基底导电层105的第一沟槽1。此外，半导体器件20可以包括沿第一沟槽1的侧壁表面顺序地设置的栅电介质层145和沟道层150。
栅电介质层145可以包括铁电部分145a和非铁电部分145b。在一个实施例中，铁电部分145a和非铁电部分145b可以是栅电介质层145的不同部分或区段，并且铁电部分145a和非铁电部分145b中的一个或多个部分可以在垂直方向上沿第一沟槽1的侧壁表面交替。
铁电部分145a可以被设置、布置或配置为在水平方向上与栅电极结构210a、210b、210c、210d、210e和210f接触，并且非铁电部分145b可以被设置为在水平方向上与层间绝缘层110a、110b、110c、110d、110e和110f接触。如所示的，铁电部分145a和非铁电部分145b可以沿垂直于衬底101的方向(即z方向)垂直地交替布置。因此，铁电部分145a可以沿z方向不连续地设置或定位。
铁电部分145a是栅电介质层145的具有预定剩余极化的区域，其具有可以根据经由栅电极结构210a、210b、210c、210d、210e或210f而施加的写入电压来确定的极化状态。铁电部分145a的剩余极化可以以非易失性方式来储存。如上所述，在半导体器件20的制造工艺中，可以通过使栅电介质层145中的与结晶晶种层180相邻的非晶铁电材料结晶来将铁电部分145a形成为具有铁电特性。以相同的方式，可以通过使与层间绝缘层110a、110b、110c、110d、110e和110f相邻的非晶铁电材料结晶来形成非铁电部分145b。因此，铁电部分145a在垂直方向(即z方向)上可以具有与栅电极结构210a、210b、210c、210d、210e和210f的厚度t1相对应的、5纳米(nm)至20纳米(nm)的宽度W1，并且非铁电部分145b在垂直方向(即z方向)上可以具有与层间绝缘层110a、110b、110c、110d、110e和110f的厚度t2相对应的、2纳米(nm)至20纳米(nm)的宽度W2。
栅电介质层145可以包括例如氧化铪、氧化锆、氧化铪锆、或其组合。栅电介质层145可以包括掺杂剂。掺杂剂可以包括例如碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、或其两种或更多种的组合。栅电介质层145可以具有结晶结构。
栅电介质层145可以具有结晶相。然而，铁电部分145a和非铁电部分145b可以具有不同的晶体结构。作为示例，铁电部分145a可以具有正交晶系的晶体结构，并且非铁电部分145b可以具有四方晶系或单斜晶系的晶体结构。铁电部分145a和非铁电部分145b各自可以在横向方向(即x方向)上具有5纳米(nm)至15纳米(nm)的厚度。在一个实施例中，铁电部分145a可以具有晶体学优选的取向表面。作为示例，铁电部分145a可以具有(100)、(110)或(111)的优选取向表面。铁电部分145a的优选取向表面可以与结晶晶种层180的优选取向表面基本相同。同时，非铁电部分145b可以具有或可以不具有晶体学优选的取向表面。当非铁电部分145b具有晶体学优选的取向表面时，非铁电部分145b的优选取向表面可以与铁电部分145a的优选取向表面不同。
参见图2A和2B，沟道层150可以沿第一沟槽1的侧壁表面设置在栅电介质层145上或与栅电介质层145相邻。在一个实施例中，沟道层150可以被设置在栅电介质层145上。
沟道层150可以包括例如半导体材料。例如，沟道层150可以是n型掺杂硅层或本征硅层。沟道层150可以电连接到电极层叠体200之下的基底导电层105，并且可以电连接到电极层叠体200之上的沟道接触层170。位线连接图案250可以被设置在沟道接触层170之上。位线连接图案250可以将沟道接触层170电连接到位线(未示出)。换句话说，沟道层150可以在基底导电层105和位线之间提供电荷的传导路径。
参见图2A和2B，填充材料层160可以被设置在沟道层150之间以填充第一沟槽1的内部。作为示例，填充材料层160可以包括氧化物、氮化物、或氮氧化物。
半导体器件20可以包括第二沟槽2，其穿过电极层叠体200并到达基底导电层105。半导体器件20可以包括设置在第二沟槽2的内壁表面上的间隔件绝缘层220、以及在间隔件绝缘层220之间以填充第二沟槽2的第一源极线连接图案230。第一源极线连接图案230可以电连接到第二沟槽2之下的基底导电层105。第一源极线连接图案230可以通过基底导电层105电连接到沟道层150。另外，第一源极线连接图案230可以电连接到设置在第一源极线连接图案230上或上方的第二源极线连接图案255。第二源极线连接图案255可以将第一源极线连接图案230电连接到源极线(未示出)。
第二源极线连接图案255和位线连接图案250可以通过第二上绝缘层240而在电极层叠体200上、在横向方向上彼此电绝缘。
在一些实施例中，当衬底101是导体或掺杂有高浓度掺杂剂以具有导电性时，可以省略基底导电层105。在这种情况下，第一沟槽1和第二沟槽2可以被形成为暴露到或延伸到衬底101中。第一源极线连接图案230可以通过衬底101电连接到沟道层150。
根据另一个实施例，在栅电极结构210a、210b、210c、210d、201e和210f中，结晶晶种层180可以用作栅电极层。在这种情况下，栅电极结构210a、210b、210c、210d、201e和210f各自可以由单个的结晶晶种层180来形成，而没有栅电极层190。该结晶晶种层180可以被设置为填充层间绝缘层110a、110b、110c、110d、110e和110f之间的空间。
根据一些其他实施例，可以在栅电介质层145和沟道层150之间另外设置界面绝缘层。界面绝缘层可以用于降低当栅电介质层145和沟道层150彼此直接接触时在栅电介质层145和沟道层150之间的界面处产生的缺陷位点的浓度。界面绝缘层可以包括例如氧化硅或氧化铝。界面绝缘层可以具有非晶相。
根据上述的本公开的实施例，可以提供设置在衬底上并且包括交替层叠的层间绝缘层和栅电极结构的电极层叠体。在这里，栅电介质层的与栅电极结构接触的一部分可以被用作铁电部分，并且栅电介质层的与层间绝缘层接触的一部分可以保持基本上非铁电的部分。仅铁电部分用作用于储存剩余极化的存储元件，而非铁电部分将铁电部分彼此分开，从而有效地抑制相邻的存储单元之间的极化干扰。结果，可以提高以三维结构层叠的存储单元的操作可靠性。
图3是示意性地示出根据本公开的实施例的制造半导体器件的方法的流程图。
参见图3，在操作S110中，在衬底上形成层叠体结构。在这里，层叠体结构包括交替层叠的层间绝缘层和层间牺牲层。层间绝缘层和层间牺牲层可以相对于彼此具有刻蚀选择性。
在操作S120中，形成沟槽以穿过衬底上的层叠体结构。层间绝缘层和层间牺牲层的侧表面可以被暴露于沟槽的侧壁表面。
在操作S130中，在沟槽的侧壁表面上形成非晶铁电材料层。当铁电材料层处于非晶状态时，铁电材料层可能不显示足够的铁电性。然而，当非晶铁电材料层转变成具有预定或期望晶体结构的结晶铁电层时，它可以具有足够的铁电性以改善半导体器件的操作。
非晶铁电材料层可以包括例如氧化铪、氧化锆、氧化铪锆、或其两种或更多种的组合。当非晶材料层被结晶成具有正交晶系的结晶结构的铁电层时，结晶的铁电层可以具有用于本公开的实施例所预期的半导体器件的操作所需的足够的铁电性。在一个实施例中，非晶铁电材料层可以包括掺杂剂。掺杂剂可以包括例如碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、或其两种或更多种的组合。
在操作S140中，在非晶铁电材料层上形成沟道层。沟道层可以包括例如半导体材料。沟道层可以包括例如n型掺杂硅或本征硅。
在操作S150中，选择性地去除层间牺牲层以形成暴露非晶铁电材料层的凹陷。在一个实施例中，形成凹陷的工艺可以包括在衬底上形成穿过层叠体结构的第二沟槽，并且包括使用刻蚀剂来选择性地去除层间牺牲层(包括第二沟槽所共用的那些)。
在操作S160中，在由选择性刻蚀非晶铁电材料层和层间绝缘层所共用的层间牺牲层而产生的凹陷中形成结晶晶种层。结晶晶种层可以包括例如氮化钛(TiN)、氮化钽(TaN)、氧化铱(IrO2)、多晶硅、或其两种或更多种的组合。
在操作S170中，使用结晶晶种层来执行用于非晶铁电材料层的结晶热处理。在一个实施例中，结晶热处理包括使非晶铁电材料层的与结晶晶种层接触的一部分结晶以产生具有铁电性的预定晶体结构，并且包括使非晶铁电材料层的与层间绝缘层接触的不同部分结晶以具有带有非铁电特性的预定晶体结构。也就是说，在结晶热处理工艺期间，结晶晶种层可以区分开非晶铁电材料层的各部分，以使得结晶的铁电材料层具有不同的预定铁电晶体结构。作为示例，在非晶铁电材料层被结晶之后，具有铁电性的部分可以具有正交晶系的晶体结构，并且具有非铁电性的部分可以具有单斜晶系的晶体结构。
尽管未在图3中示出，但是在执行操作S170之后，可以在结晶晶种层上和由选择性地刻蚀层间牺牲层而产生的凹陷中进一步形成栅电极层。栅电极层可以与结晶晶种层形成栅电极结构，如图2A和2B中所示。可选地，在执行操作S170之前，可以在结晶晶种层上形成栅电极层。然后，可以进行操作S170中的结晶热处理。栅电极层可以例如包括钨(W)、钼(Mo)、钴(Co)、钌(Ru)、或其两种或更多种的组合。
可以通过上述工艺来制造根据本公开的实施例的半导体器件。在下文中，将参照示出制造工艺的相应操作的附图来描述根据实施例的制造半导体器件的方法。
图4至图14是示出根据本公开的实施例的制造半导体器件的方法的截面图。在一个实施例中，图4至图14中示出的方法可以适应于制造半导体器件20的方法。
参见图4，可以制备衬底101。在一个实施例中，衬底101可以是半导体衬底。半导体衬底可以是例如硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底、或硅锗(SiGe)衬底。半导体衬底可以被掺杂成n型或p型以具有导电性。在另一个实施例中，衬底101可以是绝缘衬底，诸如绝缘体上硅衬底。在又一个实施例中，衬底101可以是导电衬底，诸如金属衬底。
可以在衬底101上形成基底导电层105。基底导电层105可以包括例如掺杂的半导体、金属、导电金属氮化物、或导电金属硅化物。在一个实施例中，当衬底101是硅材料的半导体衬底时，基底导电层105可以是包括n型掺杂硅的半导体材料层。基底导电层105可以通过例如已知的方法(诸如化学气相沉积法、原子层沉积法、或溅射法)来形成。
尽管未示出，但是衬底101可以包括掺杂有n型或p型掺杂剂的阱区。各种类型的半导体集成电路可以被设置在衬底101和基底导电层105之间。作为示例，一个或多个导电电路图案层和用于使导电电路图案层绝缘的一个或多个绝缘图案层可以被设置在衬底101和基底导电层105之间。
可以在基底导电层105上形成层叠体结构100。层叠体结构100可以是通过交替地层叠层间绝缘层110a、110b、110c、110d、110e和110f以及层间牺牲层120a、120b、120c、120d、120e和120f来形成。层间绝缘层110a、110b、110c、110d、110e和110f以及层间牺牲层120a、120b、120c、120d、120e和120f可以相对于彼此具有刻蚀选择性。作为示例，层间绝缘层110a、110b、110c、110d、110e和110f可以包括氧化物，并且层间牺牲层120a、120b、120c、120d、120e和120f可以包括氮化物。作为另一示例，层间绝缘层110a、110b、110c、110d、110e和110f可以包括氮化物，并且层间牺牲层120a、120b、120c、120d、120e和120f可以包括氧化物。作为示例，层间绝缘层110a、110b、110c、110d、110e和110f各自可以具有2纳米(nm)至20纳米(nm)的厚度，并且层间牺牲层120a、120b、120c、120d、120e和120f各自可以具有5纳米(nm)至20纳米(nm)的厚度。
在一个实施例中，当在基底导电层105上形成层叠体结构100时，可以首先在基底导电层105上形成层间绝缘层110a，并且可以在层间绝缘层110a上形成层间牺牲层120a。然后，可以顺序地层叠另一层间绝缘层和另一层间牺牲层。
尽管图4示出了六个层间绝缘层110a、110b、110c、110d、110e和110f以及六个层间牺牲层120a、120b、120c、120d、120e和120f，但是本公开所预期的实施例不限于此。层叠体结构中的层间绝缘层的数量和层间牺牲层的数量可以变化，并且数量可以是一个或多个。
可以在层叠体结构100的最上层的层间牺牲层120f上形成第一上绝缘层130。第一上绝缘层130和层间牺牲层120a、120b、120c、120d、120e和120f可以相对于彼此具有刻蚀选择性。作为示例，第一上绝缘层130可以由与层间绝缘层110a、110b、110c、110d、110e和110f相同的材料来形成。在一个实施例中，第一上绝缘层130可以比层间绝缘层110a、110b、110c、110d、110e和110f厚。与图4中所示的不同，在其他实施例中，第一上绝缘层130的厚度可以等于或者薄于层间绝缘层110a、110b、110c、110d、110e和110f中的每一个的厚度。层间绝缘层110a、110b、110c、110d、110e和110f，层间牺牲层120a、120b、120c、120d、120e和120f，以及第一上绝缘层130可以通过使用例如化学气相沉积方法、原子层沉积方法、涂覆方法等等来形成。
参见图5，可以形成第一沟槽1以穿过层叠体结构100和第一上绝缘层130并且暴露基底导电层105的一部分。在一个实施例中，第一沟槽1可以通过相对于层叠体结构100和第一上绝缘层130执行各向异性刻蚀来形成。作为示例，使用等离子体的干法刻蚀方法可以被用作各向异性刻蚀。如所示的，刻蚀工艺可以在第一沟槽1中暴露第一上绝缘层130、层间绝缘层110a、110b、110c、110d、110e和110f以及层间牺牲层120a、120b、120c、120d、120e和120f的侧表面或边缘。
参见图6，可以在第一沟槽1的内壁表面上和第一沟槽1外部的第一上绝缘层130上形成铁电材料层140。铁电材料层140可以在第一沟槽1的内壁表面上和第一上绝缘层130上被形成为非晶相。铁电材料层140可以包括例如氧化铪、氧化锆、氧化铪锆、或其组合。在一个实施例中，铁电材料层140可以包括掺杂剂。掺杂剂可以包括例如碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、或其两种或更多种的组合。可以通过使用例如原子层沉积方法、化学气相沉积方法等来形成铁电材料层140。作为示例，铁电材料层140可以被形成为5纳米(nm)至15纳米(nm)的厚度。
参见图7，可以各向异性地刻蚀铁电材料层140，以选择性地去除形成在第一沟槽1的底表面上和第一上绝缘层130的上表面上的铁电材料层140。在一个实施例中，各向异性刻蚀工艺可以通过使用等离子体的干法刻蚀方法来执行。在另一个实施例中，可以通过回刻蚀方法来执行各向异性刻蚀工艺。
作为各向异性刻蚀工艺的结果，基底导电层105可以在第一沟槽1的底部处暴露，并且形成在第一上绝缘层130的上表面上的铁电材料层140可以被去除。因此，剩余的铁电材料层140可以被设置在第一沟槽1的一个或多个侧壁表面上。
随后，可以在位于第一沟槽1的底部处的基底导电层105上以及位于第一沟槽1的侧壁表面上的铁电材料层140上形成沟道层150。沟道层150可以包括例如半导体材料。沟道层150可以包括例如n型掺杂硅或本征硅。在一个实施例中，沟道层150可以通过原子层沉积方法或化学气相沉积方法来形成。作为示例，可以通过化学机械抛光方法来去除形成在第一沟槽1外部的任何沟道层150。在执行化学机械抛光之前，可以用单独的保护层来填充第一沟槽1中的沟道层150和铁电材料层140。在执行化学机械抛光之后，可以从第一沟槽1的内部去除该保护层。结果，如图7所示，第一上绝缘层130的上表面以及铁电材料层140和沟道层150的边缘可以被平坦化，以便位于基本相同的平面上。
参见图8，可以用填充材料层160来填充第一沟槽1的内部。可以通过使用例如化学气相沉积方法或涂覆方法来填充第一沟槽1的内部。填充材料层160可以包括例如氧化硅、氮化硅、氧氮化硅等。
在用填充材料层160填充第一沟槽1的内部之后，可以执行用于去除形成在第一上绝缘层130上的填充材料的平坦化工艺。因此，掩埋的填充材料层160的上表面和第一上绝缘层130的上表面可以位于基本相同的平面上。可以通过使用例如化学机械抛光方法或回刻蚀方法来执行平坦化工艺。
随后，可以回刻蚀填充材料层160以在第一沟槽1中形成凹陷。然后，可以用导电膜来填充凹陷以形成沟道接触层170。可以通过应用例如化学气相沉积方法或涂覆方法来用导电膜填充凹陷。可以通过平坦化工艺来进一步去除形成在第一上绝缘层130上的导电膜的一部分。因此，沟道接触层170的上表面和第一上绝缘层130的上表面可以位于基本相同的平面上。
沟道接触层170可以包括例如金属或金属氮化物。可以形成沟道接触层170以便防止在沟道层150和如下面参考图14所描述的位线连接图案250彼此直接接触时可能发生的接触电阻的增加。
参见图9，可以形成第二沟槽2以穿过层叠体结构100并选择性地暴露基底导电层105。第二沟槽2可以包括层间绝缘层110a、110b、110c、110d、110e和110f、层间牺牲层120a、120b、120c、120d、120e和120f、以及第一上绝缘层130的被暴露的侧壁表面或边缘。
参见图10，可以选择性地去除层叠体结构100的层间牺牲层120a、120b、120c、120d、120e和120f以留下层间绝缘层110a、110b、110c、110d、110e和110f。在一个实施例中，可以通过提供相对于层间绝缘层110a、110b、110c、110d、110e和110f以及第一上绝缘层130具有刻蚀选择性的刻蚀剂来湿法刻蚀层间牺牲层120a、120b、120c、120d、120e和120f。结果，可以形成在第二沟槽2中的并且暴露铁电材料层140的表面的凹陷3。
参见图11，可以在层间绝缘层110a、110b、110c、110d、110e和110f和铁电材料层140的暴露部分上形成结晶晶种层180。可以使用例如原子层沉积方法或化学气相沉积方法来以结晶薄膜的形式形成结晶晶种层180。结晶薄膜可以包括例如氮化钛(TiN)、氮化钽(TaN)、氧化铱(IrO2)、多晶硅、或其组合。结晶薄膜可以形成为例如2纳米(nm)至5纳米(nm)的厚度。在一个实施例中，结晶晶种层180可以具有晶体学优选的取向表面。作为示例，结晶晶种层180可以具有(100)、(110)或(111)的优选取向表面。
随后，可以使用结晶晶种层180相对于铁电材料层140执行结晶热处理。可以在氧气气氛或惰性气体气氛中、在400℃至1000℃的温度执行结晶热处理。惰性气体气氛可以是氮气气氛或氩气气氛。通过结晶热处理，如图12所示，铁电材料层140的与结晶晶种层180接触的一部分可以开发出铁电性质。
参见图12，在结晶热处理之后，铁电材料层140可以变成具有铁电部分145a和非铁电部分145b的栅电介质层145。铁电部分145a是与结晶晶种层180接触的部分，并且可以具有支持铁电特性的晶体结构。非铁电部分145b是与层间绝缘层110a、110b、110c、110d、110e和110f接触的部分，并且可以具有不显示或不支持铁电性质的晶体结构。作为示例，当铁电材料层140包括氧化铪、氧化锆和氧化铪锆中的至少一种时，铁电部分145a可以具有正交晶系的晶体结构，并且非铁电部分145b可以具有四方晶系或单斜晶系的晶体结构。
在一个实施例中，铁电部分145a可以具有晶体学优选的取向表面。作为示例，铁电部分145a可以具有(100)、(110)或(111)的优选取向表面。铁电部分145a的优选取向表面可以与结晶晶种层180的优选取向表面基本相同。另一方面，非铁电部分145b可以具有或可以不具有晶体学优选的取向表面。当非铁电部分145b具有晶体学优选的取向表面时，非铁电部分145b的优选取向表面可以与铁电部分145a的优选取向表面不同。
关于使用结晶晶种层180的结晶热处理来形成铁电部分145a的机制，已经提出了各种理论。根据这些各种理论中的任何一种，当选择结晶晶种层180以使得结晶晶种层180的晶格常数不同于铁电部分145a的晶格常数时，结晶晶种层180可以在结晶热处理工艺期间对铁电材料层140施加拉伸应变或压缩应变。由应变引起的应力可以将铁电材料层的晶体结构转换成铁电晶体结构。
根据上述各种理论中的一些，当铁电材料层包括掺杂元素时，结晶晶种层180可以防止掺杂元素扩散出铁电材料层。结果，在结晶热处理工艺中，掺杂元素可以诱导铁电材料层140的晶体结构变为具有铁电特性的预定晶体结构。
参见图12，可以用导电材料层190来填充其中形成了结晶晶种层180的第二沟槽2和凹陷3的内部。导电材料层190可以包括例如钨(W)、钼(Mo)、钴(Co)、钌(Ru)、或其两种或更多种的组合。根据一个实施例，在用导电材料层190填充第二沟槽2和凹陷3之后，可以通过平坦化工艺来进一步去除形成在第二沟槽2的外部上的导电材料层190。结果，可以在基本相同的平面上找到第二沟槽2所共用的导电材料层190的最上表面和结晶晶种层180的最上表面。
参见图13，可以选择性地去除形成在第二沟槽2内部的结晶晶种层180和导电材料层190以暴露基底导电层105。可以通过应用例如各向异性刻蚀方法来选择性地去除结晶晶种层180和导电材料层190。同时，导电层190的在凹陷3中的剩余部分可以形成栅电极层190。
随后，可以在第二沟槽2的侧壁上形成间隔件绝缘层220。可以通过首先沿着第二沟槽2的侧壁形成绝缘膜、并且各向异性地刻蚀所述绝缘膜以去除沟槽2的底表面上的绝缘膜的一部分来暴露基底导电层105，而形成间隔件绝缘层220。可以通过使用例如化学气相沉积方法或原子层沉积方法来形成绝缘膜。
参见图13，可以用导电膜来填充其中形成了间隔件绝缘层220的第二沟槽2的内部，以形成第一源极线连接图案230。第一源极线连接图案230可以包括例如金属、导电金属氮化物、导电金属碳化物、导电金属硅化物、或其两种或更多种的组合。第一源极线连接图案230可以包括例如钨(W)、钛(Ti)、铜(Cu)、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、或其两种或更多种的组合。同时，间隔件绝缘层220可以使第一源极线连接图案230与栅电极结构210a、210b、210c、210d、210e和210f电绝缘。
参见图14，可以在第一上绝缘层130上形成第二上绝缘层240。第二上绝缘层240可以包括例如氧化硅、氮化硅或氮氧化硅。可以通过利用例如化学气相沉积方法或涂覆方法来形成第二上绝缘层240。
随后，可以在第二上绝缘层240中形成电连接到沟道接触层170的位线连接图案250。此外，可以在第二上绝缘层240中并且基本上在第二沟槽2上方形成电连接到第一源极线连接图案230的第二源极线连接图案255。该工艺可以如下进行。可以选择性地刻蚀第二上绝缘层240以形成分别暴露沟道接触层170和第一源极线连接图案230的接触图案。接下来，可以用导电膜来填充接触图案。导电膜可以包括例如钨(W)、钛(Ti)、铜(Cu)、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、或其两种或更多种的组合。
第一源极线接触图案230和第二源极线接触图案255可以将基底导电层105电连接到半导体器件的源极线(未示出)。位线连接图案250可以将沟道层150电连接到半导体器件的位线(未示出)。
通过执行上述工艺，可以制造根据本公开的实施例的半导体器件。在其他实施例中，可以在形成图13中所示的栅电极层190之后对非晶铁电材料层140执行上面结合图11描述的使用结晶晶种层180的结晶热处理。
在其他实施例中，当衬底101是导体或掺杂有高浓度掺杂剂以具有导电性时，可以省略基底导电层105。在这种情况下，可以形成第一沟槽1和第二沟槽2以暴露衬底101。
在进一步的实施例中，在栅电极结构210a、210b、210c、210d、210e和210f中，结晶晶种层180可以执行栅电极层的功能。在这种情况下，栅电极结构210a、210b、210c、210d、210e和210f可以由均匀的结晶晶种层180来形成，而没有栅电极层190。在一个实施例中，在与图11有关的形成结晶晶种层180的工艺中，结晶晶种层180可以被形成为填充相邻的层间绝缘层110a、110b、110c、110d、110e和110f之间的空间。
根据其他实施例，在上面参见图6描述的工艺中，可以在铁电材料层140和沟道层150之间另外形成界面绝缘层。界面绝缘层可以包括例如氧化硅或氧化铝。
如上所述，本公开的实施例可以提供制造三维半导体器件的方法，该三维半导体器件具有栅电介质层145的铁电部分145a充当存储层。当将非晶铁电材料层140的一部分结晶以产生铁电部分145a时，可以将非晶铁电材料层140的与结晶晶种层180接触的那部分结晶以具有铁电特性。
通过采用上述方法，可以形成铁电部分145a和非铁电部分145b，并且它们在垂直于衬底的方向上交替。与整个栅电介质层145具有铁电性质的情况相比，可以有效地抑制当向栅电极层190施加电压时在相邻的存储单元之间产生的极化干扰。结果，可以提高具有上述三维结构的存储单元的操作可靠性。
此外，根据本公开的实施例，可以通过控制层间绝缘层110a、110b、110c、110d、110e和110f的厚度来有效地控制在垂直方向上彼此分开的存储单元之间的间隔。每个层间绝缘层的高度可以被减小到5纳米(nm)至20纳米(nm)的尺寸，从而有效地提高半导体器件的存储单元密度。
图15是示意性地示出根据本公开的另一实施例的半导体器件的电路图。在一个实施例中，半导体器件30可以包括隧道结存储单元，其具有铁电材料层作为隧道绝缘层。
参见图15，半导体器件30可以具有多个第一电极线VL1和VL2以及多个第二电极线ML1、ML2、ML3、ML4、ML5和ML6。另外，半导体器件30可以包括存储单元TC1、TC2、TC3、TC4、...、TC10、TC11和TC12，它们被布置在第一电极线VL1和VL2与第二电极线ML1、ML2、ML3、ML4、ML5和ML6相交的区域中。存储单元TC1、TC2、TC3、TC4、...、TC10、TC11和TC12中的每一个是具有两个端子的器件，所述两个端子连接到第一电极线VL1和VL2以及第二电极线ML1、ML2、ML3、ML4、ML5和ML6，并且存储单元TC1、TC2、TC3、TC4、...、TC10、TC11和TC12中的每一个可以被随机存取。
存储单元TC1、TC2、TC3、TC4、...、TC10、TC11和TC12可以包括隧道结器件J1、J2、J3、....、J10、J11和J12以及选择器件S1、S2、S3、...、S10、S11和S12。隧道结器件J1、J2、J3、....、J10、J11和J12以及选择器件S1、S2、S3、...、S10、S11和S12可以串联电连接。将参考图16A、16B、17A和17B来详细描述操作隧道结器件J1、J2、J3、....、J10、J11和J12的方法。
选择器件S1、S2、S3、...、S10、S11和S12是设计为仅当跨选择器件S1、S2、S3、...、S10、S11和S12施加的电压等于或大于预定阈值电压时导通的开关器件。当施加到选择器件S1、S2、S3、...、S10、S11和S12的两端的电压等于或低于阈值电压时，选择器件S1、S2、S3、...、S10、S11和S12可以抑制隧道结器件J1、J2、J3、....、J10、J11和J12内部的泄漏电流。选择器件S1、S2、S3、...、S10、S11和S12各自可以是例如双向器件、金属绝缘体转变器件、或电丝驱动(filament-driven)的易失性开关器件，但是各种其他器件也是可能的，并且本公开不限于此。
图16A、16B、17A和17B是示意性地示出根据本公开的实施例的隧道结器件的操作的示图。隧道结器件J1、J2、J3、....、J10、J11和J12中的每一个可以包括第一电极M1、铁电隧道绝缘层F和第二电极M2。铁电隧道绝缘层F可以被设置在第一电极M1和第二电极M2之间。
参见16A，当第一剩余极化Pr1被储存在铁电隧道绝缘层F中时，即使没有施加外部电压，负电荷Fe也布置在铁电隧道绝缘层F的与铁电隧道绝缘层F和第一电极M1之间的界面相邻的内部区域中。另外，在没有外部施加的电压的情况下，正电荷Fh布置在铁电隧道绝缘层F的与铁电隧道绝缘层F和第二电极M2之间的界面相邻的内部区域中。正电荷Fh和负电荷Fe可以改变铁电隧道绝缘层F和第一电极M1之间的界面能量势垒的幅值，以及铁电隧道绝缘层F和第二电极M2之间的界面能量势垒的幅值。
参见图16B，当图16A中所示的正电荷和负电荷布置在位时，基于电子的、铁电隧道绝缘层F和第二电极M2之间的界面势垒能量可以从第一势垒能量Φ1减小到第二势垒能量Φ2。当没有外部电压施加到隧道结器件时，第一电极M1和第二电极M2具有相同的费米能级能量EF。第二电极M2的导带能量Ec2在靠近铁电隧道绝缘层F和第二电极M2之间的界面位于第二电极M2的费米能级能量EF之下。也就是说，与第二电极M2的体区中的电子密度相比，第二电极M2在界面附近的电子密度可以增加。另一方面，基于电子的、铁电隧道绝缘层F和第一电极M1之间的界面势垒能量可以从第一势垒能量Φ1增加到第三势垒能量Φ3。第一势垒能量Φ1可以是当不存在正电荷Fh和负电荷Fe时的界面势垒能量。从第二电极M2经由铁电隧道绝缘层F的电子隧穿的宽度取决于界面势垒能量的变化，使得在剩余极化Pr1的影响下电子能够从第二电极M2隧穿到第一电极M1的概率可以增加。
在图16A中，正电荷Fh布置在铁电隧道绝缘层F的与第二电极M2相邻的内部区域中，因此如图16B中所示的那样，与铁电隧道绝缘层F相邻的第二电极M2中的电子密度可以增加并且势垒能量降低。结果，电子从第二电极M2隧穿到铁电隧道绝缘层F并且然后隧穿到第一电极M1的概率可以增加。
总之，当第一剩余极化Pr1被储存在铁电隧道绝缘层F中时，在将读取电压施加到诸如J1、J2、J3、...、J10、J11和J12的隧道结器件的情况下，从第二电极M2隧穿到第一电极M1的电子的密度增加。
参见图17A，当第二剩余极化Pr2被储存在铁电隧道绝缘层F中时，即使外部没有施加电压，正电荷Fh也布置在铁电隧道绝缘层F的与铁电隧道绝缘层F和第一电极M1之间的界面相邻的内部区域中。另外，即使在没有外部施加的电压的情况下，负电荷Fe也布置在铁电隧道绝缘层F的与铁电隧道绝缘层F和第二电极M2之间的界面相邻的内部区域中。
参见图17B，当存在图17A中所示的正电荷Fh和负电荷Fe的布置时，基于电子的、铁电隧道绝缘层F和第二电极M2的界面势垒能量可以从第一势垒能量Φ1增加到第四势垒能量Φ4。当没有外部电压施加到隧道结器件时，第一电极M1和第二电极M2具有相同的费米能级能量EF。第二电极M2的导带能量Ec2在靠近铁电隧道绝缘层F和第二电极M2之间的界面位于第二电极M2的费米能级能量EF之上。也就是说，与第二电极M2的体区中的电子密度相比，第二电极M2在界面附近的电子密度可以降低。另一方面，基于电子的、铁电隧道绝缘层F和第一电极M1的界面势垒能量可以从第一势垒能量Φ1减小到第五势垒能量Φ5。电子通过克服第四势垒能量Φ4而从第二电极M2移动到铁电隧道绝缘层F的概率可以与界面势垒能量的变化一致地降低。利用布置在铁电隧道绝缘层F的与第二电极M2相邻的内部区域中的负电荷Fe，如图17B中所示，与铁电隧道绝缘层F相邻的第二电极M2中的电子的密度可以减小。结果，电子从第二电极M2隧穿到铁电隧道绝缘层F并且然后隧穿到第一电极M1的概率也可以降低。
总之，当第二剩余极化Pr2被储存在铁电隧道绝缘层F中时，在将读取电压施加到隧道结器件时，从第二电极M2隧穿到第一电极M1的电子的密度减小。
如上所述，驱动隧道结器件的方法可以通过下面的方法来进行：可能的是将剩余极化Pr1和Pr2以非易失性方式储存在铁电隧道绝缘层F中，并且根据剩余极化Pr1和Pr2的取向，剩余极化Pr1和Pr2改变从第一电极到第二电极的隧穿电流。
图18A是示意性地示出根据本公开的实施例的半导体器件的示图，并且图18B是图18A中所示的半导体器件的区域M的放大图。根据一个实施例的半导体器件40可以包括隧道结存储单元，该隧道结存储单元具有铁电材料层作为隧道绝缘层。在图18A和18B中，半导体器件40的每个隧道结存储单元可以包括隧道绝缘层1145的铁电部分1145a，其与电极(诸如第一电极1210a、1210b、1210c、1210d、1210e或1210f)相邻定位。
参见图18A和18B，半导体器件40可以包括衬底1101、设置在衬底1101上的基底导电层1105、以及设置在基底导电层1105上的电极层叠体2000。半导体器件40还可以包括穿过电极层叠体2000并延伸到基底导电层1105中的沟槽5。隧道绝缘层1145和第二电极2160可以被设置在沟槽5的侧壁表面上。
衬底1101可以是例如半导体衬底。半导体衬底可以是例如硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底、或硅锗(SiGe)衬底。半导体衬底可以被掺杂成具有n型导电性或p型导电性。在另一个实施例中，衬底1101可以是绝缘衬底，诸如绝缘体上硅衬底。在又一个实施例中，衬底1101可以是导电衬底，诸如金属衬底。
基底导电层1105可以被设置在衬底1101上。基底导电层1105可以包括例如掺杂的半导体材料、金属、导电金属氮化物、或导电金属硅化物。作为示例，基底导电层1105可以包括n型掺杂硅。作为另一个示例，基底导电层1105可以包括钨(W)、钛(Ti)、铜(Cu)、铝(Al)、氮化钨、氮化钛、氮化钽、硅化钨、硅化钛、硅化钽、或其两种或更多种的组合。
尽管未示出，但是衬底1101可以包括掺杂有n型或p型掺杂剂的阱。各种类型的半导体集成电路可以被设置在衬底1101和基底导电层1105之间。作为示例，一个或多个导电电路图案层、以及用于使导电电路图案层绝缘的一个或多个绝缘图案层可以被设置在衬底1101和基底导电层1105之间。
电极层叠体2000可以被设置在基底导电层1105上。电极层叠体2000可以包括层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f以及第一电极1210a、1210b、1210c、1210d、1210e和1210f。层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f以及第一电极1210a、1210b、1210c、1210d、1210e和1210f可以在基底导电层1105上交替地层叠或交错。
层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f中的每一个可以包括例如氧化硅、氮化硅、或氮氧化硅。第一电极1210a、1210b、1210c、1210d、1210e和1210f可以被设置为或分层为填充垂直相邻的层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f之间的空间，如图18A中所示。
如图18B中所示的，在一个实施例中，第一电极1210a、1210b、1210c、1210d、1210e和1210f中的每一个可以包括结晶晶种层1180和第一电极材料层1190。结晶晶种层1180可以与层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f相邻地设置，并且与隧道绝缘层1145的铁电部分1145a相邻地或并置地定位。第一电极材料层1190可以被设置在第一电极1210a、1210b、1210c、1210d、210e和1210f中的每一个的结晶晶种层1180上或者被其包围，并且可以填充设置在层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f之间的结晶晶种层1180内的空间。
如图18B中所示，第一电极1210a、1210b、1210c、1210d、1210e和1210f中的每一个可以具有例如5纳米(nm)至20纳米(nm)的厚度t11。层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f中的每一个可以具有例如2纳米(nm)至20纳米(nm)的厚度t12。
在一个实施例中，隧道绝缘层1145可以包括铁电部分1145a和非铁电部分1145b。铁电部分1145a和非铁电部分1145b可以是隧道绝缘层1145的不同部分。结晶晶种层1180可以被设置成或布置成在横向方向或水平方向上与隧道绝缘层1145的铁电部分1145a接触。结晶晶种层1180可以诱导与结晶晶种层1180接触的、铁电部分1145a中的非晶铁电材料的部分转变成结晶铁电层。
结晶晶种层1180可以包括结晶导电材料。结晶晶种层1180可以包括例如氮化钛(TiN)、氮化钽(TaN)、氧化铱(IrO2)、多晶硅、或其两种或更多种的组合。在一个实施例中，结晶晶种层1180可以具有晶体学优选的取向表面。作为示例，结晶晶种层1180可以具有(100)、(110)或(111)的优选取向表面(例如，使用米勒指数)。如图18B中所示，结晶晶种层1180在垂直方向(即z方向)上的厚度t31和结晶晶种层1180在横向方向(即x方向)上的厚度t41各自可以为2纳米(nm)至5纳米(nm)。
第一电极材料层1190可以具有比结晶晶种层1180低的电阻。第一电极材料层1190可以包括例如钨(W)、钼(Mo)、钴(Co)、钌(Ru)、或其组合。
参见图18A和18B，半导体器件40可以具有穿过电极层叠体2000并到达基底导电层1105的第一沟槽5。此外，半导体器件40可以包括沿第一沟槽5的侧壁表面顺序地设置的隧道绝缘层1145和选择器件层1150。
隧道绝缘层1145可以包括铁电部分1145a和非铁电部分1145b。铁电部分1145a可以被设置为与第一电极1210a、1210b、1210c、1210d、1210e和1210f接触，并且非铁电部分1145b可以被设置为与层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f接触。如所示，铁电部分1145a和非铁电部分1145b可以沿垂直于衬底1101的方向(即z方向)交替。也就是说，隧道绝缘层1145中的铁电部分1145a可以沿z方向不连续地位于隧道绝缘层1145中。
铁电部分1145a是隧道绝缘层1145的具有预定剩余极化的区域。可以根据经由第一电极1210a、1210b、1210c、1210d、1210e或1210f施加的写入电压来设置剩余极化。铁电部分1145a的剩余极化可以以非易失性方式来储存。
如上所述，在制造半导体器件40的过程中，可以通过使用结晶晶种层1180使铁电材料层结晶来产生铁电部分1145a。因此，铁电部分1145a可以在垂直方向(即z方向)上具有与第一电极1210a、1210b、1210c、1210d、1210e和1210f的厚度t11相对应的、5纳米(nm)至20纳米(nm)的宽度W11，并且非铁电部分1145b可以在垂直方向(即z方向)上具有与层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f的厚度t12相对应的、2纳米(nm)至20纳米(nm)的宽度W12。
隧道绝缘层1145可以包括例如氧化铪、氧化锆、氧化铪锆、或其组合。隧道绝缘层1145可以包括掺杂剂。掺杂剂可以包括例如碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、或其两种或更多种的组合。
隧道绝缘层1145可以具有结晶相。然而，铁电部分1145a和非铁电部分1145b可以具有彼此不同的晶体结构。作为示例，铁电部分1145a可以具有正交晶系的晶体结构，并且非铁电部分1145b可以具有四方晶系或单斜晶系的晶体结构。铁电部分1145a和非铁电部分1145b在横向方向(即x方向)上各自可以具有5纳米(nm)至15纳米(nm)的厚度。在一个实施例中，铁电部分1145a可以具有晶体学优选的取向表面。作为示例，铁电部分1145a可以具有(100)、(110)或(111)的优选取向表面。铁电部分1145a的优选取向表面可以与结晶晶种层1180的优选取向表面基本相同。另一方面，非铁电部分1145b可以具有或可以不具有晶体学优选的取向表面。当非铁电部分1145b具有晶体学优选的取向表面时，非铁电部分1145b的优选取向表面可以与铁电部分1145a的优选取向表面不同。
参见图18A和18B，选择器件层1150可以沿第一沟槽5的侧壁表面设置在隧道绝缘层1145上或与隧道绝缘层1145相邻。选择器件层1150可以是例如具有电易失性的开关器件层。选择器件层1150可以包括例如金属掺杂的氧化硅、或金属掺杂的过渡金属氧化物。过渡金属氧化物可以包括例如氧化铝、氧化钨、氧化锆、氧化铪等。掺杂在氧化硅中或过渡金属氧化物中的金属可以包括例如铜(Cu)、钨(W)、铌(Nb)、钛(Ti)、铝(Al)、镍(Ni)、锆(Zr)、钽(Ta)等。
当跨选择器件层1150施加小于预定阈值电压的电压时，电荷通过选择器件层1150的电阻可以相对较大，并且当施加等于或高于阈值电压的电压时，电荷通过选择器件层1150的电阻可以相对较小。因此，当施加小于预定阈值电压的电压时，选择器件层1150可以抑制流过隧道绝缘层1145的泄漏电流。
第二电极2160可以被设置在选择器件层1150上。第二电极2160可以包括导电材料。导电材料可以包括例如钨(W)、钛(Ti)、铜(Cu)、铝(Al)、氮化钨、氮化钛、氮化钽、硅化钨、硅化钛、硅化钽、或其两种或更多种的组合。
第一布线层1250可以被设置在第二电极2160上。第一布线层1250可以电连接到驱动半导体器件40的电路图案。在一个实施例中，第一布线层1250可以具有比第二电极2160低的电阻。
半导体器件40可以具有穿过电极层叠体2000并到达基底导电层1105的第二沟槽6。半导体器件40可以包括设置在第二沟槽6的内表面上的间隔件绝缘层1220、以及在间隔件绝缘层1220之间以填充第二沟槽6的导电连接图案1230。导电连接图案1230可以电连接到第二沟槽6之下的基底导电层1105。导电连接图案1230可以通过基底导电层1105电连接到第二电极2160。导电连接图案1230可以被电连接到设置在导电连接图案1230上或上方的第二布线层1255。第二布线层1255可以电连接到驱动半导体器件40的电路图案。在一个实施例中，第二布线层1255可以具有比导电连接图案1230低的电阻。
第一布线层1250和第二布线层1255可以通过第二上绝缘层1240而在横向方向上、在电极层叠体结构2000上彼此电绝缘。
在一些实施例中，当衬底1101是导体或者利用掺杂剂被高掺杂以具有导电性时，可以省略基底导电层1105。在这种情况下，第一沟槽5和第二沟槽6可以被形成为暴露到或延伸到衬底1101中。导电连接图案1230可以通过衬底1101电连接到第二电极2160。
根据另一个实施例，在第一电极1210a、1210b、1210c、1210d、1210e和1210f中，结晶晶种层1180可以执行第一电极材料层1190的功能。在这种情况下，第一电极1210a、1210b、1210c、1210d、1210e和1210f各自可以由单个的结晶晶种层1180来形成，而没有第一电极材料层1190。也就是说，该结晶晶种层1180可以被设置为填充相邻的层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f之间的空间。
根据上述的本公开的实施例，提供了一种电极层叠体，其具有交替地层叠或交替地设置在衬底上的层间绝缘层和第一电极。在这里，隧道绝缘层的与第一电极接触的部分可以被用作铁电部分，并且隧道绝缘层的与层间绝缘层接触的部分可以是基本上非铁电的部分。仅铁电部分充当用于储存剩余极化的存储元件，而非铁电部分将不同的铁电部分彼此分开，从而有效地抑制相邻的隧道结存储单元之间的极化干扰。结果，可以改善以三维结构层叠的隧道结存储单元的操作可靠性。
图19是示意性地示出根据本公开的另一实施例的制造半导体器件的方法的流程图。
参见图19，在操作S210中，在衬底上形成层叠体结构。在这里，层叠体结构包括交替层叠的层间绝缘层和层间牺牲层。层间绝缘层和层间牺牲层可以相对于彼此具有刻蚀选择性。
在操作S220中，形成穿过衬底上的层叠体结构的内部的沟槽。层间绝缘层和层间牺牲层的侧表面可以被暴露在沟槽的侧壁表面上。
在操作S230中，在沟槽的侧壁表面上形成非晶隧道材料层。隧道材料层可以包括例如氧化铪、氧化锆、氧化铪锆、或其两种或更多种的组合。在一个实施例中，隧道材料层可以包括掺杂剂。掺杂剂可包括例如碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、或其两种或更多种的组合。
在操作S240中，在非晶隧道材料层上形成选择器件层。选择器件层可以包括例如金属掺杂的氧化硅、或金属掺杂的过渡金属氧化物。过渡金属氧化物可以包括例如氧化铝、氧化钨、氧化锆、氧化铪等。掺杂在氧化硅中或过渡金属氧化物中的金属可以包括例如铜(Cu)、钨(W)、铌(Nb)、钛(Ti)、铝(Al)、镍(Ni)、锆(Zr)、钽(Ta)等。
在操作S250中，选择性地去除层间牺牲层以形成选择性地暴露非晶隧道材料层的凹陷。在一个实施例中，可以通过形成穿过衬底上的层叠体结构的第二沟槽、并且提供选择性地去除层间牺牲层(包括第二沟槽所共用的那些)的刻蚀剂来形成凹陷。
在操作S260中，在由非晶隧道材料层和层间绝缘层所共用的层间牺牲层的选择性刻蚀而产生的凹陷中形成结晶晶种层。结晶晶种层可以包括氮化钛(TiN)、氮化钽(TaN)、氧化铱(IrO2)和多晶硅中的至少一种。
在操作S270中，使用结晶晶种层相对于非晶隧道材料层执行结晶热处理。在一个实施例中，结晶热处理引起对非晶隧道材料层的与结晶晶种层接触的部分进行结晶以形成具有铁电性的预定晶体结构，以及对非晶隧道材料层的与层间绝缘层接触的部分进行结晶以形成具有非铁电特性的预定晶体结构。换句话说，当通过结晶热处理使非晶铁电材料层结晶时，结晶晶种层在结晶的铁电材料层中诱导出有区别的铁电晶体结构。作为示例，在非晶铁电材料层被结晶之后，具有铁电性的部分可以具有正交晶系的晶体结构，并且具有非铁电性的部分可以具有四方晶系或单斜晶系的晶体结构。
尽管未在图19中示出，但是在执行操作S270之后，还可以在结晶晶种层上和在由层间牺牲层的选择性刻蚀产生的凹陷中形成电极材料层。电极材料层可以与结晶晶种层构成第一电极。可选地，在执行操作S270之前，可以在结晶晶种层上形成电极材料层。接下来，可以执行结晶热处理。电极材料层可以包括例如钨(W)、钼(Mo)、钴(Co)、钌(Ru)、或其两种或更多种的组合。
根据实施例，在执行操作S270之后，可以在结晶的选择器件层上形成第二电极。第二电极可以包括导电材料层。导电材料层可以包括例如钨(W)、钛(Ti)、铜(Cu)、铝(Al)、氮化钨、氮化钛、氮化钽、硅化钨、硅化钛、硅化钽、或其两种或更多种的组合。
可以通过上述工艺来制造根据本公开的实施例的半导体器件。在下文中，将参照示出制造工艺的相应步骤的附图来描述根据实施例的制造半导体器件的方法。
图20至图27是示出根据本公开的实施例的制造半导体器件的方法的截面图。
参见图20，可以制备衬底1101。在一个实施例中，衬底1101可以是半导体衬底。可以在衬底1101上形成基底导电层1105。可以在基底导电层1105上形成层叠体结构1000。可以通过交替地层叠层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f以及层间牺牲层1120a、1120b、1120c、1120d、1120e和1120f来形成层叠体结构1000。可以在层叠体结构1000的最上层的层间牺牲层1120f上形成第一上绝缘层1130。
衬底1101、基底导电层1105、层叠体结构1000和第一上绝缘层1130的配置和形成方法可以与上面参考图4描述的实施例的衬底101、基底导电层105、层叠体结构100和第一上绝缘层130的配置和形成方法基本相同，并且在这里将不再重复。
参见图21，可以形成第一沟槽5以穿过层叠体结构1000和第一上绝缘层1130，并暴露基底导电层1105的一部分。沟槽5的配置和形成方法可以与上面参考图5描述的实施例的沟槽1的配置和形成方法基本相同。
随后，可以在第一沟槽5的内壁表面上和在第一沟槽5外部的第一上绝缘层1130上顺序地形成隧道材料层1140和选择器件层1150。隧道材料层1140可以被形成为在第一沟槽5的内壁表面上和在第一上绝缘层1130上的非晶铁电材料层。铁电材料层可以包括例如氧化铪、氧化锆、氧化铪锆、或其组合。在一个实施例中，铁电材料层1140可以包括掺杂剂。掺杂剂可以包括例如碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、或其两种或更多种的组合。可以通过使用例如原子层沉积方法、化学气相沉积方法等来形成隧道材料层1140。隧道材料层1140可以被形成为例如5纳米(nm)至15纳米(nm)的厚度。
选择器件层1150可以包括例如金属掺杂的氧化硅、或金属掺杂的过渡金属氧化物。过渡金属氧化物可以包括例如氧化铝、氧化钨、氧化锆、氧化铪等。掺杂在氧化硅中或过渡金属氧化物中的金属可以包括例如铜(Cu)、钨(W)、铌(Nb)、钛(Ti)、铝(Al)、镍(Ni)、锆(Zr)、钽(Ta)等。可以通过利用例如化学气相沉积方法、原子层沉积方法等来形成选择器件层1150。
参见图21和图22，可以各向异性地刻蚀隧道材料层1140和选择器件层1150，以去除形成在第一沟槽5的底表面上和第一上绝缘层1130的上表面上的隧道材料层1140和选择器件层1150。在一个实施例中，可以通过干法刻蚀方法来执行各向异性刻蚀。在另一个实施例中，可以通过回刻蚀方法来执行各向异性刻蚀。作为各向异性刻蚀的结果，第一沟槽5下方的基底导电层1105可以在第一沟槽5的底部处暴露，并且形成在第一上绝缘层1130的上表面上的隧道材料层1140和选择器件层1150可以被去除。
参见图22，可以用填充材料层1160来填充第一沟槽5。填充材料层1160的配置和形成方法可以与上面参考图8描述的实施例的填充材料层160的配置和形成方法基本相同。
参见图23，可以形成穿过层叠体结构1000并且选择性地暴露基底导电层1105的第二沟槽6。第二沟槽6的配置和形成方法可以与上面参考图9描述的实施例的第二沟槽2的配置和形成方法基本相同。
参见图24，可以选择性地去除层叠体结构1000的层间牺牲层1120a、1120b、1120c、1120d、1120e和1120f，以形成凹陷7并且留下层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f。在一个实施例中，选择性地去除层间牺牲层1120a、1120b、1120c、1120d、1120e和1120f的工艺可以与上面参考图10描述的实施例的选择性地去除层间牺牲层120a、120b、120c、120d、120e和120f的工艺相同。
随后，可以在层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f以及隧道材料层1140的暴露部分上形成结晶晶种层1180。结晶晶种层1180的配置和形成方法可以与上面参考图11描述的实施例的结晶晶种层180的配置和形成方法基本相同。
随后，可以使用结晶晶种层1180相对于隧道材料层1140执行结晶热处理。结晶热处理可以在400℃至1000℃的温度、并且在氧气气氛中或在惰性气体气氛中执行。惰性气体气氛可以是氮气气氛或氩气气氛。通过结晶热处理，如图24中所示，隧道材料层1140的一部分可以开发出铁电性质。
参见图25，在结晶热处理之后，隧道材料层1140可以被转变成具有铁电部分1145a和非铁电部分1145b的隧道绝缘层1145。铁电部分1145a是与结晶晶种层1180接触的部分，并且可以具有带有铁电性质的预定晶体结构。非铁电部分1145b是与层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f接触的部分，并且可以具有不显示铁电特性的晶体结构。作为示例，当隧道材料层1140包括氧化铪、氧化锆和氧化铪锆中的至少一种时，铁电部分1145a可以具有正交晶系的晶体结构，并且非铁电部分1145b可以具有四方晶系或单斜晶系的晶体结构。
随后，可以用导电材料层来填充其中形成了结晶晶种层1180的第二沟槽6和凹陷7，以形成第一电极材料层1190。第一电极材料层1190可以包括例如钨(W)、钼(Mo)、钴(Co)、钌(Ru)、或其组合。在形成第一电极材料层1190之后，可以另外执行关于第一电极材料层1190的平坦化工艺。
参见图25，在选择性地去除形成在第二沟槽6内部的结晶晶种层1180和第一电极材料层1190之后，可以在第二沟槽6中形成间隔件绝缘层1220和导电连接图案1230。选择性地去除结晶晶种层180和第一电极材料层1190的工艺、以及形成间隔件绝缘层1220和导电连接图案1230的工艺，可以与上面参考图12和图13描述的实施例中的选择性地去除结晶晶种层180和栅电极层190的工艺、以及形成间隔件绝缘层220和第一源极线连接图案230的工艺基本相同。
参见图26，可以选择性地去除第一沟槽5内部的填充材料层1160。可以通过应用各向同性刻蚀方法或各向异性刻蚀方法来去除第一沟槽5内部的填充材料层1160。接下来，可以用导电材料层来填充其中被去除了填充绝缘层1160的空间以形成第二电极2160。在一个实施例中，第二电极2160可以被形成为接触选择器件层1150。可以通过使用例如化学气相沉积方法、涂覆方法等来填充第一沟槽5。导电材料层可以包括例如钨(W)、钛(Ti)、铜(Cu)、铝(Al)、氮化钨、氮化钛、氮化钽、硅化钨、硅化钛、硅化钽、或其两种或更多种的组合。可以通过进一步的平坦化工艺来去除在第一沟槽5外部形成的导电材料层。
参见图27，可以在第一上绝缘层1130上形成第二上绝缘层1240。另外，可以在第二电极2160上形成第一布线层1250。类似地，可以在导电连接图案1230上形成第二布线层1255。第一布线层1250和第二布线层1255可以通过第二上绝缘层1240彼此电绝缘。
第二上绝缘层1240、第一布线层1250和第二布线层1255的配置和形成方法可以与上面参考图14描述的实施例的第二上绝缘层240、位线连接图案250和第二源极线连接图案255的配置和形成方法基本相同。
通过执行上述工艺，可以制造根据本公开的实施例的半导体器件。在其他实施例中，可以在形成图25中所示的第一电极材料层1190之后，相对于非晶隧道材料层1140执行上面关于图24和图25描述的使用结晶晶种层1180进行的结晶热处理。
根据另外的其他实施例，当衬底1101是导体或掺杂有高浓度掺杂剂以具有导电性时，可以省略基底导电层1105。在这种情况下，可以形成第一沟槽5和第二沟槽6以暴露衬底1101。
根据另外的实施例，在第一电极1210a、1210b、1210c、1210d、1210e和1210f中，结晶晶种层1180可以执行第一电极材料层1190的功能。在这种情况下，第一电极1210a、1210b、1210c、1210d、1210e和1210f可以由均匀的结晶晶种层1180来形成，而没有第一电极材料层1190。换句话说，在形成该结晶晶种层1180的过程中，该结晶晶种层1180可以被形成为填充相邻的层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f之间的空间。
如上所述，本公开的实施例可以提供制造三维半导体器件的方法，该三维半导体器件使用隧道绝缘层1145的铁电部分1145a作为存储层。当制造铁电部分1145a时，与非晶隧道材料层1140的区段或区域接触的结晶晶种层1180可以仅诱导隧道材料层1140的该部分具有支持铁电性的晶体结构。
通过采用上述方法，可以形成铁电部分1145a和非铁电部分1145b，并且所述铁电部分1145a和非铁电部分1145b在垂直于衬底的方向上交替。与整个隧道绝缘层1145具有铁电性的情况相比，当向第一电极材料层1190施加电压时，可以有效地抑制相邻的存储单元之间产生的极化干扰。结果，可以提高具有上述三维结构的存储单元的操作可靠性。
此外，根据本公开的实施例，通过控制层间绝缘层1110a、1110b、1110c、1110d、1110e和1110f的厚度，可以有效地控制在垂直方向上彼此分开的隧道结存储单元之间的间隔。作为示例，层间绝缘层的高度可以被减小到5纳米(nm)到20纳米(nm)，从而有效地提高半导体器件的存储单元密度。
以上已经出于说明性目的公开了本发明构思的实施例。本领域普通技术人员将理解，在不脱离如所附权利要求中公开的本发明构思的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (12)

1.一种半导体器件，包括：
衬底；
设置在所述衬底上的电极层叠体，所述电极层叠体包括：在垂直于所述衬底的方向上交替层叠的层间绝缘层和栅电极结构；
沟槽，其穿过所述电极层叠体以暴露所述层间绝缘层和所述栅电极结构的侧壁表面；
沿所述沟槽的侧壁表面设置的栅电介质层，所述栅电介质层包括铁电部分和非铁电部分；以及
与所述栅电介质层相邻设置的沟道层，
其中，所述铁电部分与所述栅电极结构接触，并且所述非铁电部分与所述层间绝缘层接触。
2.如权利要求1所述的半导体器件，
其中，所述铁电部分沿垂直于所述衬底的方向不连续地设置在所述栅电介质层中。
3.如权利要求1所述的半导体器件，
其中，所述栅电介质层包括氧化铪、氧化锆和氧化铪锆中的至少一种。
4.如权利要求1所述的半导体器件，
其中，所述铁电部分和所述非铁电部分具有不同的晶体结构。
5.如权利要求1所述的半导体器件，
其中，所述栅电极结构包括：
结晶晶种层，其被设置为与所述层间绝缘层和所述栅电介质层接触；以及
栅电极层，其被设置为与所述结晶晶种层接触。
6.如权利要求5所述的半导体器件，
其中，所述结晶晶种层包括氮化钛TiN、氮化钽TaN、氧化铱IrO2和多晶硅中的至少一种。
7.如权利要求5所述的半导体器件，
其中，所述栅电极层包括钨W、钼Mo、钴Co和钌Ru中的至少一种。
8.一种半导体存储器件，包括：
衬底；
设置在所述衬底上的电极层叠体，所述电极层叠体包括：在垂直于所述衬底的方向上交替层叠的层间绝缘层和第一电极；
沟槽，其穿过所述电极层叠体以暴露所述层间绝缘层和所述第一电极的侧壁表面；
沿所述沟槽的侧壁表面设置的隧道绝缘层，所述隧道绝缘层包括铁电部分和非铁电部分；
设置在所述隧道绝缘层上的选择器件层；以及
设置在所述选择器件层上的第二电极，
其中，所述铁电部分与所述第一电极接触，并且所述非铁电部分与所述层间绝缘层接触。
9.如权利要求8所述的半导体存储器件，
其中，所述选择器件层包括金属掺杂的氧化硅、或金属掺杂的过渡金属氧化物。
10.如权利要求8所述的半导体存储器件，
其中，所述第一电极包括：
结晶晶种层，其被设置为接触所述层间绝缘层和所述隧道绝缘层；以及
第一电极材料层，其被设置为接触所述结晶晶种层。
11.如权利要求8所述的半导体存储器件，
其中，所述隧道绝缘层包括氧化铪、氧化锆和氧化铪锆中的至少一种。
12.如权利要求8所述的半导体存储器件，
其中，所述铁电部分和所述非铁电部分具有不同的晶体结构。
CN201910911592.5A 2018-10-11 2019-09-25 具有铁电材料的半导体器件以及制造其的方法 Active CN111048521B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180121381A KR102638794B1 (ko) 2018-10-11 2018-10-11 강유전 물질을 포함하는 반도체 장치 및 그 제조 방법
KR10-2018-0121381 2018-10-11

Publications (2)

Publication Number Publication Date
CN111048521A true CN111048521A (zh) 2020-04-21
CN111048521B CN111048521B (zh) 2024-02-09

Family

ID=70160499

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910911592.5A Active CN111048521B (zh) 2018-10-11 2019-09-25 具有铁电材料的半导体器件以及制造其的方法

Country Status (3)

Country Link
US (2) US11244959B2 (zh)
KR (1) KR102638794B1 (zh)
CN (1) CN111048521B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112437959A (zh) * 2020-10-23 2021-03-02 长江先进存储产业创新中心有限责任公司 用于实现3D铁电非易失性数据储存的3D FeFET的架构、结构、方法和存储阵列
CN112466952A (zh) * 2020-11-27 2021-03-09 复旦大学 半导体器件及制造方法
CN113644078A (zh) * 2020-04-27 2021-11-12 爱思开海力士有限公司 半导体装置以及该半导体装置的制造方法
CN114639685A (zh) * 2020-12-15 2022-06-17 爱思开海力士有限公司 包括铁电层的半导体器件及其制造方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180134122A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
KR102638794B1 (ko) * 2018-10-11 2024-02-20 에스케이하이닉스 주식회사 강유전 물질을 포함하는 반도체 장치 및 그 제조 방법
US11515330B2 (en) * 2019-05-10 2022-11-29 Yung-Tin Chen Three-dimensional ferroelectric random-access memory (FeRAM)
US11024648B2 (en) * 2019-08-15 2021-06-01 Sandisk Technologies Llc Ferroelectric memory devices including a stack of ferroelectric and antiferroelectric layers and method of making the same
US11502104B2 (en) 2019-08-15 2022-11-15 Sandisk Technologies Llc Antiferroelectric memory devices and methods of making the same
US11430813B2 (en) * 2019-08-15 2022-08-30 Sandisk Technologies Llc Antiferroelectric memory devices and methods of making the same
US10937809B1 (en) * 2019-08-15 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing ferroelectric memory elements encapsulated by transition metal nitride materials and method of making thereof
US11011372B2 (en) * 2019-08-23 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
US11282848B2 (en) * 2020-05-18 2022-03-22 Sandisk Technologies Llc Three-dimensional memory device including ferroelectric-metal-insulator memory cells and methods of making the same
WO2021236166A1 (en) * 2020-05-18 2021-11-25 Sandisk Technologies Llc Three-dimensional memory device including ferroelectric-metal-insulator memory cells and methods of making the same
US11302716B2 (en) 2020-05-18 2022-04-12 Sandisk Technologies Llc Three-dimensional memory device including ferroelectric-metal-insulator memory cells and methods of making the same
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
DE102020127831A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherarray-gatestrukturen
US11538862B2 (en) * 2020-06-18 2022-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and manufacturing method thereof
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11587823B2 (en) * 2020-06-29 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
WO2022000486A1 (en) * 2020-07-03 2022-01-06 Yangtze Memory Technologies Co., Ltd. Method for reading and writing memory cells in three-dimensional feram
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) * 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
JP2022051465A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置
CN112470277A (zh) * 2020-10-23 2021-03-09 长江先进存储产业创新中心有限责任公司 用于3D NAND类型MFMIS FeFET以实现3D铁电非易失性数据存储的架构、方法和存储器单元
US11699765B2 (en) 2020-11-27 2023-07-11 Samsung Electronics Co., Ltd. Semiconductor device
KR102506456B1 (ko) * 2020-12-04 2023-03-07 포항공과대학교 산학협력단 반도체 메모리 소자 및 그의 제조방법
US11594553B2 (en) * 2021-01-15 2023-02-28 Sandisk Technologies Llc Three-dimensional ferroelectric memory device containing lattice-matched templates and methods of making the same
US20220262809A1 (en) 2021-02-12 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array and methods of forming same
JP2022145049A (ja) * 2021-03-19 2022-10-03 キオクシア株式会社 半導体記憶装置
US20220367493A1 (en) 2021-05-12 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Interface film to mitigate size effect of memory device
KR20230043634A (ko) * 2021-09-24 2023-03-31 에스케이하이닉스 주식회사 강유전층 및 금속 입자가 내장된 절연층을 포함하는 반도체 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070189056A1 (en) * 2006-02-15 2007-08-16 Samsung Electronics Co., Ltd. Stacked ferroelectric memory devices, methods of manufacturing the same, ferroelectric memory circuits and methods of driving the same
US20090261395A1 (en) * 2008-04-21 2009-10-22 Qimonda Ag Integrated Circuit Including a Ferroelectric Memory Cell and Method of Manufacturing the Same
CN101997002A (zh) * 2009-08-25 2011-03-30 韩国电子通信研究院 非易失性存储单元及其制造方法
US20140070290A1 (en) * 2012-09-10 2014-03-13 Kabushiki Kaisha Toshiba Ferroelectric memory and manufacturing method of the same
US20180130823A1 (en) * 2016-11-09 2018-05-10 SK Hynix Inc. Nonvolatile memory device and method of manufacturing the same
US20180151745A1 (en) * 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108447868A (zh) * 2016-05-04 2018-08-24 三星电子株式会社 半导体器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180131118A (ko) 2017-05-31 2018-12-10 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
KR102638794B1 (ko) * 2018-10-11 2024-02-20 에스케이하이닉스 주식회사 강유전 물질을 포함하는 반도체 장치 및 그 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070189056A1 (en) * 2006-02-15 2007-08-16 Samsung Electronics Co., Ltd. Stacked ferroelectric memory devices, methods of manufacturing the same, ferroelectric memory circuits and methods of driving the same
US20090261395A1 (en) * 2008-04-21 2009-10-22 Qimonda Ag Integrated Circuit Including a Ferroelectric Memory Cell and Method of Manufacturing the Same
CN101997002A (zh) * 2009-08-25 2011-03-30 韩国电子通信研究院 非易失性存储单元及其制造方法
US20140070290A1 (en) * 2012-09-10 2014-03-13 Kabushiki Kaisha Toshiba Ferroelectric memory and manufacturing method of the same
CN108447868A (zh) * 2016-05-04 2018-08-24 三星电子株式会社 半导体器件
US20180130823A1 (en) * 2016-11-09 2018-05-10 SK Hynix Inc. Nonvolatile memory device and method of manufacturing the same
US20180151745A1 (en) * 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113644078A (zh) * 2020-04-27 2021-11-12 爱思开海力士有限公司 半导体装置以及该半导体装置的制造方法
CN113644078B (zh) * 2020-04-27 2024-03-08 爱思开海力士有限公司 半导体装置以及该半导体装置的制造方法
CN112437959A (zh) * 2020-10-23 2021-03-02 长江先进存储产业创新中心有限责任公司 用于实现3D铁电非易失性数据储存的3D FeFET的架构、结构、方法和存储阵列
WO2022082743A1 (en) * 2020-10-23 2022-04-28 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd ARCITECTURE, STRUCTURE, METHOD AND MEMORY ARRAY FOR 3D FeFET TO ENABLE 3D FERROELETRIC NONVOLATILE DATA STORAGE
CN112466952A (zh) * 2020-11-27 2021-03-09 复旦大学 半导体器件及制造方法
CN114639685A (zh) * 2020-12-15 2022-06-17 爱思开海力士有限公司 包括铁电层的半导体器件及其制造方法

Also Published As

Publication number Publication date
KR20200044215A (ko) 2020-04-29
US20220123021A1 (en) 2022-04-21
US11825660B2 (en) 2023-11-21
KR102638794B1 (ko) 2024-02-20
US11244959B2 (en) 2022-02-08
CN111048521B (zh) 2024-02-09
US20200119047A1 (en) 2020-04-16

Similar Documents

Publication Publication Date Title
CN111048521B (zh) 具有铁电材料的半导体器件以及制造其的方法
CN108987400B (zh) 具有铁电层的半导体器件及其制造方法
US10964721B2 (en) Semiconductor devices including ferroelectric layer and methods of fabricating the same
US11424269B2 (en) Method of fabricating vertical memory device
US10079247B2 (en) Nonvolatile memory device and method of manufacturing the same
CN112349774B (zh) 具有铁电感应层的铁电存储器件及其制造方法
US10453514B2 (en) Ferroelectric memory device and method of manufacturing the same
KR102370620B1 (ko) 반도체 메모리 장치 및 도전체 구조물
CN113437072A (zh) 存储器器件、晶体管及形成存储单元的方法
US11961545B2 (en) Circuit design and layout with high embedded memory density
US20230209836A1 (en) Memory device and method for fabricating the same
CN117794248A (zh) 半导体存储器件
CN116997180A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant