CN111048478A - 半导体设备封装、电子组合件和其制造方法 - Google Patents

半导体设备封装、电子组合件和其制造方法 Download PDF

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李志成
陈俊辰
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Abstract

一种半导体设备封装包含载体、电子组件、连接元件和包封物。所述电子组件安置于所述载体的表面上。所述连接元件安置于所述表面上并且邻近于所述载体的边缘。所述包封物安置于所述载体的所述表面上。所述连接元件的一部分从所述包封物的上表面和边缘暴露。

Description

半导体设备封装、电子组合件和其制造方法
相关申请案的交叉参考
本申请案主张2018年10月12日申请的美国临时申请案第62/745,222号的优先权和权益，其内容以全文引用的方式并入本文中。
技术领域
本公开涉及半导体设备封装、电子组合件和其制造方法，且更具体地说，涉及包含从包封物的上表面和边缘暴露的连接元件的半导体设备封装和电子组合件及其制造方法。
背景技术
系统级封装(SIP)是包含多个芯片或芯片其它电子组件例如无源组件例如电容器和电阻器、连接器、天线等的封装。SIP已经广泛应用来多种电子产品例如车辆电子装置和消费型电子装置中。随着电子产品小型化趋势，散热和天线效率变成待解决问题。
发明内容
在一些实施例中，一种半导体设备封装包含载体、电子组件、连接元件和包封物。所述电子组件安置于所述载体的表面上。所述连接元件安置于所述表面上并且邻近于所述载体的边缘。所述包封物安置于所述载体的所述表面上。所述连接元件的一部分从所述包封物的上表面和边缘暴露。
在一些实施例中，一种电子组合件包含板结构和附接到所述板结构的半导体设备封装。所述板结构包含衬底和安置于所述衬底的表面上的图案化导电层。所述半导体设备封装包含载体、安置于所述载体的表面上的电子组件、以及安置于所述表面上并且邻近于所述载体的边缘的连接元件。所述包封物安置于所述载体的表面上并且包封所述电子组件。所述半导体设备封装附接到所述板结构，其中所述载体的边缘和所述包封物的边缘面向所述衬底的表面。
在一些实施例中，一种用于制造半导体设备封装的方法包含以下操作。将电子组件安置于载体上。在所述载体上形成包封物以包封所述电子组件。在所述载体上形成连接元件，其中所述连接元件的一部分从所述包封物的上表面和边缘暴露。
附图说明
本公开的一些实施例的方面从以下详细描述并与附图一起阅读时最佳理解。各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见任意增大或减小。
图1是根据本公开的一些实施例的的半导体设备封装的横截面图。
图1A、图1B、图1C、图1D、图1E、图1F、图1G和图1H说明根据本公开的一些实施例的制造半导体设备封装的操作。
图2是根据本公开的一些实施例的半导体设备封装的横截面图。
图3是根据本公开的一些实施例的半导体设备封装的横截面图。
图3A、图3B和图3C说明根据本公开的一些实施例的制造半导体设备封装的操作。
图4是根据本公开的一些实施例的半导体设备封装的横截面图。
图4A、图4B和图4C说明根据本公开的一些实施例的制造半导体设备封装的操作。
图5是根据本公开的一些实施例的半导体设备封装的横截面图。
图5A、图5B和图5C说明根据本公开的一些实施例的制造半导体设备封装的操作。
图6说明根据本公开的一些实施例的板结构的俯视图或布局。
图6A说明横贯如图6中所示的线BB'的板结构的横截面图。
图6B说明根据本公开的一些实施例的另一板结构的横截面图。
图7说明根据本公开的一些实施例的电子组合件的俯视图或布局。
图7A说明横贯如图7中所示的线CC'的电子组合件的横截面图。
图8说明根据本公开的一些实施例的板结构的俯视图或布局。
图8A说明横贯如图8中所示的线BB'的板结构的横截面图。
图8B说明根据本公开的一些实施例的另一板结构的横截面图。
图9说明根据本公开的一些实施例的电子组合件的俯视图或布局。
图9A说明横贯如图9中所示的线CC'的电子组合件的横截面图。
图10说明根据本公开的一些实施例的电子组合件的俯视图或布局。
图10A说明横贯如图10中所示的线CC'的电子组合件的横截面图。
图11是根据本公开的一些实施例的电子组合件的横截面图。
图12A说明根据本公开的一些实施例的另一电子组合件上的实验结果。
图12B说明根据本公开的一些实施例的如图7和图7A中所示的电子组合件上的实验结果。
图13A说明根据本公开的一些实施例的另一电子组合件的辐射图。
图13B说明根据本公开的一些实施例的图13A的电子组合件上的实验结果。
图14A说明根据本公开的一些实施例的如图7和图7A中所示的电子组合件的辐射图。
图14B说明根据本公开的一些实施例的如图14A中所示的电子组合件上的实验结果。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然，这些只是实例且并不意图为限制性的。举例来说，在以下描述中，第一特征形成于第二特征上方或上可包含其中第一特征和第二特征形成或安置成直接接触的实施例，且也可包含其中额外特征形成或安置于第一特征和第二特征之间，使得第一特征和第二特征不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
除非另外说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等等的空间描述是相对于图中所示的取向来指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何取向或方式在空间上布置，其限制条件为此类布置并不偏离本公开的实施例的优点。
本公开是针对半导体设备封装和电子组合件及其制造方法。半导体设备封装包含不包封物部分包封的连接元件，其中所述连接元件的一部分从包封物的上表面和边缘暴露。从包封物的上表面和边缘暴露的连接元件允许半导体设备封装垂直粘合到板结构以形成电子组合件。连接元件的配置可节省板结构的面积，改进散热效率并且增加电子组合件的传输性能。
图1是根据本公开的一些实施例的半导体设备封装1a的横截面图。如图1中所示，半导体设备封装1a包含载体10、一或多个电子组件111和112、包封物12和连接元件13。载体10可包含衬底、插入件、印刷电路板等。载体10可包含嵌入于载体10中和/或安置于载体10的表面10S上的电路。载体10可包含导电垫、迹线和/或互连件(例如导电通孔)。载体10可包含重布层(RDL)结构。载体10的材料可包含但不限于陶瓷、半导体材料、电介质材料(例如环氧树脂类材料(例如FR4)、树脂类材料(例如双马来酰亚胺-三嗪(BT)))、预浸材料(例如预浸坯料或pp)、玻璃或其它合适的材料。
电子组件111和电子组件112安置于载体10的表面10S上。电子组件111和电子组件112可电连接到载体10，并且可通过载体10的电路电连接到彼此。电子组件111可包含但不限于例如半导体设备111。电子组件111可包含但不限于例如集成电路(IC)、其中具有电路的半导体裸片或芯片、微机电系统(MEMS)设备、功率裸片、功率控制器、放大器、滤波器、传感器等。载体10支撑电子组件111。电子组件111通过连接元件(图1中未示出)粘合或附接到载体10。电子组件111通过连接元件(图1中未示出)粘合或附接到载体10的导电垫(图1中未示出)。虽然为简单起见在图1中仅示出一个电子组件111，但预期半导体设备封装1a可包含更多电子组件111。电子组件112可包含但不限于例如无源组件(例如电阻器、电容器、电感器、变压器、等)。虽然为简单起见在图1中仅示出一个电子组件112，但预期半导体设备封装1a可包含更多电子组件112。
连接元件13安置于载体10的表面10S上。连接元件13可安置为邻近于载体10的边缘10E。连接元件13可包含焊接材料例如锡，或其它合适的导电材料例如金属或合金。连接元件13电连接到载体10。连接元件13可通过载体10的电路进一步电连接到电子组件111和/或电子组件112。在一些其它实施例中，连接元件13可能并不电连接到载体10。连接元件13粘合或附接到载体10的导电垫11。虽然为简单起见在图1中仅示出一个连接元件13，但预期半导体设备封装1a可包含更多连接元件13。
包封物12安置于载体10的表面10S上，并且包封电子组件111和112。在一些实施例中，包封物12可部分或完全包封电子组件111和112的侧边缘。包封物12可进一步包封电子组件111和112的上表面，或替代地暴露电子组件111和112的上表面。包封物可包含较厚部分12A和较薄部分12B。较厚部分12A包封电子组件111和112，并且邻近于连接元件13的第一侧13L。较薄部分12B安置于连接元件13的第二侧13R与载体10的边缘10E之间。包封物12的较薄部分12B比厚部分12A薄。较薄部分12B中的包封物12的上表面121低于较厚部分12A中的上表面，且因此表面122归因于较厚部分12A与较薄部分12B之间的厚度差而形成。较薄部分12B部分地包封连接元件13的外侧，且连接元件13的一部分从包封物12的上表面121突出，并且从包封物12的边缘123暴露。在一些实施例中，包封物12的边缘123可与载体10的边缘10E大体上共平面。包封物12包含但不限于例如模制材料。借助于实例模制材料可包含聚合树脂例如聚酰亚胺、环氧树脂等。包封物12包含但不限于例如填料或颗粒(例如氧化硅等)。包封物12可为不透明的。较厚部分12A和较薄部分12B可由相同材料并且通过相同工艺形成。
连接元件13竖向大于包封物12的上表面121。连接元件13的一部分在包封物12的上表面121上方延伸或扩展以用于外部连接。在一些实施例中，连接元件13与包封物12的表面122隔开或间隔开，且因此在包封物12的较厚部分12A与连接元件13的第一侧13L之间形成间隙。在一些实施例中，连接元件13的部分13P在平面AA'上方延伸或扩展(其为包封物12的边缘123的虚扩展)以用于外部连接。
在一些实施例中，连接元件13可包含具有连接到彼此的不同轮廓的数个结构。借助于实例，连接元件13包含邻近于载体10的表面10S的连接结构13A，以及安置于连接结构13A上的另一连接结构13C。在一些实施例中，连接结构13A和连接结构13C各自可具有曲线轮廓。借助于实例，连接结构13A和连接结构13C各自具有球形连接结构。连接结构13A和连接结构13C可与彼此接触。连接元件13可另外包含但不限于安置于连接结构13A与连接结构13C之间的另一连接结构13B。连接结构13B可具有大致上直线并且倾斜的轮廓。借助于实例，连接结构13B可包含截锥形连接结构。连接元件13可具有安置于连接结构13A与连接结构13B之间的颈部部分，以及安置于连接结构13B与连接结构13C之间的另一颈部部分。连接结构13A、连接结构13B和连接结构13C各自可具有沿着平行于载体10的表面10S的方向所测量的最大宽度。连接结构13C的最大宽度W3大于连接结构13B的最大宽度W2，且连接结构13B的最大宽度W2大于连接结构13A的最大宽度W1。
在一些实施例中，连接结构13A、连接结构13B和连接结构13C中的至少一些可对称地安置。举例来说，连接结构13A和连接结构13C各自可具有垂直于载体10的表面10S的虚中心线，且连接结构13C的虚中心线C3与连接结构13A的虚中心线C1大体上对准。在一些替代实施例中，连接结构13A、连接结构13B所述连接结构13C中的至少一些可不对称地安置。
在一些实施例中，如图1中所说明，连接元件13的连接结构13C从包封物12的边缘123突出。在一些替代实施例中，如图2中所说明，连接元件13的连接结构13C可与包封物12的边缘123大体上共平面。
虽然图1中未说明，但预期图案化导电层(其可包含例如天线辐射方向图、电路布局、电感器、电容器或其它电组件)可安置于载体10上或包封物12上。
图1A、图1B、图1C、图1D、图1E、图1F、图1G和图1H说明根据本公开的一些实施例的制造半导体设备封装的操作。参考图1A，提供载体衬底10a。载体衬底10a可包含圆形载体例如载体晶片，或矩形载体例如载体条带或载体面板。载体衬底10a可包含如所参考图1所说明和描述的数个载体10。载体衬底10a可包含载体10的行或列，或载体10的阵列。电子组件111和电子组件112安置于载体衬底10a上。电子组件111和112可形成于载体衬底10a上，或通过例如表面贴装技术(SMT)粘合到载体衬底10a。连接结构131安置于载体衬底10a上。连接结构131可包含导电材料(例如金属、合金等)。连接结构131可包含焊接材料例如焊料球或焊膏。电子组件111、112和连接元件13被包封物12a包封。如图1A中所示的线SS'表示划线或切割线。
可部分移除包封物12a以暴露连接结构131。如图1B和图1C中所说明，可以多步方式图案化包封物12a。参考图1B，可移除包封物12a的一部分以形成具有第一凹部12r1的包封物12b。借助于实例，移除在连接结构131上方的包封物12a的部分以形成包含较厚部分12A和较薄部分12B的包封物12b。较厚部分12A安置于电子组件111和112上方，而较薄部分12B安置于连接结构131上方。在一些实施例中，可机械形成第一凹部12r1。举例来说，可使用切割机例如轮切割机部分地移除包封物12a而非切穿包封物12a。在一些实施例中，第一凹部12r1的侧壁大体上垂直于载体衬底10a的表面。
参考图1C，再次移除在连接结构131上方的包封物12b的部分以形成暴露连接结构131的第二凹部21r2。在一些实施例中，可通过但不限于光学切割例如激光切穿第一凹部12r1，形成暴露连接结构131的第二凹部21r2，来图案化包封物12b。第一凹部21r1和第二凹部21r2共同形成凹部21r，且第一凹部21r1的宽度大于第二凹部21r2的宽度，因此包封物12b可具有通过光学切割形成的倾斜轮廓，以及通过机械切割形成的垂直轮廓。在一些替代实施例中，可以单步方式例如通过光学切割等暴露连接结构131，且凹部21r可具有指定的轮廓。
参考图1D和图1E，在连接结构131上形成连接结构132。在一些实施例中，可通过例如但不限于球贴装或植入技术将连接结构132安置于连接结构131上。借助于实例，如图1D和图1E中所说明，可借助于经图案化模具板14将连接结构132安置于连接结构131上。连接结构132可包含焊膏或焊料球。连接结构132的材料可与连接结构131的材料相同或不同。
在一些替代实施例中，可通过借助于经图案化模具板14的模板印刷将连接结构132安置于连接结构131上。举例来说，可如图1F中所说明将连接结构132施配于经图案化模具板14上，并且接着推动到凹部12r，从而如图1E中所说明覆盖连接结构131。
参考图1G，可如图1F中所示对连接结构131和132执行回焊操作，以形成连接元件13。参考图1H，如图1G中所示，可对所述结构执行单粒化操作或切割操作。在一些实施例中，可执行另一回焊操作以形成半导体设备封装1a，其中如图1中所示，连接元件13从包封物12的边缘123突出。在一些替代实施例中，可省略在单粒化操作之后的回焊操作，且可如图2中所示出形成其中连接元件13与包封物12的边缘123大体上共平面的的半导体设备封装1b。
图2是根据本公开的一些实施例的半导体设备封装1b的横截面图。半导体设备封装1c类似于如参考图1所说明和描述的半导体设备封装1a，不同之处在于连接元件13与包封物12的边缘123大体上共平面。
图3是根据本公开的一些实施例的半导体设备封装1c的横截面图。半导体设备封装1b类似于如所参考图1所说明和描述的半导体设备封装1a，不同之处在于连接结构13A、连接结构13B和连接结构13C不对称地安置。借助于实例，连接结构13C的虚中心线C3朝向包封物12的边缘123偏离连接结构13A的虚中心线C1。不对称设计可促进与减小量的连接元件13的外部连接。
图3A、图3B和图3C说明根据本公开的一些实施例的制造半导体设备封装的操作。参考图1A，提供载体衬底10a。电子组件111和电子组件112安置于载体衬底10a上。电子组件111和112可形成于载体衬底10a上，或通过例如表面贴装技术(SMT)粘合到载体衬底10a。连接结构131安置于载体衬底10a上。连接结构131可包含导电材料(例如金属、，等)。连接结构131可包含焊接材料例如焊料球或焊膏。一种包封物12a包封电子组件111、112和连接元件13。
可部分移除包封物12a以暴露连接结构131。可以多步方式图案化包封物12a。参考图3A，可移除包封物12a的一部分以形成具有凹部12r的包封物12d。借助于实例，移除在连接结构131上方的包封物12a的部分，以形成包含较厚部分12A和较薄部分12B的包封物12d。较厚部分12A是在电子组件111和112上方，而较薄部分12B是在连接结构131上方。再次参考图3A，再次移除在连接结构131上方的包封物12d的部分，以暴露连接结构131。在一些实施例中，可通过但不限于光学切割例如激光切割图案化包封物，以形成凹部12r，从而暴露连接结构131。图3A中示出的操作可类似于图1B和图1C中示出的操作，不同之处在于图1B中移除的部分12d在图3A中示出的操作期间朝向划线SS'(或右侧)移位。换句话说，移除在连接结构131上方但不整体都在连接结构131的顶部上的包封物12a的部分；和接着移除覆盖连接结构131的包封物12d以暴露连接结构131。
参考图3B，连接结构132通过凹部12r形成于连接结构131上。连接结构132可通过例如但不限于如图1D或图1F中所描述的球贴装技术或印刷技术形成于连接结构131上。连接结构132可包含焊膏或焊料球。连接结构132的材料可与连接结构131的材料相同或不同。
参考图3C，可对连接结构131和132执行回焊操作以形成连接元件13。如图3C中所示，可对所述结构执行单粒化操作或切割操作。在一些实施例中，可在单粒化操作之后执行另一回焊操作以形成半导体设备封装1c，其中连接元件13从包封物12的边缘123突出。在一些实施例中，可省略在单粒化操作之后的回焊操作，且可形成其中连接元件13与包封物12的边缘123大体上共平面的的半导体设备封装。由于凹部12r朝向划线SS'移位，因此连接元件13具有不对称轮廓。举例来说，连接结构13C的虚中心线C3朝向包封物12的边缘123偏离连接结构13A的虚中心线C1。不对称设计可促进与减小量的连接元件13的外部连接。
图4是根据本公开的一些实施例的半导体设备封装1d的横截面图。如图4中所示出，半导体设备封装1d包含载体10、一或多个电子组件111和112、包封物12和连接元件15。与半导体设备封装1a相比，半导体设备封装1d的连接元件15可包含插入到包封物12中的金属夹，例如铜夹。借助于实例，连接元件15可包含邻近于载体10的表面10S的第一连接结构15A，以及安置于第一连接结构15A上的第二连接结构15B。第一连接结构15A具有沿着垂直于载体10的表面10S的方向延伸的大致上直线轮廓。第二连接结构15B连接到第一连接结构15A的末端并且沿着平行于载体10的表面10S的方向延伸。第二连接结构15B可包含与上表面121大体上共平面或替代地从上表面121突出的上表面15B1。第二连接结构15B可包含与包封物12的边缘123大体上共平面或替代地从边缘123突出的边缘表面15B2。连接元件15的材料的实例可包含例如但不限于铜(Cu)、银(Ag)、铝(Al)、其它金属或合金、或其它导电材料。
图4A、图4B和图4C说明根据本公开的一些实施例的制造半导体设备封装的操作。参考图4A，提供载体衬底10a。电子组件111和电子组件112安置于载体衬底10a上。电子组件111和112可形成于载体衬底10a上，或通过例如表面贴装技术(SMT)粘合到载体衬底10a。连接元件15形成于载体衬底10a的表面10S上。在一些实施例中，连接元件15形成于导电垫11上并且电连接到所述导电垫。包封物12a'包封电子组件111、112和连接元件15。如图4A中所示的线SS'表示划线或切割线。
参考图4B，移除包封物12a'的一部分以形成包封物12b'。通过例如磨削移除包封物12a'的一部分以暴露导电元件15。参考图4C，可执行单粒化操作或切割操作以形成如图4中所示的半导体设备封装1d。可在单粒化操作之后执行表面处理操作以移除毛刺(其可为在单粒化期间产生)或其它不平坦结构。
图5是根据本公开的一些实施例的半导体设备封装1e的横截面图。如图5中所示出，半导体设备封装1e包含载体10、一或多个电子组件111和112、包封物12和导电结构16。与半导体设备封装1a相比，半导体设备封装1e的导电结构16安置为邻近于包封物12的边缘123。导电结构16可包含金属接脚例如铜接脚。导电结构16可覆盖包封物12的边缘123。导电结构16可包含与包封物12的上表面121大体上共平面或替代地从上表面121突出的上表面161。导电结构16的边缘162可与载体10的边缘10E大体上共平面，或替代地从边缘10E突出。导电结构16的材料的实例可包含例如但不限于铜(Cu)、银(Ag)、铝(Al)、其它金属或合金、或其它导电材料。
图5A、图5B和图5C说明根据本公开的一些实施例的制造半导体设备封装的操作。参考图5A，提供载体衬底10a。电子组件111和电子组件112安置于载体衬底10a上。电子组件111和112可形成于载体衬底10a上，或通过例如表面贴装技术(SMT)粘合到载体衬底10a。导电结构16形成于载体衬底10a的表面10S上。在一些实施例中，导电结构16形成于导电垫11上并且电连接到所述导电垫。包封物12a'包封电子组件111、112和导电结构16。如图5A中所示的线SS'表示划线或切割线。
参考图5B，移除包封物12a'的一部分以形成包封物12b'。通过例如磨削移除包封物12a'的一部分以暴露导电结构16。参考图5C，可执行单粒化操作或切割操作以形成如图5中所示的半导体设备封装1e。可在单粒化操作之后执行表面处理操作以移除毛刺(其可为在单粒化期间产生)或其它不平坦结构。
图6说明根据本公开的一些实施例的板结构2的俯视图或布局，且图6A说明横贯如图6中所示的线BB'的板结构2的横截面图。参考图6和图6A，板结构2包含衬底20和安置于衬底20的表面20S上的图案化导电层22。衬底20可类似于如参考图1描述和说明的载体10。图案化导电层22可包含导电垫、迹线、通孔。在一些实施例中，板结构2另外包含安置于衬底20上的保护层21。保护层21可包含绝缘材料、电介质材料、钝化材料、焊料掩模材料或其它合适材料。保护层21可部分地覆盖图案化导电层22，并且部分地暴露图案化导电层22和衬底20的表面20S。举例来说，保护层21可配置为焊料掩模，且图案化导电层22可以被称作非焊料掩模(NSMD)的垫。在一些实施例中，其它电子组件例如控制器芯片等可安置于衬底20上，并且电连接到图案化导电层22。
图6B说明根据本公开的一些实施例的另一板结构的横截面图。参考图6B，板结构2'类似于如参考图6A描述和说明的板结构2，不同之处在于焊接结构26安置于图案化导电层22上。焊接结构26覆盖图案化导电层22。焊接结构26可包含可有助于粘合本公开的半导体设备封装的焊接材料。
图7说明根据本公开的一些实施例的电子组合件的俯视图或布局，且图7A说明横贯如图7中所示的线CC'的电子组合件3的横截面图。参考图7和图7A，电子组合件3包含半导体设备封装1a(如参考图1所描述和说明)和板结构2(如参考图6所描述和说明)。半导体设备封装1a通过连接元件13附接到板结构2，其中载体10的边缘10E和包封物12的边缘123面向衬底20的表面20S。连接元件13可与图案化导电层22的上表面和边缘接触，以增强半导体设备封装1a和板结构2之间的粘合力。预期，电子组合件3中的半导体设备封装1a可替换为如参考图2、图3、图4或图5描述和说明的)半导体设备封装1b、1c、1d或1e。预期，电子组合件3中的板结构2可替换为如参考图6B描述和说明的)板结构2'。半导体设备封装1a以垂直方式即以板结构2的大部分区域不被覆盖半导体设备封装1a的方式粘合到板结构2。因此，可很好地消散半导体设备封装1a和/或板结构2中的电子组件产生的热量。
图8说明根据本公开的一些实施例的板结构2a的俯视图或布局，且图8A说明横贯如图8中所示的线BB'的板结构2a的横截面图。参考图8和图8A，板结构2a类似于如所参考图6和图6A所说明和描述的板结构2，不同之处在于保护层21覆盖衬底20的表面20S，部分地覆盖图案化导电层22并且部分地暴露图案化导电层22。举例来说，保护层21可配置为焊料掩模，且图案化导电层22可以被称作焊料掩模界定(SMD)的垫。
图8B说明根据本公开的一些实施例的另一板结构的横截面图。参考图8B，板结构2'类似于如参考图8A描述且说明的板结构2a，不同之处在于焊接结构26安置于图案化导电层22上。焊接结构26覆盖图案化导电层22。焊接结构26可包含可有助于粘合本公开的半导体设备封装的焊接材料。
图9说明根据本公开的一些实施例的电子组合件4的俯视图或布局，且图9A说明横贯如图9中所示的线CC'的电子组合件4的横截面图。参考图9和图9A，电子组合件4包含半导体设备封装1d(如参考图4描述和说明)和板结构2a(如参考图8和图8A描述和说明)。半导体设备封装1d通过焊接结构26附接到板结构2a，其中载体10的边缘10E和包封物12的边缘123面向衬底20的表面20S，且焊接结构26电连接连接元件15。焊接结构26可在半导体设备封装1d放置在板结构2a上之后形成，或焊接结构26可在半导体设备封装1d放置在板结构2a'(如参考图8B所描述和说明)上之前形成于图案化导电层22上。预期，电子组合件4中的半导体设备封装1d可替换为如参考图1、图2、图3或图5描述和说明的)半导体设备封装1a、1b、1c或1e。预期，电子组合件4中的板结构2a可替换为如参考图8B描述和说明的)板结构2a'。
图10说明根据本公开的一些实施例的电子组合件5的俯视图或布局，且图10A说明横贯如图10中所示的线CC'的电子组合件5的横截面图。参考图10和图10A，电子组合件5包含半导体设备封装1e(如参考图5所描述和说明)和板结构2a'(如参考图8B描述和说明)。半导体设备封装1e通过焊接结构26附接到板结构2a'，其中载体10的边缘10E和包封物12的边缘123面向衬底20表面20S，且焊接结构26电连接导电结构16。在一些实施例中，导电结构16安置于包封物12中，且焊接结构26将导电结构16的上表面和边缘连接到图案化导电层21。导电结构16和焊接结构26可共同形成连接元件。预期，电子组合件5中的半导体设备封装1e可替换为如参考图1、图2、图3或图4描述和说明的)半导体设备封装1a、1b、1c或1d。预期，电子组合件4中的板结构2a可替换为如参考图8和图8A描述和说明的)板结构2a。
图11是根据本公开的一些实施例的电子组合件6的横截面图。如图11中所示出，电子组合件6类似于如参考图7A描述和说明的电子组合件3，不同之处在于粘合增强层18安置于衬底20上。粘合增强层18可覆盖连接元件13，以及保护层21的一部分。粘合增强层18可包含胶体层。粘合增强层18可包含绝缘层。预期，粘合增强层18可应用于如参考图9或图10描述和说明的)电子组合件4或5。
图12A说明根据本公开的一些实施例的另一电子组合件上的实验结果。参考图12A，控制器芯片50安置于两个功率系统级封装(SIP)类型的封装52之间。SIP封装52的大部分区域与板结构接触，且因此从SIP封装52产生的热量可能并不相对很好地消散且可不利地影响控制器芯片50。
图12B说明根据本公开的一些实施例的如所参考图7和图7A所说明和描述的电子组合件3上的实验结果。参考图12B，半导体设备封装的较小区域与板结构2直接接触，且因此从电子组合件3的半导体封装1a、1b、1c、1d或1e产生的热量相对很好地消散。
图13A说明根据本公开的一些实施例的另一电子组合件的辐射图。参考图13A，控制器芯片50安置于两个天线封装54之间。天线封装54安置为以并列方式邻近于控制器芯片50。电子组合件当在大约为2.4GHz的频带中工作时可具有大约为-1.43dBi的峰值增益。电子组合件当在大约为2.4GHz的频带中工作时可具有大约为32％的天线效率。
图13B说明根据本公开的一些实施例的如图13A中所示的电子组合件上的实验结果。参考图13B，电子组合件当在大约为2.4GHz的频带中工作时可具有大约为-19dB的回程损耗(例如S11参数)。
图14A说明根据本公开的一些实施例的如图7和图7A中所示的电子组合件3的辐射图。电子组合件当在大约为2.4GHz的频带中工作时可具有大约为1.3dBi的峰值增益。电子组合件当在大约为2.4GHz的频带工作时可具有大约为60％的天线效率。
图14B说明如图7和图7A中所示的电子组合件3上的实验结果。参考图14B，电子组合件当在大约为2.4GHz的频带中工作时可具有大约为-26.5dB的回程损耗(例如S11参数)。
在本公开的一些实施例中，半导体设备封装包含部分被包封物包封的连接元件，其中连接元件的一部分从包封物的上表面和边缘暴露。从包封物的上表面和边缘暴露的连接元件允许半导体设备封装垂直粘合到板结构以形成电子组合件，使得半导体设备封装与板结构之间的接触面积最小化。连接元件的配置可节省板结构的面积，改进散热效率并且增加电子组合件的传输性能。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。
如本文中所使用，术语“大约”、“基本上”、“大体上”以及“约”用以描述和考量小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)的变化范围。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么可认为所述两个数值“基本上”相同或相等。举例来说，“基本上”平行可能是指相对于0°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°、或小于或等于±0.05°)的角度变化范围。举例来说，“基本上”垂直可指相对于90°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°、或小于或等于±0.05°)的角度变化范围。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地指定为范围极限的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。所述说明可能未必按比例绘制。由于制造过程和公差，本公开中的艺术再现与实际装置之间可存在区别。可存在并未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此类修改意图在所附权利要求书的范围内。虽然本文中所公开的方法是参考按特定次序执行的特定操作描述的，但是应理解，这些操作可组合、细分或重新排序以形成等效方法而不脱离本公开的教示内容。因此，除非本文中特别指示，否则操作的次序和分组不是对本公开的限制。

Claims (20)

1.一种半导体设备封装，其包括：
载体；
电子组件，其安置于所述载体的表面上；
连接元件，其安置于所述表面上并且邻近于所述载体的边缘；和
包封物，其安置于所述载体的所述表面上，其中所述连接元件的一部分从所述包封物的上表面和边缘暴露。
2.根据权利要求1所述的半导体设备封装，其中所述包封物包含包封所述电子组件并且邻近于所述连接元件的第一侧的较厚部分，以及在所述连接元件的第二侧与所述载体的所述边缘之间的较薄部分。
3.根据权利要求1所述的半导体设备封装，其中连接元件的所述部分从所述包封物的所述上表面突出。
4.根据权利要求1所述的半导体设备封装，其中连接元件的所述部分从所述包封物的所述边缘突出。
5.根据权利要求1所述的半导体设备封装，其中所述连接元件包括邻近于所述载体的所述表面的第一连接结构，以及安置于所述第一连接结构上的第二连接结构。
6.根据权利要求5所述的半导体设备封装，其中所述第一连接结构和所述第二连接结构各自具有曲线轮廓。
7.根据权利要求6所述的半导体设备封装，其中所述第一连接结构和所述第二连接结构各自具有沿着平行于所述载体的所述表面的方向所测量的最大宽度，且所述第二连接结构的所述最大宽度大于所述第一连接结构的所述最大宽度。
8.根据权利要求5所述的半导体设备封装，其中所述第一连接结构和所述第二连接结构各自具有垂直于所述载体的所述表面的虚中心线，所述第二连接结构的所述虚中心线线朝向所述包封物的所述边缘偏离所述第一连接结构的所述虚中心。
9.根据权利要求5所述的半导体设备封装，其另外包括安置于所述第一连接结构与所述第二连接结构之间的第三连接结构，其中所述第三连接结构具有大体为直线且倾斜的轮廓。
10.根据权利要求5所述的半导体设备封装，其中所述第一连接结构沿着垂直于所述载体的所述表面的方向延伸，且所述第二连接结构连接到所述第一连接结构并且沿着平行于所述载体的所述表面的方向延伸。
11.根据权利要求10所述的半导体设备封装，其中所述第二连接结构与所述包封物的所述上表面和所述边缘大体上共平面。
12.一种电子组合件，其包括：
板结构，其包括：
衬底；和
图案化导电层，其安置于所述衬底的表面上；和
半导体设备封装，其附接到所述板结构，所述半导体设备封装包括：
载体；
电子组件，其安置于所述载体的表面上；
连接元件，其安置于所述表面上并且邻近于所述载体的边缘；和
包封物，其安置于所述载体的所述表面上并且包封所述电子组件，
其中所述半导体设备封装附接到所述板结构，其中所述载体的所述边缘和所述包封物的边缘面向所述衬底的所述表面。
13.根据权利要求12所述的电子组合件，其中所述板结构另外包括安置于所述衬底的所述表面上并且部分地覆盖所述图案化导电层的保护层。
14.根据权利要求12所述的电子组合件，其中间隙形成于所述包封物与所述连接元件之间。
15.一种用于制造电子组合件的方法，其包括：
将电子组件安置于载体上；
在所述载体上形成包封物以包封所述电子组件；和
在所述载体上形成连接元件，其中所述连接元件的一部分从所述包封物的上表面和边缘暴露。
16.根据权利要求15所述的方法，其中所述形成所述包封物和所述连接元件包括：
在所述载体上形成第一连接结构；
形成包封所述第一连接结构的所述包封物；
部分地暴露所述第一连接结构；和
在所述第一导电结构上形成第二连接结构。
17.根据权利要求16所述的方法，其中所述暴露所述第一连接结构和所述形成所述第二连接结构包括：
部分地移除所述包封物以在所述第一连接结构上方在所述包封物中形成第一凹部；
通过所述第一凹部部分地移除所述包封物以在所述包封物中形成暴露所述第一连接结构的第二凹部，其中所述第一凹部和所述第二凹部共同形成所述凹部；和
在所述凹部中形成所述第二连接结构。
18.根据权利要求17所述的方法，其中所述第一凹部的宽度大于所述第二凹部的宽度。
19.根据权利要求16所述的方法，其中所述第一连接结构和所述第二连接结构包括焊接材料，且所述方法另外包括对所述第一连接结构和所述第二连接结构执行回焊操作。
20.根据权利要求15所述的方法，其另外包括：
在所述衬底的表面上提供包括衬底和图案化导电层的板结构；和
将所述半导体设备封装的所述连接元件附接到所述板结构的所述图案化导电层，
其中所述载体的边缘和所述包封物的所述边缘面向所述衬底的所述表面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3572796B8 (en) 2008-10-27 2023-01-18 Genalyte, Inc. Biosensors based on optical probing and sensing
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4580633B2 (ja) * 2003-11-14 2010-11-17 スタンレー電気株式会社 半導体装置及びその製造方法
KR100586698B1 (ko) * 2003-12-23 2006-06-08 삼성전자주식회사 수직 실장된 반도체 칩 패키지를 갖는 반도체 모듈
TWI298198B (en) * 2006-05-30 2008-06-21 Advanced Semiconductor Eng Stackable semiconductor package
US8476129B1 (en) 2010-05-24 2013-07-02 MCube Inc. Method and structure of sensors and MEMS devices using vertical mounting with interconnections
JP2013110287A (ja) * 2011-11-22 2013-06-06 Yazaki Corp 電子部品モジュール
KR20140059489A (ko) * 2012-11-08 2014-05-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR20150096949A (ko) * 2014-02-17 2015-08-26 삼성전자주식회사 반도체 패키지 및 그의 형성방법
US9437566B2 (en) * 2014-05-12 2016-09-06 Invensas Corporation Conductive connections, structures with such connections, and methods of manufacture
DE102015208523A1 (de) * 2015-05-07 2016-11-10 Conti Temic Microelectronic Gmbh Leiterplatte und Verfahren zur Herstellung einer Leiterplatte
US10354945B2 (en) 2016-08-08 2019-07-16 Invensas Corporation Multi-surface edge pads for vertical mount packages and methods of making package stacks

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