CN111033704B - 带应力引导材料的集成电路封装件 - Google Patents

带应力引导材料的集成电路封装件 Download PDF

Info

Publication number
CN111033704B
CN111033704B CN201880053782.1A CN201880053782A CN111033704B CN 111033704 B CN111033704 B CN 111033704B CN 201880053782 A CN201880053782 A CN 201880053782A CN 111033704 B CN111033704 B CN 111033704B
Authority
CN
China
Prior art keywords
die
integrated circuit
stress
space
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880053782.1A
Other languages
English (en)
Other versions
CN111033704A (zh
Inventor
B·S·库克
D·L·瑞维尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN111033704A publication Critical patent/CN111033704A/zh
Application granted granted Critical
Publication of CN111033704B publication Critical patent/CN111033704B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种包封的集成电路(100)包括集成电路(IC)管芯(102)和包封IC管芯(102)的包封材料(110)。包封材料(110)的第一部分是实心的，并且包封材料(110)的第二部分(120)包括填充有第二材料的空间。

Description

带应力引导材料的集成电路封装件
技术领域
本发明涉及集成电路封装件，其包括封装件中的应力引导材料。
背景技术
各个分立部件通常被制造在硅晶片上，然后被切割成独立的半导体管芯并且被组装在封装件中。封装件提供保护以防止撞击和腐蚀，保持从外部电路连接到器件的接触引脚或导线，并且散发器件中产生的热量。
引线键合(wire bond)可以利用从封装导线连接并且键合到半导体管芯上的导电焊盘的细线来使集成电路与封装件的导线之间进行连接。封装件外部的导线可以被焊接到印刷电路板。现代的表面安装器件消除了对穿过电路板的钻孔的需要，并且在封装件上具有短金属导线或焊盘，这些短金属导线或焊盘可以通过回流焊接来固定。
许多器件由环氧树脂塑料模制而成，该环氧塑料提供对半导体器件的充分保护和支撑封装件的导线和处理的机械强度。导线材料应被选择为具有与封装材料相匹配的热膨胀系数。
一些集成电路具有无导线封装件，诸如四方扁平无导线(QFN)器件和双扁平无导线(DFN)器件，这些器件将集成电路物理地和电气地耦合到印刷电路板。扁平无导线器件(也称为微导线框架(MLF)器件和小轮廓无导线(SON)器件)基于表面安装技术，该技术将集成电路连接到印刷电路板的表面而无需印刷电路板中的通孔。封装件上的周边面积(perimeter land)可以提供与印刷电路板的电耦合。
发明内容
一种包封的集成电路，其包括集成电路(IC)管芯和包封该IC管芯的包封材料。包封材料的第一部分是实心的，并且包封材料的第二部分包括填充有第二材料的空间。
附图说明
图1至图4是包封的集成电路(IC)的示例的横截面视图，该包封的集成电路包括包封材料内的应力引导结构。
图5是示例导线框架的一部分的俯视图。
图6A至图6C、图7A至图7C和图8A至图8C是示出图1至图4的一些示例IC封装件的制造的横截面视图。
图9A至图9B是示例IC封装件的俯视图和仰视图，该示例IC封装件包括包封材料内的应力引导结构。
图10是示出图1至图4的示例IC的制造的流程图。
图11是非均匀晶格结构的示例。
具体实施方式
在附图中，为了一致性，相似的元件由相似的附图标记表示。
用于半导体芯片/封装件的环氧树脂包封件通常用于为集成电路(IC)提供环境和机械保护的主要目的。按照惯例，必须在包封步骤之前或之后添加附加的封装功能。执行其他封装步骤可能增加成本，并且限制可以执行的工艺的功能。示例实施例包括一种包封IC的方法，其中执行附加的封装功能的结构可以在包封的工艺期间创建。
包封的封装件内的不同材料可以针对热诱导和/或机械诱导的应力不同地膨胀或响应。例如，包含在包封材料内的二氧化硅颗粒可能向下按压在管芯的敏感区域上，并且因此可能导致例如在半导体管芯上制造的电容器失谐。由包封材料产生的管芯上的机械或热诱导应力可能出现在包封的封装件内部的管芯上方和下方。
在一些应用中，管芯上的这种应力可能导致敏感电路失谐，并且应将其最小化。可替代地，在一些应用中，例如，这种应力引起的失谐可以用作低成本的运动传感器、声学传感器或压力传感器，在这种情况下，可能需要将朝向管芯的敏感区域的应力放大。
常规包封工艺不允许在包封材料内形成应力引导结构。然而，增材制造工艺已经使得能够以快速且成本有效的方式沉积图案化材料。通过使用增材制造，可以轻松地将各种机械/声学功能直接集成到IC封装件的包封材料中。在本文中将更详细地描述应力过滤器封装件内的封装的集成电路的实施例，该应力过滤器封装件利用多材料包封的IC封装件内的在空间上变化的包封材料来实现。
本文描述的结构可以提供IC管芯与由封装导线框架和/或包封件产生的热和机械应力的机械隔离。在另一实施例中，本文描述的结构可以允许来自导线框架和/或封装包封件的热或机械应力集中在半导体管芯的特定区域上。在另一实施例中，本文描述的结构可以允许将散热能力引导到半导体管芯的特定区域。
图1是示例包封的集成电路(IC)封装件100的横截面视图，其包括在包封材料110内的应力引导结构120。IC管芯102可以被附连到导线框架的导热垫104，该导线框架包括一组触点105。可以使用已知或以后开发的半导体加工技术来制造IC管芯102。IC管芯102可以在顶表面上包括外延(epi)层，在该外延层中形成各种半导体晶体管器件和互连。一个或多个导电层可以形成在外延层上并且被图案化为互连迹线和键合焊盘。可以使用已知的或以后开发的引线键合技术将一组键合引线106附连到位于IC管芯106的表面上的触点105和键合焊盘。在该示例中，IC封装件100是四方扁平无导线(QFN)封装件；然而，在其他实施例中，可以使用本文所述的技术来制造各种已知的或以后开发的封装配置，诸如DFN、MLF、SON、双列直插式封装件(DIP)等，以形成具有包括在包封材料内的应力引导材料的包封的封装件。
在该示例中，包封材料110的实心部分围绕并包封IC管芯102。总体上以120表示的包封材料的一部分可以包括诸如以122表示的空间，该空间可以填充有与包封材料110不同的材料。在该示例中，空间122以球形空间的三维阵列布置，该球形空间进而由包封材料的晶格分隔。包封材料可以与包封材料110的实心部分相同或不同。由间隔122和晶格123的阵列形成的结构在本文中将被称为“应力引导材料”。
在该示例中，应力引导材料120的一部分也被放置在IC管芯102的侧面，如以124、125表示的。在IC封装件100的该横截面视图中，IC管芯102的两个侧面是可见的。应当理解，IC管芯102通常具有四个侧面，并且每个侧面可以与包封材料110的实心部分直接接触，或者与如以124、125表示的应力引导材料120接触。
目前，增材制造工艺已经在许多领域中使用。国际测试材料协会(ASTM)现已颁布了ASTM F7292-12a“增材制造技术的标准术语”2012，其通过引用并入本文。根据ASTMF2792标准，增材制造工艺的七个系列包括：桶光聚合(vat photopolymerization)、粉末床熔融、粘合剂喷射、材料喷射、片材层压、材料挤压、定向能量沉积。混合工艺可以将这七个基本工艺中的一个或多个与其他制造工艺相结合，以添加加工灵活性。下面将参照图6A至图6C更详细地描述用于形成IC封装件100的示例工艺。
包封材料110的实心部分通常是基于环氧树脂的材料，其提供机械保护并且密封IC管芯102免受环境气体和液体的侵害。
在该示例中，晶格123可以在IC管芯102的整个上表面的各个位置接触。如上所述，晶格123可以由与包封材料110的实心部分相同的材料形成，或者可以通过使用增材制造工艺使用不同材料形成。空间阵列122可以由一种或多种不同的材料形成。例如，一些空间可以填充有第一材料，并且它们中的一些可以填充有不同类型的材料。可以使用多(N)种不同的材料填充包封材料的N个不同区域。材料可以是聚合物或与包封材料110的实心部分具有不同固有材料特性的其他材料。
例如，在一些实施例中，材料可以是空气或某种其他气体。在另一实施例中，材料可以是真空。在其他实施例中，材料可以是软的或橡胶的，以最小化IC管芯102上的应力。在另一实施例中，某些空间122可以用硬质材料填充，以便在IC 102的顶表面上的特定电路节点上施加应力，而其他空间122填充有软材料以最小化IC 102的其他区域上的应力。
在图1的示例中，晶格123形成球形气泡阵列。在其他实施例中，可以形成不同形状的晶格以产生其他形状的空间，诸如：三角形、正方形、六边形、圆形气泡、细长气泡、管等。
图2是示例包封的IC封装件200的横截面视图，该包封的IC封装件200包括位于包封材料110内的应力引导结构220。该示例可以类似于图1的示例，不同之处在于可以在导热垫104和IC 202的底部之间放置附加的应力引导材料126。在该示例中，该层应力引导材料内的某些空间可以填充有易于将热量从IC 202传导到导热垫104的材料，而应力引导材料126内的其他空间可以填充有绝热材料。
例如，该配置在“倒装芯片”配置中可以是有用的，在“倒装芯片”配置中，IC芯片被倒置安装，并且期望将外延层中的有源电路的某些区域与传导到导热垫中的热量隔离。
图3是示例包封的IC封装件300的横截面视图，该包封的IC封装300包括包封材料110内的应力引导结构320。该示例可以类似于图1的示例，不同之处在于晶格323可以被配置为仅在(诸如以327表示的)几个位置接触IC 302。在该示例中，可以将IC 302的侧面与包封材料110的实心部分分开，如324、325所表示的。在另一实施例中，例如，IC 302的侧面可以与包封材料110的实心部分接触。
在该示例中，如果上部晶格323和IC 302之间的空间充满空气或另一种气体，则可以需要下部晶格部分的若干实例以允许形成上部晶格部分323。然而，如果使用实心填充材料来填充IC 102和上部晶格323之间的空间，则仅需要下部晶格的几个实例，因为实心填充材料可以在制造时支撑上部晶格。在一些实施例中，上部晶格323可以与IC 302完全分开，例如由邻近IC 302的一层弹性材料支撑。
图4是示例包封的IC封装件400的横截面视图，该包封的IC封装件400包括包封材料110内的应力引导结构420。该示例可以类似于图1的示例，不同之处在于晶格423可以被配置为仅在(诸如，以428表示的)单个位置接触IC 402。在该示例中，如在324、325所表示的，IC 402的侧面可以与包封材料110的实心部分分开。在另一实施例中，例如，IC 402的侧面可以与包封材料110的实心部分接触。
在该示例中，应力引导结构420被配置为将外力430传递到IC 402上的点428，诸如电容器，该电容器的电容值可能受从外力430传递到点428的力的量的影响。例如，外力可以是机械诱导的力。在另一应用中，该力例如可以是由于环境气压引起的。以这种方式，IC402可以操作为压力换能器。
图5是示例导线框架条带500的俯视图，该导线框架条带500可以用于支撑例如图1中的QFN IC 100。导线框架条带500可以包括个体导线框架的一个或多个阵列。导线框架条带500通常由铜片制成，该铜片被蚀刻或冲压以形成导热垫和触点的图案。导线框架条带500可以镀有锡或另一金属，这将防止铜的氧化并且提供易于焊接的下部接触表面。IC管芯可以被附连到每个个体导线框架。
每个个体导线框架可以包括导热垫，诸如导热垫104。每个个体导线框架还包括围绕该导热垫的一组触点，诸如触点105。牺牲金属条带将所有触点连接在一起并且提供机械支撑，直到锯切工艺将其移除为止。在封装工艺期间，IC管芯(也称为“芯片”)被附连到每个导热垫。然后可以执行引线键合以将每个IC芯片上的键合焊盘连接到导线框架上的相应触点。然后可以使用增材工艺(如下面更详细地描述的)用一层模制化合物覆盖整个导线框架条带500，以包封IC。然后可以通过沿切割线528、529切割将导线框架条带500分割为单独的封装IC。
图6A至图6C是示出图1的示例IC封装件100的制造的横截面图。IC管芯102可以通过管芯附连层642而被附连到导线框架的导热垫104，该导线框架可以是类似于图5所示的包括一组触点105的导线框架条带500的导线框架条带的一部分。IC管芯102可以使用已知的或以后开发的半导体加工技术来制造。IC管芯102可以在顶表面上包括外延(epi)层641，在外延层中形成有各种半导体晶体管器件和互连。一个或多个导电层可以形成在外延层上并且被图案化为互连迹线和键合焊盘643。可以使用已知的或以后开发的引线键合技术将一组键合引线106附连到位于IC管芯106表面上的触点105和键合焊盘643。在该示例中，IC封装件100是四方扁平无导线(QFN)封装件；然而，在其他实施例中，可以使用本文所述的技术来制造各种已知的或以后开发的封装配置，诸如DFN、MLF、SON、双列直插式封装件(DIP)等，以形成具有包括在包封材料内的应力引导材料的包封的封装件。
图6B是示出包封材料110的部分形成的横截面视图。在该示例中，可以使用桶光聚合工艺，其中将导线框架条带及其附连的IC(诸如IC管芯102)下放到一桶液体光聚合物树脂中。然后，光源(诸如激光器或探照灯)可以暴露液体光聚合物树脂的选择区域，以引发聚合反应，该聚合反应将液体树脂的暴露区域转化为固体。以这种方式，包封材料110层可以形成为选择形状。例如，在图6B中，区域624没有被暴露，并且在IC管芯102的边缘与包封材料110之间形成了空间。
图6C是示出在IC管芯102周围的包封材料110的进一步的部分形成的横截面视图。液体包封材料110的附加层已经被暴露并且转化为固体。液体树脂的选择性暴露允许晶格123形成有空间122，如关于图1所述。
导线框架条带可以在不同的时间浸入不同的桶中，以便允许在晶格123内的空间122内形成不同的材料。
可以暴露并硬化附加的树脂层以形成图1所示的最终的应力引导包封结构。然后，可以将导线框架条带锯开或以其他方式分成单独的包封IC封装件。
在另一实施例中，可以使用其他增材制造工艺来形成包封材料110。例如，可以使用粉末床熔融工艺，其中通过使用热源(诸如激光或电子束)将粉末材料融化在一起来选择性地固结(consolidate)粉末材料。
在另一实施例中，可以使用材料喷射工艺，其中材料的液滴逐层沉积以产生如本文所述的应力引导包封结构。然而，键合引线106可能需要格外小心以避免破坏液滴流。
图7A至图7C是示出图1的示例IC封装件100的另一种制造选项的横截面视图。如上所述，IC管芯102可以通过管芯附连层642而被附连到导线框架的导热垫104，该导线框架可以是类似于图5所示的包括一组触点105的导线框架条带500的导线框架条带的一部分。IC管芯102可以使用已知的或以后开发的半导体加工技术来制造。IC管芯102可以在顶表面上包括外延(epi)层641，在外延层中形成有各种半导体晶体管器件和互连。一个或多个导电层可以形成在外延层上并且被图案化为互连迹线和键合焊盘643。在该示例中，IC封装件100是四方扁平无导线(QFN)封装件；然而，在其他实施例中，可以使用本文所述的技术来制造各种已知的或以后开发的封装配置，诸如DFN、MLF、SON、双列直插式封装件(DIP)等，以形成具有包括在包封材料内的应力引导材料的包封的封装件。
在该示例中，键合引线最初未键合到触点105和键合焊盘643。
图7B是示出包封材料110的部分形成的横截面视图。在该示例中，可以使用材料喷射工艺，其中材料的液滴逐层沉积以产生如本文所述的应力引导包封结构。以这种方式，包封材料110的实心部分可以形成为选择形状。在图6B中，区域624是在IC管芯102的边缘和包封材料110之间形成的空间。
作为材料喷射工艺的一部分，可以沉积导电材料以在触点105和键合焊盘643之间形成键合引线。在606处示出了部分形成的键合引线。
图7C是示出围绕IC管芯102的包封材料110的进一步的部分形成的横截面视图。材料喷射的附加层允许晶格123形成有空间122，如关于图1所述。
可以喷射沉积树脂附加层以形成图1所示的最终的应力引导包封结构。在一些实施例中，可以通过加热包封的导线框架500组装件来完成烧结工艺以进一步固化键合引线606。
然后可以将导线框架条带500锯开或以其他方式分成单独的包封的IC封装件。
图8A至图8C是示出图2的示例IC封装件200的制造的横截面视图。最初，IC管芯102未附连到导线框架的导热垫104，该导线框架可以是类似于图5所示的包括一组触点105的导线框架条带500的导线框架条带的一部分。在该示例中，IC封装件200是四方扁平无导线(QFN)封装件；然而，在其他实施例中，可以使用本文所述的技术来制造各种已知的或以后开发的封装配置，诸如DFN、MLF、SON、双列直插式封装件(DIP)等，以形成具有包括在包封材料内的应力引导材料的包封的封装件。
在该示例中，可以使用桶光聚合工艺，其中将导线框架条带下放到一桶液体光聚合物树脂中。然后，光源(诸如激光器或探照灯)可以暴露液体光聚合物树脂的选择区域，以引发聚合反应，该聚合反应将液体树脂的暴露区域转化为固体。以这种方式，包封材料110的实心部分可以形成为选择形状。以这种方式，可以在导热垫104的顶部上制造应力引导层826，以将稍后附连的IC管芯与导热垫104隔离。可以在每个触点105上方留出空间以用于稍后附连键合引线。
图8B是示出包封材料110的进一步部分形成的横截面视图。IC管芯可以被附连到在导热垫104上方的应力引导层826。IC管芯102可以使用已知的或以后开发的半导体加工技术来制造。IC管芯102可以在顶表面上包括外延(epi)层641，在外延层中形成有各种半导体晶体管器件和互连。一个或多个导电层可以被形成在外延层上并且被图案化为互连迹线和键合焊盘643。可以使用已知的或以后开发的引线键合技术将一组键合引线106附连到位于IC管芯106的表面上的触点105和键合焊盘643。
图8C是示出了在IC管芯102周围的包封材料110的进一步部分形成的横截面视图。液体包封材料110的附加层已经暴露并转化为固体。液体树脂的选择性暴露允许晶格123形成有空间122，如关于图2所描述的。
可以暴露并硬化树脂的附加层以形成图2所示的最终的应力引导包封结构。导线框架条带可以在不同的时间浸入不同的桶中，以便允许在晶格123内的空间122内形成不同的材料。然后，可以将导线框架条带锯开或以其他方式分成单独的包封IC封装件。
在另一实施例中，可以使用其他增材制造工艺来形成包封材料110。例如，可以使用粉末床熔融工艺，其中通过使用热源(诸如激光或电子束)将粉末材料融化在一起来选择性地固结粉末材料。
在另一实施例中，可以使用材料喷射工艺，其中材料的液滴逐层沉积以产生如本文所述的应力引导包封结构。然而，键合引线106可能需要格外小心以避免破坏液滴流。
图9A至图9B是示例IC封装件900的俯视图和仰视图，该IC封装件900包括如本文所述的包封材料内的应力引导结构。IC 900是四方扁平无导线(QFN)IC封装件的图示，该IC封装件使用增材制造工艺来包封，以形成如本文所述的包封材料内的应力引导结构。图9A示出了QFN封装件900的顶侧，并且图9B示出了QFN封装件900的底侧。扁平无导线封装件(诸如四方扁平无导线(QFN)和双扁平无导线(DFN))将集成电路物理地且电气地连接到印刷电路板。扁平无导线(也称为微导线框架(MLF)和SON(小轮廓无导线))是表面安装技术，是将IC连接到PCB的表面而无需通孔的若干封装技术之一。扁平无导线是由扁平铜导线框架基板制成的接近芯片规模的塑料包封封装。封装件底部的周边面积提供与PCB的电连接。扁平无导线封装件包括暴露的导热垫904，以改善从IC传出(进入PCB)的热量。导热垫中的金属通孔可以进一步促进热传递。QFN封装件类似于四方扁平封装件和球栅阵列。
QFN封装件900包括在底侧上围绕封装件的周边排列的一组触点905。导热垫904在QFN 900的底侧上具有暴露的表面。集成电路管芯(未示出)被安装到导热垫904的另一侧。使用如本文所述的增材制造工艺将整个组装件包封在包封材料910中以形成应力引导结构。尽管在图9A至图9B中示出了QFN，但是其他实施例可以使用其他类型的集成电路封装件。
在一些实施例中，包封的封装件的外表面的一部分(诸如912所表示的)可以对诸如运动、压力、声音等的外部刺激做出响应，并且使用诸如图4中的点式触点428或图3中的多个触点327将该刺激传递到下方IC管芯上的感测电路。
图10是示出图1至图4的示例IC的制造的流程图。在一个实施例中，如上面更详细地描述的，IC管芯可以被附连到导线框架的导热垫，该导线框架包括如框1002表示的一组触点。可以使用已知或以后开发的半导体加工技术来制造IC管芯。IC管芯可以在顶表面上包括外延(epi)层，在该外延层中形成各种半导体晶体管器件和互连。一个或多个导电层可以形成在外延层上并且被图案化为互连迹线和键合焊盘。可以使用已知的或以后开发的引线键合技术将一组键合引线附连到位于IC管芯的表面上的触点和键合焊盘。
在另一实施例中，可以首先在导线框架的导热垫上形成一层应力引导包封材料，如1004所表示的。包封材料可以形成为具有空间的晶格，该空间填充有不同类型的材料。例如，该层应力引导材料内的某些空间可以填充有易于将热量从IC传导到导热垫的材料，而应力引导材料内的其他空间可以填充有绝热材料。如以上更详细地描述的，增材制造工艺可以被用于创建晶格并且填充晶格中的空间。
然后，如1006所表示的，可以将IC管芯附连到该层应力引导包封材料。
然后，可以通过增材工艺将IC管芯完全包封，以在包封材料内形成应力引导结构，如1008所表示的。包封材料的第一部分可以是实心的，并且包封材料的第二部分可以包括填充有第二材料的空间。如以上更详细地描述的，增材制造工艺可以被用于创建晶格或其他类型的应力引导结构，并且可以被用于用不同类型的材料填充晶格中的空间。
如以上更详细地描述的，可以以这种方式形成各种类型的IC封装件。例如，图1至图4示出了四方扁平无导线(QFN)封装件。然而，在其他实施例中，可以使用本文所述的技术来制造各种已知的或以后开发的封装配置，诸如DFN、MLF、SON、双列直插式封装件(DIP)等，以形成具有包括在包封材料内的应力引导材料的包封的封装件。
其他实施例
本文描述了QFN封装件，但是其他实施例可以包括各种已知的或以后开发的封装配置，诸如DFN、MLF、SON、双列直插式封装(DIP)等，这些封装配置可以使用本文所述的技术来制造，以形成具有包括在包封材料内的应力引导材料的包封的封装件。
图11是非均匀晶格结构1123的示例，该非均匀晶格结构1123可以针对任何任意封装中的应力进行定制。在该示例中，部分11231具有比另一部分11232更厚的晶格壁尺寸，该另一部分11232具有更薄的晶格壁尺寸。类似地，部分11233具有比部分11232相对更厚的晶格壁尺寸。在另一实施例中，例如，空间1122可以在整个晶格结构的范围内在尺寸或形状上变化。在图1至图4的示例中可以使用非均匀晶格的各种配置，以在其中示出的示例中定制应力阻挡或引导方式。
在本文所示的示例中，晶格123形成球形气泡的阵列。在其他实施例中，可以形成不同形状的晶格以产生其他形状的空间，诸如：三角形、正方形、六边形、圆形气泡、细长气泡、管等。
数字系统中的部件可以用不同的名称来指代和/或可以以本文中未示出的方式进行组合，而不脱离所描述的功能。在本说明书中，术语“耦合”及其派生词表示间接、直接、光学和/或无线电连接。因此，如果第一器件耦合到第二器件，则该连接可以是通过直接电连接，通过经由其他器件和连接的间接电连接，通过光学电连接和/或通过无线电连接。
尽管本文中可以以顺序方式示出和描述方法步骤，但是可以省略、重复、同时执行和/或以与附图所示和/或本文描述的顺序不同的顺序来执行示出和描述的一个或多个步骤。因此，实施例不限于在附图中示出和/或本文描述的步骤的特定顺序。
在权利要求的范围内，在所描述的实施例中可以进行修改，并且其他实施例也是可能的。

Claims (16)

1.一种包封的集成电路，其包括：
集成电路管芯即IC管芯；
导热垫；
包封所述IC管芯的包封材料，所述包封材料包括第一部分和第二部分，所述包封材料的所述第一部分包括实心材料，并且所述包封材料的所述第二部分包括具有空间的一层材料，所述一层材料覆盖所述导热垫，并且所述IC管芯被附连到所述一层材料；
导热材料，其填充所述空间的一部分；以及
绝热材料，其填充所述空间的另一部分。
2.根据权利要求1所述的包封的集成电路，其中所述导热材料是气体，并且所述绝热材料是真空。
3.根据权利要求1所述的包封的集成电路，其中所述一层材料与所述IC管芯的第一区域接触并且不与所述IC管芯的第二区域接触。
4.根据权利要求1所述的包封的集成电路，其中所述导热材料或所述绝热材料包括N种不同类型的材料。
5.根据权利要求1所述的包封的集成电路，其中所述空间包括互连空间的晶格。
6.根据权利要求1所述的包封的集成电路，其中所述空间的至少一些是球形的。
7.根据权利要求1所述的包封的集成电路，其中所述空间的至少一些是非球形的。
8.根据权利要求1所述的包封的集成电路，其中所述IC管芯包括电路部件，并且所述一层材料是应力引导结构，所述应力引导结构具有耦合到所述电路部件的顶点。
9.根据权利要求1所述的包封的集成电路，其中所述IC管芯经由所述一层材料被附连到所述导热垫。
10.一种包封集成电路的方法，所述方法包括：
将集成电路管芯即IC管芯附连到导线框架；
通过增材工艺包封所述IC管芯以形成包封材料，所述包封材料包括第一部分和第二部分，所述包封材料的所述第一部分包括实心材料，并且所述包封材料的所述第二部分包括具有空间的应力引导结构，所述应力引导结构覆盖导热垫；
将所述IC管芯附连到所述应力引导结构；
用导热材料填充所述空间的一部分；以及
用绝热材料填充所述空间的另一部分。
11.根据权利要求10所述的方法，其中所述IC管芯具有第一区域和第二区域，并且所述方法进一步包括将所述应力引导结构成形为与所述第一区域接触并且不与所述第二区域接触。
12.根据权利要求10所述的方法，其中所述导热材料或所述绝热材料包括N种不同类型的材料。
13.根据权利要求10所述的方法，其中所述空间包括互连空间的晶格。
14.根据权利要求10所述的方法，其中所述IC管芯包括电路部件，并且所述应力引导结构具有耦合到所述电路部件的顶点。
15.根据权利要求10所述的方法，其中所述应力引导结构包括在所述导线框架上的一层材料，并且所述方法包括将所述IC管芯附连到所述一层材料。
16.一种包封的集成电路，其包括：
集成电路管芯即IC管芯；
导热垫；
包封所述IC管芯的包封材料，所述包封材料包括第一部分和第二部分，所述包封材料的所述第一部分包括实心材料，并且所述包封材料的所述第二部分包括具有互连空间的晶格的晶格材料，所述晶格材料位于所述导热垫和所述IC管芯之间；
导热材料，其填充所述空间的一部分；以及
绝热材料，其填充所述空间的另一部分。
CN201880053782.1A 2017-08-31 2018-08-31 带应力引导材料的集成电路封装件 Active CN111033704B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/693,368 US10622270B2 (en) 2017-08-31 2017-08-31 Integrated circuit package with stress directing material
US15/693,368 2017-08-31
PCT/US2018/049135 WO2019046745A1 (en) 2017-08-31 2018-08-31 INTEGRATED CIRCUIT BOX WITH STRESS DISTRIBUTION MATERIAL

Publications (2)

Publication Number Publication Date
CN111033704A CN111033704A (zh) 2020-04-17
CN111033704B true CN111033704B (zh) 2023-10-20

Family

ID=65435931

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880053782.1A Active CN111033704B (zh) 2017-08-31 2018-08-31 带应力引导材料的集成电路封装件

Country Status (3)

Country Link
US (1) US10622270B2 (zh)
CN (1) CN111033704B (zh)
WO (1) WO2019046745A1 (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371404A (en) * 1993-02-04 1994-12-06 Motorola, Inc. Thermally conductive integrated circuit package with radio frequency shielding
CN101529584A (zh) * 2006-10-19 2009-09-09 松下电器产业株式会社 半导体元件的安装结构体及半导体元件的安装方法
CN102201377A (zh) * 2010-03-24 2011-09-28 玛克西姆综合产品公司 带有散热的晶圆级封装

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3868759A (en) 1973-11-09 1975-03-04 Gen Motors Corp Magnetic pre-alignment of semiconductor device chips for bonding
US3868764A (en) 1973-11-09 1975-03-04 Gen Motors Corp Multiple magnetic alignment of semiconductor devices for bonding
JPH01291844A (ja) 1988-05-18 1989-11-24 Olympus Optical Co Ltd 超音波探触子
GB2227386A (en) 1989-01-20 1990-07-25 Philips Electronic Associated Compact tunable waveguide oscillators
SU1780469A1 (ru) 1990-02-12 1995-10-27 Александровский завод им.50-летия СССР Термореактивная пластмасса для герметизации полупроводниковых приборов и интегральных схем
US5355577A (en) 1992-06-23 1994-10-18 Cohn Michael B Method and apparatus for the assembly of microfabricated devices
JPH07221223A (ja) 1994-02-03 1995-08-18 Mitsubishi Electric Corp 半導体装置，及び混成集積回路装置
US5500912A (en) 1995-05-02 1996-03-19 Motorola, Inc. Holographic optical isolator utilizing opto-electronic transmitter and receiver disposed in a package
US5834320A (en) 1995-06-05 1998-11-10 Motorola, Inc. Method of assembling a semiconductor device using a magnet
US6967347B2 (en) 2001-05-21 2005-11-22 The Regents Of The University Of Colorado Terahertz interconnect system and applications
US6664615B1 (en) 2001-11-20 2003-12-16 National Semiconductor Corporation Method and apparatus for lead-frame based grid array IC packaging
US6979105B2 (en) 2002-01-18 2005-12-27 Leysath Joseph A Light device with photonic band pass filter
US7343059B2 (en) 2003-10-11 2008-03-11 Hewlett-Packard Development Company, L.P. Photonic interconnect system
TWI234860B (en) 2004-04-02 2005-06-21 Advanced Semiconductor Eng Chip package and process thereof
US7145124B2 (en) 2004-09-15 2006-12-05 Raytheon Company Multispectral imaging chip using photonic crystals
US7305161B2 (en) 2005-02-25 2007-12-04 Board Of Regents, The University Of Texas System Encapsulated photonic crystal structures
US20060208344A1 (en) 2005-03-16 2006-09-21 Shiu Hei M Lead frame panel and method of packaging semiconductor devices using the lead frame panel
US7228016B2 (en) 2005-05-11 2007-06-05 Hewlett-Packard Development Company, L.P. Evanescent nanosensor using an optical resonator
US7777355B2 (en) 2005-11-17 2010-08-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Infrared-blocking encapsulant with organometallic colloids
WO2007062268A2 (en) 2005-11-28 2007-05-31 University Of Florida Research Foundation, Inc. Method and structure for magnetically-directed, self-assembly of three-dimensional structures
US8158990B2 (en) * 2006-10-05 2012-04-17 Mitsubishi Chemical Corporation Light emitting device using GaN LED chip
DE102006050037A1 (de) 2006-10-24 2008-04-30 Robert Bosch Gmbh Ultraschallwandler
US7733198B1 (en) 2007-05-15 2010-06-08 Sandia Corporation Microfabricated bulk wave acoustic bandgap device
US8183095B2 (en) 2010-03-12 2012-05-22 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation
US8089195B2 (en) 2007-12-17 2012-01-03 Resonance Semiconductor Corporation Integrated acoustic bandgap devices for energy confinement and methods of fabricating same
JP5290737B2 (ja) 2008-02-08 2013-09-18 古河電気工業株式会社 光−マイクロ波発振器及びパルス発生装置
US8094023B1 (en) 2008-03-10 2012-01-10 Sandia Corporation Phononic crystal devices
US8054145B2 (en) 2008-04-30 2011-11-08 Georgia Tech Research Corporation Phononic crystal wave structures
JP2009283553A (ja) * 2008-05-20 2009-12-03 Nec Electronics Corp 電子装置およびその製造方法
JP2010161202A (ja) 2009-01-08 2010-07-22 Renesas Electronics Corp 光結合素子及びその製造方法
US9018074B2 (en) 2009-10-01 2015-04-28 Excelitas Canada, Inc. Photonic semiconductor devices in LLC assembly with controlled molding boundary and method for forming same
TW201114070A (en) 2009-10-15 2011-04-16 Aurotek Corp Light-emitting device
US20110103632A1 (en) 2009-10-30 2011-05-05 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Integrated acoustic horn and lead frame
EP2507160B1 (en) 2009-12-05 2014-04-02 Scannanotek OY Electromechanical systems, waveguides and methods of production using density changing sacrificial layers
US8349653B2 (en) 2010-06-02 2013-01-08 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional metal interconnect technologies
US20120043628A1 (en) 2010-08-19 2012-02-23 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Packaged device including a well for containing a die
US9070703B2 (en) 2010-09-21 2015-06-30 Texas Instruments Incorporated High speed digital interconnect and method
US9123737B2 (en) 2010-09-21 2015-09-01 Texas Instruments Incorporated Chip to dielectric waveguide interface for sub-millimeter wave communications link
FR2966307B1 (fr) 2010-10-15 2013-07-12 Commissariat Energie Atomique Filtre a ondes acoustiques comprenant un guidage acoustique integre
US20170276870A1 (en) 2010-11-30 2017-09-28 Tshwane University Of Technology Cmos based micro-photonic systems
US20120154168A1 (en) 2010-12-16 2012-06-21 Baker Hughes Incorporated Photonic crystal waveguide downhole communication system and method
KR20130016647A (ko) 2011-08-08 2013-02-18 삼성전기주식회사 초음파 센서
WO2013100995A1 (en) 2011-12-28 2013-07-04 Intel Corporation Photonic package architecture
US9343383B2 (en) 2012-03-02 2016-05-17 Cree, Inc. High voltage semiconductor devices including electric arc suppression material and methods of forming the same
US9059388B2 (en) 2012-03-21 2015-06-16 University Of Maryland College Park Phoniton systems, devices, and methods
US9312591B2 (en) 2013-03-19 2016-04-12 Texas Instruments Incorporated Dielectric waveguide with corner shielding
WO2014163729A2 (en) 2013-03-21 2014-10-09 Marathe Radhika Acoustic bandgap structures for integration of mems resonators
US9651718B2 (en) 2014-01-27 2017-05-16 Forelux Inc. Photonic apparatus with periodic structures
US9647329B2 (en) 2014-04-09 2017-05-09 Texas Instruments Incorporated Encapsulated molded package with embedded antenna for high data rate communication using a dielectric waveguide
US9912314B2 (en) 2014-07-25 2018-03-06 Akoustics, Inc. Single crystal acoustic resonator and bulk acoustic wave filter
US9583811B2 (en) 2014-08-07 2017-02-28 Infineon Technologies Ag Transition between a plastic waveguide and a semiconductor chip, where the semiconductor chip is embedded and encapsulated within a mold compound
CN106688180B (zh) * 2014-09-19 2019-07-30 日本电波工业株式会社 压电元件及其制造方法
JP2016535462A (ja) 2014-09-26 2016-11-10 インテル コーポレイション ワイヤボンディングされたマルチダイスタックを有する集積回路パッケージ
WO2016074176A1 (en) 2014-11-12 2016-05-19 Intel Corporation Flexible system-in-package solutions for wearable devices
US10139564B1 (en) 2015-01-28 2018-11-27 National Technology & Engineering Solutions Of Sandia, Llc Vertically integrated optoelectronics package for MEMS devices
US9688530B2 (en) 2015-05-27 2017-06-27 Texas Instruments Incorporated Integrated circuit package with sensor and method of making
US20170084519A1 (en) 2015-09-22 2017-03-23 Freescale Semiconductor, Inc. Semiconductor package and method of manufacturing same
US10411067B2 (en) 2015-12-21 2019-09-10 Intel Corporation Integrated RF frontend structures
US9923007B2 (en) 2015-12-29 2018-03-20 Viavi Solutions Inc. Metal mirror based multispectral filter array
CN107290096A (zh) 2016-04-11 2017-10-24 飞思卡尔半导体公司 具有膜片的压力感测集成电路器件
US10090262B2 (en) * 2016-05-09 2018-10-02 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371404A (en) * 1993-02-04 1994-12-06 Motorola, Inc. Thermally conductive integrated circuit package with radio frequency shielding
CN101529584A (zh) * 2006-10-19 2009-09-09 松下电器产业株式会社 半导体元件的安装结构体及半导体元件的安装方法
CN102201377A (zh) * 2010-03-24 2011-09-28 玛克西姆综合产品公司 带有散热的晶圆级封装

Also Published As

Publication number Publication date
US20190067139A1 (en) 2019-02-28
US10622270B2 (en) 2020-04-14
WO2019046745A1 (en) 2019-03-07
CN111033704A (zh) 2020-04-17

Similar Documents

Publication Publication Date Title
US10438873B2 (en) Semiconductor chip package having heat dissipating structure
US8836101B2 (en) Multi-chip semiconductor packages and assembly thereof
US9656856B2 (en) Method of lower profile MEMS package with stress isolations
TWI419301B (zh) 半導體封裝結構以及封裝製程
CN107845619B (zh) 堆叠式管芯半导体封装体
US20140374848A1 (en) Semiconductor sensor device with metal lid
JP2005519471A (ja) 積層ダイ半導体装置
US11127645B2 (en) Grounding lids in integrated circuit devices
US11355423B2 (en) Bottom package exposed die MEMS pressure sensor integrated circuit package design
CN107527874B (zh) 腔式压力传感器器件
EP3647755A1 (en) Sensor device with flip-chip die and interposer
US11276615B2 (en) Semiconductor device package with a cap to selectively exclude contact with mold compound
US8987881B2 (en) Hybrid lead frame and ball grid array package
CN111033704B (zh) 带应力引导材料的集成电路封装件
TW201436146A (zh) 具有覆晶晶粒附著之引線框陣列封裝
US9099363B1 (en) Substrate with corner cut-outs and semiconductor device assembled therewith
KR101688077B1 (ko) 반도체 패키지 구조물 및 그 제작 방법
US11916090B2 (en) Tapeless leadframe package with exposed integrated circuit die
US20180025965A1 (en) WFCQFN (Very-Very Thin Flip Chip Quad Flat No Lead) with Embedded Component on Leadframe and Method Therefor
KR100462373B1 (ko) 칩스케일 패키지 및 그 제조방법
US8980690B1 (en) Lead frame based semiconductor device with routing substrate
JP2024507541A (ja) チップセンサのためのオープンパッケージ
KR20150014282A (ko) 반도체 칩 패키지 모듈 및 그 제조방법
US20020105095A1 (en) Semiconductor package having a substrate including a die-attach aperture and method for packaging a semiconductor die
KR20060112303A (ko) 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant