CN111031195B - 基于fpga的lvds视频接口动态调整方法 - Google Patents
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Abstract
本发明公开了基于FPGA的LVDS视频接口动态调整方法，涉及数据接口技术领域，所述调整方法包括以下步骤：FPGA上电初始化，设定延时时间查找行同步头；查找到行同步头，同时把当前延时控制单元设定的延时时间作为该单元的初始延时值，继续调整设定的延时时间，若查找不到行同步头时，停止设定延时时间的增加，同时将该设定的延时时间作为该单元的结束延时值，并进入延时值计算状态；计算结束延时值与初始延时值的中间点位置；控制延时控制单元进行调整，调至结束延时值与初始延时值的中间点位置时完成。本发明解决了在外界环境变化时，通过动态调整内部延时值，避免出现LVDS视频数据接收丢失或错误的现象；调整时间短，避免影响后续的图像处理模块的工作。
Description
技术领域
本发明涉及数据接口技术领域，尤其是一种基于FPGA的LVDS视频接口动态调整方法。
背景技术
伴随着科技进步，视频接口技术的发展也不断地凸现其重要性。目前视频接口形式多样且丰富，广泛应用于显示器、手机屏幕等各种显示终端的常见接口形式，多为LVDS数据传输接口，充分满足受众用户日常观赏需求及操作体验。通用显示终端如手机、显示器均可在常温下正常工作，但由于特性参数会随外部环境条件而变化，例如温飘，使得LVDS数据的采样点位置发生偏移，导致显示端收到的数据随之产生误差。
解决方案一般基于软硬件方面展开，从硬件来讲，通常会在电路布图设计时，PCB布线遵循一定的标准（如严格按照LVDS走线等长的方式来避免LVDS相位不一致的情况），但在特殊条件下，若时钟芯片温飘过大，此时仅仅依赖硬件布线等长可能已不满足需求，亟需结合软件方式，利用FPGA可编程逻辑，通过内部的延时配置，实现在极端环境下仍能得到无误的视频数据，以实现用户所需的视频接口方案。
发明内容
本发明所要解决的技术问题是随着外部环境进行特殊变化，LVDS视频数据将产生不可避免的收发误差。
本发明所采用的技术方案是：提供一种基于FPGA的LVDS视频接口动态调整方法，包括以下步骤：
步骤S1，FPGA上电初始化，控制其内部的延时控制单元，重置延时单元初始延时值为0；同时设定延时时间查找行同步头；
步骤S2，查找到行同步头，同时把当前延时控制单元设定的延时时间作为该单元的初始延时值；
步骤S3，FPGA控制其内部的延时控制单元继续调整设定的延时时间，若查找不到行同步头时，停止设定延时时间的增加，同时将该设定的延时时间作为该单元的结束延时值，并进入延时值计算状态；
步骤S4，计算结束延时值与初始延时值的中间点位置；
步骤S5，控制延时控制单元进行调整，调至结束延时值与初始延时值的中间点位置时完成。
进一步地，步骤S1中，在设定延时时间内若未查找到行同步头，FPGA控制其内部的延时控制单元调整延时设定时间。
更进一步地，在调整后延时时间内继续查找行同步头，若仍未查找到行同步头，则FPGA控制内部的延时控制单元继续调整设定的延时时间，直到查找到行同步头为止。
进一步地，步骤S3中，在设定延时时间内，若仍查找到行同步头，FPGA控制其内部的延时控制单元调整延时设定时间。
更进一步地，在调整后延时时间内继续查找行同步头，若仍查找到行同步头，则FPGA控制内部的延时控制单元继续调整设定的延时时间，直到丢失同步头为止。
步骤S5中，若完成状态后监测接收数据出现同步头丢失的情况，此时进入步骤S1继续调整。
本发明的有益效果是：
1）本方案通过利用FPGA内置模块结合软件灵活实现动态调整内部延时值，解决了在外界环境变化时，出现LVDS视频数据接收产生的丢失或误差的现象。
2）利用LVDS自身低功耗、低误码率、低串扰和低辐射的差分信号技术，使得该方法调整效率高，成本低，同时避免影响后续的图像处理模块的工作。
附图说明
图1是本发明基于FPGA的LVDS视频接口动态调整方法的流程示意图。
具体实施方式
下面结合附图对本发明进一步说明。
本申请方案主要通过FPGA（现场可编程逻辑门阵列）内置的延时控制单元完成，LVDS（低电压差分信号，是一种低功耗、低误码率、低串扰和低辐射的差分信号技术，这种传输技术可以达到155Mbps以上，LVDS技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，其传输介质可以是铜质的PCB连线，也可以是平衡电缆）接口数据一般都采用内同步方式进行数据的同步，FPGA可通过判断同步头内容，动态调整延时单元的延迟值，实现数据准确无误的接收，由于行同步头在一帧图像中数量较多，为便于调整，故采用行同步头作为延迟设置的判断条件，同时在延时调整完成后仍会不断的监测接收数据，当出现丢失同步头情况时，继续进行同步头延迟调整。本实施例视频输入格式为1080P，因此一帧图像总共会收到1080个行同步头。
基于FPGA的LVDS视频接口动态调整方法具体工作流程如下：
1）上电初始化后，延时控制单元初始延时值为0，此时进行行同步头的查找，若一段时间后仍未查找到行同步头，则认为当前延时值不足，需进行延时值调整，此时FPGA控制延时控制单元加1。
2）调整后继续行同步头的查找，若一段时间后仍未找到行同步头，则控制延时值继续加1，直到找到行同步头为止，并把当前延时值作为初始延时值，此时进入下一状态。
3）控制延时控制单元继续延时增加，当设定延时时间内发现找不到行同步头的情况时，停止延时值的增加，并将该延时值作为结束延时值，进入延时值计算状态。
4）计算结束延时值与初始延时值的中间点位置，随后FPGA会依据该值作为后续延时值进行调整。
5）根据上一步所得的延时值，控制延时控制单元进行前向调整，直至调至结束延时值与初始延时值的中间点位置，此时结束调整，整个延时值调整完成，进入调整完成状态。
6）此状态表示延时调整完成，直到一段时间内监测接收数据出现同步头丢失的情况，此时再次进入初始状态进行查找与调整。
Claims (6)
1.基于FPGA的LVDS视频接口动态调整方法，其特征在于，包括以下步骤：
步骤S1，FPGA上电初始化，控制其内部的延时控制单元，重置延时控制单元初始延时值为0；同时设定延时时间查找行同步头；
步骤S2，查找到行同步头，同时把当前延时控制单元设定的延时时间作为该单元的初始延时值；
步骤S3，FPGA控制其内部的延时控制单元继续调整设定的延时时间，若查找不到行同步头时，停止设定延时时间的增加，同时将该设定的延时时间作为该单元的结束延时值，并进入延时值计算状态；
步骤S4，计算结束延时值与初始延时值的中间点位置；
步骤S5，控制延时控制单元进行调整，调至结束延时值与初始延时值的中间点位置时完成。
2.如权利要求1所述的基于FPGA的LVDS视频接口动态调整方法，其特征在于：步骤S1中，在设定延时时间内若未查找到行同步头，FPGA控制其内部的延时控制单元调整延时设定时间。
3.如权利要求2所述的基于FPGA的LVDS视频接口动态调整方法，其特征在于：在调整后延时时间内继续查找行同步头，若仍未查找到行同步头，则FPGA控制内部的延时控制单元继续调整设定的延时时间，直到查找到行同步头为止。
4.如权利要求1所述的基于FPGA的LVDS视频接口动态调整方法，其特征在于：步骤S3中，在设定延时时间内，若仍查找到行同步头，FPGA控制其内部的延时控制单元调整延时设定时间。
5.如权利要求4所述的基于FPGA的LVDS视频接口动态调整方法，其特征在于：在调整后延时时间内继续查找行同步头，若仍查找到行同步头，则FPGA控制内部的延时控制单元继续调整设定的延时时间，直到丢失同步头为止。
6.如权利要求1所述的基于FPGA的LVDS视频接口动态调整方法，其特征在于：步骤S5中，若完成状态后监测接收数据出现同步头丢失的情况，此时进入步骤S1继续调整。
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