CN104780334B - 基于fpga实现的mipi lane信号串化输出的方法和装置 - Google Patents

Abstract

本发明公开了一种基于FPGA实现的MIPI LANE信号串化输出的方法和装置，其方法包括1)从上层接收MIPI信号的数据LANE传输率，并产生并行时钟信号和IO串化时钟；2)将IO串化时钟转换为两路频率相同、相位相差90°的IO串化时钟；3)将RGB视频信号转换为MIPI组包数据并分配到每个MIPI LANE上；4)将一路IO串化时钟复制到每个LANE上，对MIPI组包数据进行串并转换，输出每个LANE的数据LANE信号；5)通过并行时钟信号对另一路IO串化时钟进行并串转换操作，形成时钟LANE信号；6)将时钟LANE信号和每个LANE的数据LANE信号分别转换为时钟LANE HS信号和每个LANE的LVDS差分信号；7)将时钟LANE HS信号和每个LANE的LVDS差分信号转换为MIPI时钟LANE信号和MIPI数据LANE信号传输至MIPI模组显示。

Description

基于FPGA实现的MIPI LANE信号串化输出的方法和装置

技术领域

本发明涉及MIPI液晶模组的显示和测试领域，具体地指一种基于FPGA实现的MIPILANE信号串化输出的方法和装置。

背景技术

根据MIPI DSI和DPHY协议，MIPI信号在传输时采用串行信号方式将视频数据流通过不同LANE数据线发送给模组来显示，同时在发送串行数据信号同时，也在时钟LANE线上发送随路时钟信号给模组，以使模组能通过该时钟来解调串行的图像数据。

MIPI LANE时钟为DDR方式，即时钟的上下沿均和数据中心对齐，在模组端则采用该时钟两个边沿对所接收的串行视频数据信号进行解调。

当视频信号被转为MIPI组包数据后并分配到每个数据LANE后，则每个LANE上的组包数据被8:1的形式进行串化，即把字节数据转成串行信号。在输出时，时钟LANE和各个数据LANE的信号均为LVDS电气特性的信号传输给模组。

目前，通过FPGA实现MIPI信号的技术方案具有工作稳定、操作简便、实现容易、成本较低等特点，但由于MIPI信号被要求能运行到最高1Gbps传输率、低抖动的特点，这对FPGA所输出高速信号能稳定可靠的工作提出了要求。

发明内容

针对现有技术的不足，本发明的目的是提供一种容易实现、成本较低、操作简便、工作稳定可靠性高的基于FPGA实现的MIPI LANE信号串化输出的方法和装置。

为实现上述目的，本发明所设计的一种基于FPGA实现的MIPI LANE信号串化输出的方法，其特殊之处在于，包括如下步骤：

1)从上层接收MIPI信号的数据LANE传输率，并根据所述数据LANE传输率产生并行时钟信号和IO串化时钟；

2)将所述IO串化时钟转换为两路频率相同、相位相差90°的IO串化时钟；

3)将输入的RGB视频信号转换为MIPI组包数据并分配到每个MIPI LANE上；

4)将一路IO串化时钟复制到每个LANE上，通过所述每个LANE的IO串化时钟对相应LANE的所述MIPI组包数据进行串并转换，输出每个LANE的数据LANE信号；

5)通过所述并行时钟信号对另一路IO串化时钟进行并串转换操作，形成时钟LANE信号；

6)根据MIPI DPHY协议在HS状态下将所述时钟LANE信号和每个LANE的数据LANE信号分别转换为时钟LANE HS信号和每个LANE的LVDS差分信号；

7)根据MIPI DSI协议将所述时钟LANE HS信号和每个LANE的LVDS差分信号转换为MIPI时钟LANE信号和MIPI数据LANE信号传输至MIPI模组显示。

优选地，所述步骤2)之后还包括对所述两路频率相同、相位相差90度的IO串化时钟进行逻辑驱动和物理驱动以产生FPGA内每个BANK的局域IO时钟信号的步骤。由于FPGA中一个BANK的资源可能不够，有时需要应用多个BANK。对于每个BANK产生自身本地的局域IO时钟信号，是为了避免由于每个BANK的位置、引脚分布以及制造工艺的差别造成传输差异

优选地，所述步骤3)之后还包括：

3.1)将所述每个MIPI LANE上的MIPI组包数据缓存；

3.2)根据每个MIPI LANE所输出到的FPGA的BANK，将所述BANK的局域IO时钟信号作为所述MIPI LANE进行并串转换的工作时钟。为避免每个LANE的数据在输出到各个BANK时导致逻辑上的时序出现潜在错误，故需要先同步缓存。

优选地，所述步骤5)之后还包括将所述时钟LANE信号和每个LANE的数据LANE信号进行延时调整的操作，为了避免信号在传输过程中产生的数据信号之间、数据与时钟之间的延时，以保证时钟LANE信号和每个LANE的数据LANE信号的严格同步和相移。

优选地，所述延时调整的操作根据采集的所述LVDS差分信号的电平值、驱动强度、传输预加重参数进行。

优选地，所述延时调整的操作包括控制所述时钟LANE信号和每个LANE的数据LANE信号的相移为90°

一种实现上述基于FPGA实现的MIPI LANE信号串化输出的方法的装置，包括MIPI数据转换与缓存模块、BANK数据串化模块、BANK时钟串化模块、LVDS输出模块、MIPI输出模块、IO串化时钟模块、相位调整模块和BANK驱动模块；

所述MIPI数据转换与缓存模块分别与BANK数据串化模块、BANK时钟串化模块和IO串化时钟模块连接，所述IO串化时钟模块通过相位调整模块和BANK驱动模块连接，所述BANK驱动模块通过BANK数据串化模块和BANK时钟串化模块连接，所述BANK数据串化模块和BANK时钟串化模块分别和LVDS输出模块连接，所述LVDS输出模块通过MIPI输出模块和MIPI模组连接；

所述MIPI数据转换与缓存模块用于从上层接收MIPI信号的数据LANE传输率并传输至IO串化时钟模块，将接收的RGB视频信号转换为MIPI组包数据并缓存；

所述BANK数据串化模块用于将MIPI组包数据转换为每个LANE的数据LANE信号；

所述BANK时钟串化模块用于形成时钟LANE信号；

所述LVDS输出模块用于根据MIPI DPHY协议在HS状态下将所述时钟LANE信号和每个LANE的数据LANE信号分别转换为时钟LANE HS信号和每个LANE的LVDS差分信号；

所述MIPI输出模块用于根据MIPI DSI协议将所述HS时钟和每个LANE的LVDS差分信号转换为MIPI时钟LANE信号和MIPI数据LANE信号传输至MIPI模组显示；

所述IO串化时钟模块用于根据所述MIPI信号的数据LANE传输率产生IO串化时钟；

所述相位调整模块用于将所述IO串化时钟转换为两路频率相同、相位相差90°的IO串化时钟；

所述BANK驱动模块用于对所述两路IO串化时钟进行逻辑驱动和物理驱动并分别输出至所述BANK数据串化模块和所述BANK时钟串化模块。

进一步地，还包括分别与所述BANK数据串化模块、BANK时钟串化模块和LVDS输出模块连接的BANK IO延迟调整模块，所述BANK IO延迟调整模块用于对输入的每个LANE的数据LANE信号和时钟LANE信号进行延时调整。

更进一步地，还包括分别与BANK IO延迟调整模块、LVDS输出模块和BANK驱动模块连接的BANK IO校准模块，所述BANK IO校准模块用于对BANK IO延迟调整模块和LVDS输出模块采样，并将采集的电气特性、延时和同步参数发送至BANK驱动模块。

本发明的有益效果在于：

(1)本发明可适用于1～4LANE的MIPI模组，根据MIPI协议最高可支持1Gbps传输率每LANE。且数据传输率可由上层设置。

(2)本发明可调整各个LANE的串行信号之间的相对延时，确保其传输能同步和对齐，从而工作可靠、稳定。

(3)本发明可对输出MIPI的电气特性如电平值、驱动强度、端接匹配、传输预加重、输出阻抗等进行调整以更能适应不同特性传输线和MIPI模组。

(4)本发明可进行IO校准以确保FPGA在不同环境、温度下均能可靠、稳定工作。

(5)本发明可通过用FPGA芯片来实现所述功能，因设置有时钟驱动和延时调整功能，故可在FPGA不同BANK下确保输出各个LANE信号同步、降低了FPGA使用要求。

(6)本发明不仅工作稳定可靠、实现容易，而且实现成本较低，避免了因使用外接桥接芯片的技术方案而导致的设计、使用复杂、稳定性差、设计成本高等问题。

附图说明

图1为本发明基于FPGA实现的MIPI LANE信号串化输出的装置的框图。

图2为本发明基于FPGA实现的MIPI LANE信号串化输出的方法的流程图。

图3为根据MIPI DPHY协议规定MIPI时钟信号和数据信号的传输时序图。

图中：MIPI数据转换与缓存模块1，BANK数据串化模块2，BANK时钟串化模块3，BANKIO延迟调整模块4，LVDS输出模块5，MIPI输出模块6，IO串化时钟模块7，相位调整模块8，BANK驱动模块9，BANK IO校准模块10，MIPI模组11。

具体实施方式

以下结合附图和具体实施例对本发明作进一步的详细描述。

如图1所示，本发明所提供的一种基于FPGA实现MIPI信号串化输出的装置，包括MIPI数据转换与缓存模块1、BANK数据串化模块2、BANK时钟串化模块3、BANK IO延迟调整模块4、LVDS输出模块5、MIPI输出模块6、IO串化时钟模块7、相位调整模块8、BANK驱动模块9和BANK IO校准模块10；

MIPI数据转换与缓存模块1分别与BANK数据串化模块2、BANK时钟串化模块3和IO串化时钟模块7连接，IO串化时钟模块7通过相位调整模块8和BANK驱动模块9连接，BANK驱动模块9通过BANK数据串化模块2和BANK时钟串化模块3连接，BANK数据串化模块2和BANK时钟串化模块3分别和BANK IO延迟调整模块4连接，BANK IO延迟调整模块4与LVDS输出模块5连接，LVDS输出模块5通过MIPI输出模块6和MIPI模组11连接，BANK IO校准模块10分别与BANK数据串化模块22、BANK时钟串化模块3和LVDS输出模块5连接。

MIPI数据转换与缓存模块1用于从上层接收MIPI信号的数据LANE传输率并传输至IO串化时钟模块7，将接收的RGB视频信号转换为MIPI组包数据并缓存；

BANK数据串化模块2用于将MIPI组包数据转换为每个LANE的数据LANE信号；

BANK时钟串化模块3用于形成时钟LANE信号；

BANK IO延迟调整模块4用于对输入的每个LANE的数据LANE信号和时钟LANE信号进行延时调整；

LVDS输出模块5用于根据MIPI DPHY协议在HS状态下将时钟LANE信号和每个LANE的数据LANE信号分别转换为时钟LANE HS信号和每个LANE的LVDS差分信号；

MIPI输出模块6用于根据MIPI DSI协议将HS时钟和每个LANE的LVDS差分信号转换为MIPI时钟LANE信号和MIPI数据LANE信号传输至MIPI模组11显示；

IO串化时钟模块7用于根据MIPI信号的数据LANE传输率产生IO串化时钟；

相位调整模块8用于将IO串化时钟转换为两路频率相同、相位相差90°的IO串化时钟；

BANK驱动模块9用于对两路IO串化时钟进行逻辑驱动和物理驱动并分别输出至BANK数据串化模块22和BANK时钟串化模块3；

BANK IO校准模块10用于对BANK IO延迟调整模块4和LVDS输出模块5采样，并将采集的电气特性、延时和同步参数发送至BANK驱动模块9。

如图2所示，根据上述装置实现基于FPGA实现的MIPI LANE信号串化输出的方法的具体步骤包括：

1)上层设置好MIPI信号的数据LANE传输率，并通过向MIPI数据转换与缓存模块1发送上层控制信号将MIPI信号的数据LANE传输率送入IO串化时钟模块7。MIPI数据转换与缓存模块1通过从上层接收的MIPI信号的数据LANE传输率产生相应的组包字节数据的逻辑工作时钟即并行时钟信号，IO串化时钟模块7则将该逻辑工作时钟通过PLL去抖动和倍频来产生八倍频的IO串化时钟。

2)IO串化时钟模块7将所生成的IO串化时钟送入相位调整模块8进行相位调整和输出去抖动，相位调整模块8将IO串化时钟转化为两路频率相同、相位相差90°的IO串化时钟输出，这两路频率相同，但相位相差90度，以分别用于产生时钟LANE信号和数据LANE信号，保证时钟信号对齐到数据中心。

3)BANK驱动模块9则将两路IO串化时钟进行逻辑驱动和物理驱动，以分别产生用于FPGA内各个BANK的局域IO时钟信号，专用于每个BANK产生高速信号(由于在FPGA内，各个BANK的位置、引脚分布以及制造工艺的差别，为可靠输出高速信号，必须使用其BANK自身的本地IO时钟作为工作时钟)。这些局域IO时钟信号被分别作为各个数据LANE信号和时钟LANE信号的串化时钟。BANK驱动模块9一方面将这些局域IO时钟信号分别输出给BANK数据串化模块2、BANK时钟串化模块3，另一方面送给BANK IO校准模块10来校准输出IO特性。

4)MIPI数据转换与缓存模块1先将接收的RGB视频信号转换成MIPI组包数据并分配到每个MIPI LANE上，当输出时，由于FPGA不同BANK的串行信号的传输和转换有细微差别，为避免各个lane的数据在输出到各个BANK时导致逻辑上的时序出现潜在错误，故将每个MIPI LANE上的MIPI组包数据分别被同步的在MIPI数据转换与缓存模块1中缓存起来。

5)BANK数据串化模块2分别输入所缓存的每个MIPI LANE数据，并根据每个MIPILANE所输出到的FPGA的BANK，将该BANK的局域IO时钟信号(来自BANK驱动模块9)作为所述MIPI LANE进行并串转换的工作时钟。通过每个LANE的局域IO时钟信号对相应LANE的MIPI组包数据进行串并转换，输出每个LANE的数据LANE信号；

6)在串化每个LANE的数据的同时，BANK时钟串化模块3也对从MIPI数据转换与缓存模块1输出的并行时钟信号用相应的串化时钟进行并串转换操作，从而完成并输出时钟LANE信号。对并行时钟信号而言，它是MIPI数据转换与缓存模块1输出的一个固定的并行数据如“10101010”从而形式方波信号以成为DDR串行MIPI时钟，从而使得时钟和数据都是相同的速率。采用此方法产生输出时钟LANE信号是为了所有并串转换操作可基于某一种FPGA组件进行，这样既确保时钟数据的同步输出，又降低FPGA实现和时序的复杂性，提高可靠性。

7)串化后的每个LANE的数据LANE信号和时钟LANE信号送入BANK IO延迟调整模块4进行延时调整。首先BANK IO延迟调整模块4根据各个BANK输出高速信号以及后续模块操作的固有延时对串化信号做反向调整，从而确保在FPGA输出引脚上，各个数据LANE之间完全同步，以及数据LANE信号和时钟LANE信号的相移严格控制为90°相同。之后在信号传输过程中，由上层再根据FPGA到模组之间的各个LANE的连接线的长短差异或传输特性不同，对数据信号之间、数据与时钟之间的延时再做微调，以使得到模组端时，数据、时钟仍保持严格同步和相移，从而确保模组点屏无错误。

8)BANK IO延迟调整模块4输出的是FPGA内部的高速信号，LVDS输出模块5根据MIPI DPHY协议在HS状态下将时钟LANE信号和每个LANE的数据LANE信号分别转换为时钟LANE HS信号和每个LANE的LVDS差分信号，如图3所示。在MIPI信号传输时，上层再根据传输线的特性以及到达模组端时信号的衰减，通过对LVDS输出模块5的LVDS的电平值、驱动强度、传输预加重等参数进行调整，确保在模组端得到最佳信号质量。

9)MIPI输出模块6根据MIPI DSI协议，对来自LVDS输出模块5的HS时钟和每个LANE的LVDS差分信号转换为MIPI时钟LANE信号和MIPI数据LANE信号传输至MIPI模组11显示，并将MIPI数据转换与缓存模块1输出的MIPI LP时钟、数据CMOS信号进行转换，转换操作过程则受到MIPI数据转换与缓存模块1的控制进行，同时为更好的传输MIPI信号，上层也会根据不同模组的接收特性对MIPI输出模块6的输出阻抗进行调整，从而确保模组能接收最佳MIPI信号。

在长期进行MIPI信号传输过程中，FPGA会受到外界工作环境的影响如温度、湿度、电磁干扰等干扰，从而使输出信号的电气特性、延时、同步等传输特性受到影响，为此BANKIO校准模块10在传输过程中随时采样BANK IO延迟调整模块4和LVDS输出模块5的状态，当发现各个模块的电气特性、延时、同步已不在之前调整值时，则立刻采用反向的增减来校准，从而保证FPGA在各种环境下均能稳定可靠的工作。

以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以设计出若干改进，这些改进也应视为本发明的保护范围。

本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (9)

1.一种基于FPGA实现的MIPI LANE信号串化输出的方法，其特征在于：包括如下步骤：

1)从上层接收MIPI信号的数据LANE传输率，并根据所述数据LANE传输率产生并行时钟信号和IO串化时钟；

2)将所述IO串化时钟转换为两路频率相同、相位相差90°的IO串化时钟；

3)将输入的RGB视频信号转换为MIPI组包数据并分配到每个MIPI LANE上；

4)将一路IO串化时钟复制到每个LANE上，通过所述每个LANE的IO串化时钟对相应LANE的所述MIPI组包数据进行串并转换，输出每个LANE的数据LANE信号；

5)通过所述并行时钟信号对另一路IO串化时钟进行并串转换操作，形成时钟LANE信号；

6)根据MIPI DPHY协议在HS状态下将所述时钟LANE信号和每个LANE的数据LANE信号分别转换为时钟LANE HS信号和每个LANE的LVDS差分信号；

7)根据MIPI DSI协议将所述时钟LANE HS信号和每个LANE的LVDS差分信号转换为MIPI时钟LANE信号和MIPI数据LANE信号传输至MIPI模组(11)显示。

2.根据权利要求1所述的基于FPGA实现的MIPI LANE信号串化输出的方法，其特征在于：所述步骤2)之后还包括对所述两路频率相同、相位相差90度的IO串化时钟进行逻辑驱动和物理驱动以产生FPGA内每个BANK的局域IO时钟信号的步骤。

3.根据权利要求2所述的基于FPGA实现的MIPI LANE信号串化输出的方法，其特征在于：所述步骤3)之后还包括：

3.1)将所述每个MIPI LANE上的MIPI组包数据缓存；

3.2)根据每个MIPI LANE所输出到的FPGA的BANK，将所述BANK的局域IO时钟信号作为所述MIPI LANE进行并串转换的工作时钟。

4.根据权利要求3所述的基于FPGA实现的MIPI LANE信号串化输出的方法，其特征在于：所述步骤5)之后还包括将所述时钟LANE信号和每个LANE的数据LANE信号进行延时调整的操作。

5.根据权利要求4所述的基于FPGA实现的MIPI LANE信号串化输出的方法，其特征在于：所述延时调整的操作根据采集的所述LVDS差分信号的电平值、驱动强度、传输预加重参数进行。

6.根据权利要求4所述的基于FPGA实现的MIPI LANE信号串化输出的方法，其特征在于：所述延时调整的操作包括控制所述时钟LANE信号和每个LANE的数据LANE信号的相移为90°。

7.一种根据权利要求1～6中任一权利要求所述的基于FPGA实现的MIPI LANE信号串化输出的方法的装置，其特征在于：包括MIPI数据转换与缓存模块(1)、BANK数据串化模块(2)、BANK时钟串化模块(3)、LVDS输出模块(5)、MIPI输出模块(6)、IO串化时钟模块(7)、相位调整模块(8)和BANK驱动模块(9)；

所述MIPI数据转换与缓存模块(1)分别与BANK数据串化模块(2)、BANK时钟串化模块(3)和IO串化时钟模块(7)连接，所述IO串化时钟模块(7)通过相位调整模块(8)和BANK驱动模块(9)连接，所述BANK驱动模块(9)通过BANK数据串化模块(2)和BANK时钟串化模块(3)连接，所述BANK数据串化模块(2)和BANK时钟串化模块(3)分别和LVDS输出模块(5)连接，所述LVDS输出模块(5)通过MIPI输出模块(6)和MIPI模组(11)连接；

所述MIPI数据转换与缓存模块(1)用于从上层接收MIPI信号的数据LANE传输率并传输至IO串化时钟模块(7)，将接收的RGB视频信号转换为MIPI组包数据并缓存；

所述BANK数据串化模块(2)用于将MIPI组包数据转换为每个LANE的数据LANE信号；

所述BANK时钟串化模块(3)用于形成时钟LANE信号；

所述LVDS输出模块(5)用于根据MIPI DPHY协议在HS状态下将所述时钟LANE信号和每个LANE的数据LANE信号分别转换为时钟LANE HS信号和每个LANE的LVDS差分信号；

所述MIPI输出模块(6)用于根据MIPI DSI协议将时钟LANE HS信号和每个LANE的LVDS差分信号转换为MIPI时钟LANE信号和MIPI数据LANE信号传输至MIPI模组(11)显示；

所述IO串化时钟模块(7)用于根据所述MIPI信号的数据LANE传输率产生IO串化时钟；

所述相位调整模块(8)用于将所述IO串化时钟转换为两路频率相同、相位相差90°的IO串化时钟；

所述BANK驱动模块(9)用于对所述两路IO串化时钟进行逻辑驱动和物理驱动并分别输出至所述BANK数据串化模块(2)和所述BANK时钟串化模块(3)。

8.根据权利要求7所述的基于FPGA实现的MIPI LANE信号串化输出的方法的装置，其特征在于：还包括分别与所述BANK数据串化模块(2)、BANK时钟串化模块(3)和LVDS输出模块(5)连接的BANK IO延迟调整模块(4)，所述BANK IO延迟调整模块(4)用于对输入的每个LANE的数据LANE信号和时钟LANE信号进行延时调整。

9.根据权利要求7或者8所述的基于FPGA实现的MIPI LANE信号串化输出的方法的装置，其特征在于：还包括分别与BANK IO延迟调整模块(4)、LVDS输出模块(5)和BANK驱动模块(9)连接的BANK IO校准模块(10)，所述BANK IO校准模块(10)用于对BANK IO延迟调整模块(4)和LVDS输出模块(5)采样，并将采集的电气特性、延时和同步参数发送至BANK驱动模块(9)。