RU2647664C1 - Способ обработки видеосигнала - Google Patents
Способ обработки видеосигнала Download PDFInfo
- Publication number
- RU2647664C1 RU2647664C1 RU2017110817A RU2017110817A RU2647664C1 RU 2647664 C1 RU2647664 C1 RU 2647664C1 RU 2017110817 A RU2017110817 A RU 2017110817A RU 2017110817 A RU2017110817 A RU 2017110817A RU 2647664 C1 RU2647664 C1 RU 2647664C1
- Authority
- RU
- Russia
- Prior art keywords
- pixels
- video signal
- screen
- output
- delay
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 9
- 238000012545 processing Methods 0.000 title abstract description 20
- 238000009825 accumulation Methods 0.000 claims abstract description 10
- 230000001360 synchronised effect Effects 0.000 claims abstract description 7
- 230000008569 process Effects 0.000 claims description 3
- 238000003672 processing method Methods 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 230000003190 augmentative effect Effects 0.000 description 4
- 230000003139 buffering effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000008447 perception Effects 0.000 description 3
- 238000009877 rendering Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000035807 sensation Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 206010028813 Nausea Diseases 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 208000002173 dizziness Diseases 0.000 description 1
- 230000004438 eyesight Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 201000003152 motion sickness Diseases 0.000 description 1
- 230000008693 nausea Effects 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001953 sensory effect Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 208000024891 symptom Diseases 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 210000001213 vestibule labyrinth Anatomy 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- 230000016776 visual perception Effects 0.000 description 1
- 238000012800 visualization Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T15/00—3D [Three Dimensional] image rendering
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Graphics (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Изобретение относится к технологиям обработки видеосигнала. Техническим результатом является снижение величины задержки при выводе видеосигнала на экран. Предложен способ обработки видеосигнала. Способ содержит этап, на котором при помощи, по меньшей мере, одного HDMI порта получают видеосигнал с, по меньшей мере, одной видеокарты. Далее при помощи, по меньшей мере, одного чипа разделяют полученный видеосигнал и передают разделенный сигнал на ПЛИС. Обрабатывают видеосигнал при помощи ПЛИС следующим образом. Накапливают пиксели в первой системе FIFO с синхронным накоплением пикселей во второй системе FIFO до достижения в первой системе FIFO порогового значения, достаточного для вывода одной строки пикселей на первую половину экрана. При помощи LVDS-трансмиттера выводят строку пикселей на первую половину экрана с синхронным накоплением пикселей во второй системе FIFO. 4 ил.
Description
ОБЛАСТЬ ТЕХНИКИ
Техническое решение относится к области вычислительной техники, в частности к способам обработки видеосигнала, и может применяться в системах виртуальной и дополненной реальности (AR/VR) для снижения задержки системы визуализации.
УРОВЕНЬ ТЕХНИКИ
Проблема задержки отображения видеосигнала является актуальной проблемой при реализации большинства технологий AR/VR, основанных на системах трекинга. В системах AR/VR с трекингом виртуальная среда изменяется в ответ на движение пользователя. Величина задержки – это полное время между движением пользователя и соответствующим изменением изображения на дисплее.
Особенности зрительного восприятия трехмерных объектов приводят к тому, что запаздывание реакции системы на изменение положения пользователя воспринимается не как временное явление, а как явление пространственное, то есть мозг не воспринимает задержку системы, но видит, как объект кубической формы изменяет свои пропорции во время движения наблюдателя, и реалистичное восприятие достигается лишь в моменты, когда пользователь неподвижен в течение времени, равного или большего времени задержки системы.
Вследствие явного несоответствия зрительной информации и информации о положении пользователя, поступающей от вестибулярного аппарата, задержка является наиболее частой причиной проявления у пользователей симптомов морской болезни: головокружения, тошноты, слабости.
Выбор устройства отображения прямо влияет на величину полной задержки отображения системы, поскольку большинство современных дисплеев, в отличие от устаревших ЭЛТ-дисплеев, выполняют буферизацию и дополнительную обработку изображения для улучшения его качества, а это приводит к задержке вывода, зачастую весьма существенной.
Таким образом, получается, что для серийных телевизионных ЖК-дисплеев реальная задержка отображения значительно выше, чем минимальное время вывода изображения на экран, обусловленное физическими характеристиками экрана. Так, для ЖК-дисплеев с временем отклика в 2 мс, реальная задержка отображения составляет 20-140 мс за счет дополнительной обработки изображения на управляющей панели экрана.
Дополнительная обработка для телевизионных панелей призвана улучшить качество входного сигнала и актуальна в ситуации, когда неизвестно качество входного телевизионного сигнала. Однако для AR/VR-системы, в которой система рендеринга на графическом сервере изначально готовит изображение высокого качества, дополнительная обработка на плате управления экраном являются избыточными.
Помимо большой задержки отображения серьезным ограничением серийных ЖК-дисплеев большого формата (от 32’’ и выше) является низкое разрешение в формате 3D (режим 120 Гц).
На сегодняшний день протокол HDMI позволяет передавать изображение 1280х720 (HD) с частотой 120 кадров в секунду (60 кадров на глаз). Для вывода изображения 1920х1080 (FullHD) поддерживается режим 48 Гц (24 кадра на глаз): подобный режим является приемлемым при просмотре фильмов, однако для динамических сцен при перемещении пользователя относительно экрана является некомфортным. Стоит отметить, что спецификация HDMI описывает также формат передачи 1920х1080@120fps, но этот формат относится к необязательным и его поддержка не встречается среди серийных телевизионных ЖК-панелей.
Авторами изобретения разработана плата обработки видеосигнала для ЖК-панели с околонулевой задержкой, с поддержкой разрешения 1920х1080 (FullHD) в режиме 120 Гц. Околонулевая задержка обработки достигается за счет применения высокоскоростных параллельных алгоритмов обработки сигнала с использованием ПЛИС.
Из патента US 5546530A известен способ и устройство рендеринга изображений с использованием параллельной обработки. Данное решение предлагает рендеринг и обработку посредством деления целого изображения. Рендеринг изображения на данном устройстве происходит за счет распараллеливания обработки информации по процессорам, после чего пиксели с каждого процессора направляются в отдельный буфер для дальнейшего формирования одного целого и подачи на выход.
Из патента US 20080018789 известно портативное устройство, интегрируемое с функцией внешнего видеосигнала. Данное устройство включает в себя интерфейс видеоввода, дисплей, чип отображения и контроллер. Интерфейс видеоввода получает внешний видеосигнал, а чип отображения выдает внутреннее видео. Контроллер включает в себя первый интерфейс ввода, второй интерфейс ввода и интерфейс вывода. Данное устройство включает в себя дополнительную обработку пикселей и буферизацию, что приводит к увеличению задержки.
В приведенных выше примерах используется постобработка изображения, большой объем буферизации, что, несмотря на использование распараллеливания в некоторых из них, приводит к увеличению задержки.
СУЩНОСТЬ ТЕХНИЧЕСКОГО РЕШЕНИЯ
Задачей, на решение которой направлено заявленное техническое решение, является обработка видеосигнала с минимальной задержкой.
Технический результат, обеспечиваемый заявленным техническим решением, заключается в снижении величины задержки при выводе видеосигнала на экран.
В общем виде, задача, на решение которой направленно заявленное техническое решение, достигается посредством применения алгоритмов FIFO, запрограммированных на ПЛИС, и чипов, принимающих сигнал с разъема HDMI и осуществляющих буферизацию менее одной строки пикселей, что позволяет снизить величину задержки.
ПЛИС по системе FIFO1 и FIFO2 выводит видеосигнал через LVDS-трансмиттер на экран порционно для каждой половины экрана, не объединяясь, что также позволяет снизить величину задержки.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
Признаки и преимущества заявленного технического решения станут очевидными из приводимого ниже подробного описания и прилагаемых чертежей, на которых:
На Фиг. 1 показана схема цикла обработки видеосигнала.
На Фиг. 2 показана схема алгоритма работы ПЛИС.
На Фиг. 3 показана схема платы обработки видеосигнала.
На Фиг. 4 показана блок-схема алгоритма обработки видеосигнала.
ПОДРОБНОЕ ОПИСАНИЕ ТЕХНИЧЕСКОГО РЕШЕНИЯ
Здесь и далее будут описаны термины, используемые в заявке.
Программируемая логическая интегральная схема (ПЛИС, англ. programmable logic device, PLD) – электронный компонент, используемый для создания цифровых интегральных схем. В отличие от обычных цифровых микросхем, логика работы ПЛИС не определяется при изготовлении, а задаётся посредством программирования.
High Definition Multimedia Interface (HDMI) – интерфейс для мультимедиа высокой чёткости, позволяющий передавать цифровые видеоданные высокого разрешения и многоканальные цифровые аудиосигналы с защитой от копирования.
HD – разрешение 1280×720 точек (пикселей).
Full HD – разрешение 1920×1080 точек (пикселей). Это маркетинговое название было впервые введено компанией Sony в 2007 году для ряда продуктов. Применяется в трансляциях телевидения высокого разрешения (HDTV), в телевизорах, компьютерных дисплеях, в камерах смартфонов, в видеопроекторах и т.п.
FIFO (акроним First In, First Out – «первым пришёл – первым ушёл») – способ организации и манипулирования данными относительно времени и приоритетов. Это выражение описывает принцип технической обработки очереди или обслуживания конфликтных требований путём упорядочения процесса по принципу: «первым пришёл – первым обслужен». Тот, кто приходит первым, тот и обслуживается первым, пришедший следующим ждёт, пока обслуживание первого не будет закончено, и так далее.
Дополненная реальность (англ. augmented reality, AR – «расширенная реальность») – результат введения в поле восприятия любых сенсорных данных с целью дополнения сведений об окружении и улучшения восприятия информации.
Виртуальная реальность (ВР, англ. virtual reality, VR, искусственная реальность) – созданный техническими средствами мир (объекты и субъекты), передаваемый человеку через его ощущения: зрение, слух, обоняние, осязание и другие. Виртуальная реальность имитирует как воздействие, так и реакции на воздействие. Для создания убедительного комплекса ощущений реальности компьютерный синтез свойств и реакций виртуальной реальности производится в реальном времени.
Низковольтная дифференциальная передача сигналов (англ. low-voltage differential signaling или LVDS) — способ передачи электрических сигналов, позволяющий передавать информацию на высоких частотах при помощи дешёвых соединений на основе медной витой пары.
Интегральная схема, микросхема, чип (англ. chip – тонкая пластинка – первоначально термин относился к пластинке кристалла микросхемы) – микроэлектронное устройство – электронная схема произвольной сложности, изготовленная на полупроводниковой подложке и помещённая в неразборный корпус или без такового, в случае вхождения в состав микросборки.
Заявленное техническое решение работает следующим образом.
Кадр формируется 3D-движком с последующим выводом на два видеовыхода. Возможна схема с двумя видеовыходами одной видеокарты или с двумя видеовыходами двух разных видеокарт. С каждого видеовыхода передается видеосигнал разрешением 960х1080 пикселей на плату через соответствующие порты HDMI. С помощью системы проверки синхронизации видеосигнала проверяется наличие видеосигнала на входах платы. При наличии видеосигнала осуществляется его передача на ПЛИС, которая синхронизирует и объединяет сигналы с двух видеовыходов в единый видеосигнал разрешением 1920х1080 пикселей и передает его через LVDS-трансмиттер на экран.
Для минимизации задержки используется ПЛИС, работающая с двумя системами FIFO, цикл работы которой выполняется следующим образом.
Происходит накопление пикселей в первой системе FIFO с синхронным накоплением пикселей во второй системе FIFO до достижения в первой системе FIFO порогового значения, достаточного для вывода одной строки пикселей на первую половину экрана.
Происходит вывод строки пикселей на первую половину экрана с синхронным накоплением пикселей во второй системе FIFO.
После окончания вывода строки пикселей на первую половину экрана начинается вывод строки пикселей на вторую половину экрана с синхронным накоплением пикселей следующей строки в первой и второй системах FIFO.
Повторение цикла производится до тех пор, пока все пиксели кадра не будут выведены на экран. После вывода всех пикселей кадра цикл начинается сначала для следующего кадра.
В конечном итоге максимальная задержка вышеприведенного способа обработки видеосигнала составит менее одной строки кадра, что соответствует величине менее 10 микросекунд.
На данном этапе развития технологий на рынке потребительской электроники аналогов заявленного решения для кардинального уменьшения задержки нет, а заявленное техническое решение является уникальным в своем роде. Заявленное техническое решение также может служить не только для использования совместно с технологией MotionParallax3D и соответствующими ЖК-дисплеями, но и для общего назначения на стандартных ЖК-дисплеях. Также важно отметить, что такая реализация решения поддерживает разрешение FullHD в режиме 3D при 120 Гц.
Заявленное техническое решение является промышленно применимым, поскольку для его реализации используют промышленно изготовленные и промышленно применимые ресурсы.
Хотя заявленное техническое решение описано конкретным примером его реализации, это описание не является ограничивающим, но приведено лишь для иллюстрации и лучшего понимания существа технического решения, объем которого определяется прилагаемой формулой.
Claims (8)
- Способ обработки видеосигнала, содержащий этапы, на которых:
- при помощи, по меньшей мере, одного HDMI порта получают видеосигнал с, по меньшей мере, одной видеокарты;
- при помощи, по меньшей мере, одного чипа разделяют полученный видеосигнал и передают разделенный сигнал на ПЛИС;
- обрабатывают видеосигнал при помощи ПЛИС следующим образом:
- накапливают пиксели в первой системе FIFO с синхронным накоплением пикселей во второй системе FIFO до достижения в первой системе FIFO порогового значения, достаточного для вывода одной строки пикселей на первую половину экрана;
- при помощи LVDS-трансмиттера выводят строку пикселей на первую половину экрана с синхронным накоплением пикселей во второй системе FIFO;
- после окончания вывода строки пикселей на первую половину экрана начинают вывод строки пикселей на вторую половину экрана при помощи LVDS-трансмиттера с синхронным накоплением пикселей следующей строки в первой и второй системах FIFO;
- повторяют цикл до тех пор, пока все пиксели кадра не будут выведены на экран.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2017110817A RU2647664C1 (ru) | 2017-03-31 | 2017-03-31 | Способ обработки видеосигнала |
PCT/RU2017/000201 WO2018182447A1 (ru) | 2017-03-31 | 2017-04-04 | Способ обработки видеосигнала |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2017110817A RU2647664C1 (ru) | 2017-03-31 | 2017-03-31 | Способ обработки видеосигнала |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2647664C1 true RU2647664C1 (ru) | 2018-03-16 |
Family
ID=61629551
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2017110817A RU2647664C1 (ru) | 2017-03-31 | 2017-03-31 | Способ обработки видеосигнала |
Country Status (2)
Country | Link |
---|---|
RU (1) | RU2647664C1 (ru) |
WO (1) | WO2018182447A1 (ru) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111031195B (zh) * | 2019-12-24 | 2022-01-25 | 成都国翼电子技术有限公司 | 基于fpga的lvds视频接口动态调整方法 |
CN112019863A (zh) * | 2020-09-04 | 2020-12-01 | 威创集团股份有限公司 | 一种用于视频显示的控制系统 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5323272A (en) * | 1992-07-01 | 1994-06-21 | Ampex Systems Corporation | Time delay control for serial digital video interface audio receiver buffer |
US5546530A (en) * | 1990-11-30 | 1996-08-13 | Vpl Research, Inc. | Method and apparatus for rendering graphical images using parallel processing |
US20080018789A1 (en) * | 2006-07-21 | 2008-01-24 | Asustek Computer Inc. | Portable device integrated with external video signal display function |
US20140226064A1 (en) * | 2011-09-22 | 2014-08-14 | Nec Display Solutions, Ltd. | Video Processing Device and Video Processing Method |
US20150304700A1 (en) * | 2012-11-30 | 2015-10-22 | Denso Corporation | Vehicular video processing device and vehicular video processing system |
RU2570195C2 (ru) * | 2011-05-19 | 2015-12-10 | Сони Компьютер Энтертэйнмент Инк. | Устройство съемки движущихся изображений, система и устройство обработки информации и способ обработки изображений |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4679038A (en) * | 1983-07-18 | 1987-07-07 | International Business Machines Corporation | Band buffer display system |
US6031573A (en) * | 1996-10-31 | 2000-02-29 | Sensormatic Electronics Corporation | Intelligent video information management system performing multiple functions in parallel |
JP2011082683A (ja) * | 2009-10-05 | 2011-04-21 | Sony Corp | 画像処理装置、画像処理方法、及び、プログラム |
EP2614430A1 (en) * | 2010-09-10 | 2013-07-17 | SMSC Holdings S.à.r.l. | Monitor chaining and docking mechanism |
-
2017
- 2017-03-31 RU RU2017110817A patent/RU2647664C1/ru not_active IP Right Cessation
- 2017-04-04 WO PCT/RU2017/000201 patent/WO2018182447A1/ru active Application Filing
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5546530A (en) * | 1990-11-30 | 1996-08-13 | Vpl Research, Inc. | Method and apparatus for rendering graphical images using parallel processing |
US5323272A (en) * | 1992-07-01 | 1994-06-21 | Ampex Systems Corporation | Time delay control for serial digital video interface audio receiver buffer |
US20080018789A1 (en) * | 2006-07-21 | 2008-01-24 | Asustek Computer Inc. | Portable device integrated with external video signal display function |
RU2570195C2 (ru) * | 2011-05-19 | 2015-12-10 | Сони Компьютер Энтертэйнмент Инк. | Устройство съемки движущихся изображений, система и устройство обработки информации и способ обработки изображений |
US20140226064A1 (en) * | 2011-09-22 | 2014-08-14 | Nec Display Solutions, Ltd. | Video Processing Device and Video Processing Method |
US20150304700A1 (en) * | 2012-11-30 | 2015-10-22 | Denso Corporation | Vehicular video processing device and vehicular video processing system |
Also Published As
Publication number | Publication date |
---|---|
WO2018182447A1 (ru) | 2018-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9706114B2 (en) | Image pickup apparatus, information processing apparatus, display apparatus, information processing system, image data sending method, image displaying method, and computer program | |
KR20140022764A (ko) | 동시 디스플레이를 위한 상이한 차원의 비디오 데이터 스트림들의 결합 | |
US7289539B1 (en) | Synchronization of stereo glasses in multiple-end-view environments | |
CN105872419A (zh) | 一种显示方法、装置及液晶电视 | |
WO2015188525A1 (zh) | 一种超高清三维转换装置及超高清三维显示系统 | |
RU2647664C1 (ru) | Способ обработки видеосигнала | |
WO2022242704A1 (zh) | 用于刷新头戴式显示设备的屏幕的方法和头戴式显示设备 | |
US20120120190A1 (en) | Display device for use in a frame sequential 3d display system and related 3d display system | |
TWI524735B (zh) | 三維影像產生方法及裝置 | |
CN102186035A (zh) | 屏幕显示信息的显示方法 | |
US9888223B2 (en) | Display processing system, display processing method, and electronic device | |
US20130050183A1 (en) | System and Method of Rendering Stereoscopic Images | |
CN103260044B (zh) | 3d超高清信号处理方法和装置 | |
CN115174883A (zh) | 基于平面oled屏幕的主动式3d效果显示方法、系统及设备 | |
US20130222374A1 (en) | Method for outputting three-dimensional (3d) image and display apparatus thereof | |
US20110310222A1 (en) | Image distributing apparatus, display apparatus, and image distributing method thereof | |
US9154766B2 (en) | Method for outputting three-dimensional (3D) image at increased output frequency and display apparatus thereof | |
CN102256152B (zh) | 一种立体图像处理设备及方法 | |
KR20110068396A (ko) | 디스플레이 장치 및 그 디스플레이 방법 | |
CN104581109A (zh) | 一种3d数字视频信号处理方法及其装置 | |
CN114339188B (zh) | 一种多视角虚拟现实沉浸式显示方法、装置、介质及电子设备 | |
TWI489856B (zh) | Dimensional image processing method | |
EP2432228A2 (en) | Display apparatus and control method thereof | |
CN116743981A (zh) | 一种双目同步显示装置和方法 | |
US20110199456A1 (en) | Apparatus for image reproduction and method therefor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20200401 |