CN202551056U - 一种在lvds接口通信中数据自动同步的装置 - Google Patents

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罗韡
张伟
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Abstract

一种在LVDS接口通信中数据自动同步的装置，包括：与FPGA逻辑控制连接的主接收器和从接收器，所述FPGA逻辑控制还包括用于调整数据动态延时的IODELAY和用于校准数据边界的ISERDES；所述主接收器和从接收器均有各自的LVDS数据线。本实用新型具有上电自检测，免去人为调试，节约时间以及检测多个字节，准确调整边界位置，避免伪边界现象的优点。

Description

一种在LVDS接口通信中数据自动同步的装置
技术领域
本实用新型涉及一种接口通信中数据自动同步的装置，具体涉及一种在LVDS接口通信中数据自动同步的装置。
背景技术
设备与设备之间通信通常使用以下几种接口：RS232，RS485，IIC 和 并行接口等。而以上几种接口都由于其速度比较慢，不适用在高速数据传输中。LVDS即低压差分信号传输，是一种满足当今高薪能数据传输应用的新型技术。使用LVDS技术的产品数据速率可以从几百Mbps到2Gbps。
Xilinx公司FPGA的IOB模块支持LVDS接口，使用其提供的IODELAY模块、ISERDES模块和OSERDES模块可以很方便的开发拥有LVDS接口的设备。但由于其串行数据是连续不间断的发送，故在接收方需要调整DELAY延时时间，以找到数据的边界位置，否则数据就会错位。一般操作方法是添入一个固定的延时时间值，然后发送数据，看结果对不对，如果不对则改变延时时间。这样的做法会耗费大量的调试时间，效率差。
发明内容
本实用新型的目的在于提供了一种在LVDS接口通信中数据自动同步的装置，其能自动校准数据边界，高效使用本方法，节约了手动逐个调试的时间。
本实用新型的技术解决方案为：一种在LVDS接口通信中数据自动同步的装置，其特殊之处在于：包括与FPGA逻辑控制连接的主接收器和从接收器，所述FPGA逻辑控制还包括用于调整数据动态延时的IODELAY和用于校准数据边界的ISERDES；所述主接收器和从接收器均有各自的LVDS数据线。
一种在LVDS接口通信中数据自动同步的方法，其特殊之处在于，该方法包括：
1】使用IODELAY里的Inc信号，用于调整数据动态延时；
2】使用ISERDES里的Bitslip信号，用于校准数据边界；
3】使用同步关键字加同步帧的组合，判断同步LVDS数据。
上述在LVDS接口通信中数据自动同步的方法，其特殊之处在于，该方法具体包括：
1]上电后，由从接收器延时一段时间后将同步信号置为有效，告诉主接收器开始进行数据同步操作，主接收器检测到从接收器的同步信号有效后，将自己的同步信号置为有效；（注：由于从接收器的接收时钟是由主接收器给出了的，所有由从接收器发起信号同步）
2]双方各自检测到对方的同步信号有效后，各自在自己的LVDS数据线上将一组同步数据循环发出；
3]从接收器将接收的数据与同步关键字相比较，如果相等则进行第5]步骤，否则进行第4]步骤。主接收器亦相同；
4]如果进入第4步骤是8的倍数（这里假设一对LVDS线路转换成8bit并行数据）则产生一个INC脉冲，否则产生一个BITSLIP脉冲；并延时几个时钟周期回到步骤3]；
5]连续检测8个数据是否都是同步关键字，如果都是，则进行步骤6]，否则进行步骤4]；
6]检测一个数据，判断其是否是同步包头，如果是，则进行步骤7]；如果不是，且没有超时，则继续检测；如果超时则进行步骤4]；
7]连续检测紧跟的数据是否都符合同步帧结构里的数据，如果全部正确，则将同步信号置为无效，进行步骤8]；如果有一个不正确则进入步骤4]。
8]等待对方的同步信号无效后，停止发送同步数据，将正常数据接入，完成LVDS同步操作。
本实用新型的优势为：
1、上电自检测，免去人为调试，节约时间；
2、检测多个字节，准确调整边界位置，避免伪边界现象。
附图说明
图1为本实用新型实现设备结构连接示意图；
图2为本实用新型操作步骤示意图；
图3为本实用新型操作步骤示意图；
图4为本实用新型同步的数据格式。
具体实施方式
在结构上，LVDS接收器采用两个IODELAY和两个ISERDES，参见图1，由MASTER和SLAVE分别控制高4位和低4位的数据拼接。用Biltslip调整数据的边界，用Inc调整数据的延时。
具体操作步骤，参见图2,图3：
1、上电后，由从接收器延时一段时间后将同步信号置为有效，告诉主接收器开始进行数据同步操作，主接收器检测到从接收器的同步信号有效后，将自己的同步信号置为有效；（注：由于从接收器的接收时钟是由主接收器给出了的，所有由从接收器发起信号同步）
2、双方各自检测到对方的同步信号有效后，各自在自己的LVDS数据线上将一组同步数据循环发出，数据格式参见图4；
3、从接收器将接收的数据与同步关键字相比较，如果相等则进行第5步骤，否则进行第4步骤。主接收器亦相同；
4、如果进入第4步骤是8的倍数（这里假设一对LVDS线路转换成8bit并行数据）则产生一个INC脉冲，否则产生一个BITSLIP脉冲。并延时几个时钟周期回到步骤3；
5、连续检测8个数据是否都是同步关键字，如果都是，则进行步骤6，否则进行步骤4；
6、检测一个数据，判断其是否是同步包头，如果是，则进行步骤7；如果不是，且没有超时，则继续检测；如果超时则进行步骤4；
7、连续检测紧跟的数据是否都符合同步帧结构里的数据，如果全部正确，则将同步信号置为无效，进行步骤8；如果有一个不正确则进入步骤4。
8、等待对方的同步信号无效后，停止发送同步数据，将正常数据接入，完成LVDS同步操作。

Claims (1)

1.一种在LVDS接口通信中数据自动同步的装置，其特征在于：包括与FPGA逻辑控制连接的主接收器和从接收器，所述FPGA逻辑控制还包括用于调整数据动态延时的IODELAY和用于校准数据边界的ISERDES；所述主接收器和从接收器均有各自的LVDS数据线。
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