CN111028782A - 像素电路和具有该像素电路的显示装置 - Google Patents

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Abstract

本发明公开一种像素电路和具有该像素电路的显示装置，所述像素电路包括呈行排列的像素单元电路，所述像素单元电路包括第一晶体管、第二晶体管、第三晶体管、存储电容、发光器件、数据线、扫描线、侦测信号线；其中，第n行像素单元电路的第三晶体管的控制极与第n+1行的像素单元电路的扫描线连接，所述相邻行的像素单元电路的扫描线至少有半个脉冲相同。通过上述像素电路，实现对第n行像素单元电路的第二晶体管和第三晶体管的分别控制，从而提高对阈值电压的侦测精度，进而提高像素电路的补偿精度，实现更好的显示效果。

Description

像素电路和具有该像素电路的显示装置
技术领域
本发明涉及电路以及像素驱动领域，具体而言，涉及一种像素电路和具有该像素电路的显示装置。
背景技术
目前底发射型有源矩阵有机发光二极体(AMOLED)面板为了提高开口率，采用单扫描线的像素结构，但是单扫描线的像素结构失去了电压补偿的灵活性，降低了侦测精度，存在一定缺陷。
发明内容
基于此，本发明提供一种像素电路和具有该像素电路的显示装置，在保证像素高开口率的同时，提高像素补偿的灵活性以及精度，其具体内容如下：
一种像素电路，所述像素电路包括呈矩阵分布的像素单元电路，所述像素单元电路包括第一晶体管、第二晶体管、第三晶体管、存储电容、发光器件、数据线、扫描线、侦测信号线；
所述第n行像素单元电路的第一晶体管的漏极与第一电源线连接以接收第一电压；所述第二晶体管的控制极与所述扫描线连接，所述第二晶体管的第一极与所述数据线连接，所述第二晶体管的第二极与所述第一晶体管的控制极和所述存储电容的一电极分别连接；所述第三晶体管的控制极与第n+1行的像素单元电路的扫描线连接，所述第三晶体管的第一极与所述侦测信号线连接，所述第三晶体管的第二极与所述第一晶体管的源极、存储电容的另一电极和发光器件的一端分别连接；所述发光器件的另一端与第二电源线连接以接收第二电压；所述相邻行的像素单元电路的扫描线至少有半个脉冲相同。
在某些实施方式中，所述像素电路还包括末行扫描线，所述末行扫描线与末行像素单元电路的第三晶体管的控制极连接。
在某些实施方式中，所述像素电路还包括外部控制单元，所述外部控制单元与所述像素单元电路的扫描线和末行扫描线连接，控制所述像素电路的扫描线的脉冲。
在某些实施方式中，所述像素电路相邻行的扫描线至少有半个脉冲相同。
在某些实施方式中，所述像素单元电路还包括参考电压线和数据采集芯片，所述参考电压线通过参考电压开关与侦测信号线连接，所述数据采集芯片通过所述数据采集开关S2与侦测信号线连接。
一种显示装置，所述显示装置包括上述任一实施方式中的像素电路。
通过将上述第n行的像素单元电路的第三晶体管的控制极与第n+1行的像素单元电路的扫描线连接，控制所述相邻行的像素单元电路的扫描线的脉冲关系，从而提高阈值电压的侦测精度，进而提高像素电路的补偿精度，同时采用单扫描线的像素结构，保证像素单元的高开口率，达到更好的显示效果。
附图说明
图1为本发明一实施例所提供的像素电路等效示意图；
图2为本发明一实施例所提供的像素电路时序图；
图3为本发明另一实施例所提供的像素电路时序图；
图4为本发明另一实施例所提供的像素单元电路等效示意图；
图5为本发明另一实施例所提供的像素单元电路时序图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明实施例提供一种像素电路，该像素电路包括呈矩阵分布的像素单元电路，该像素单元电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3、存储电容C、发光器件D、数据线VDATA、扫描线WR、侦测信号线S，其中所述第一晶体管T1、第二晶体管T2和第三晶体管T3可以是薄膜晶体管，所述发光器件D可以是AMOLED或者其他发光器件。
第n行像素单元电路10的第一晶体管T1的漏极与第一电源线连接以接收第一电压VDD。第二晶体管T2的控制极与该像素单元电路10的扫描线WR-n连接，第二晶体管T2的第一极与该像素单元电路10的数据线VDATA连接，第二晶体管T2的第二极则与该像素单元电路10的第一晶体管T1的控制极和存储电容C的其中一个电极分别连接；其中该第二晶体管T2的第一极可以是源极或者漏极，以及相应的第二级，本处不做限定。第三晶体管T3的第一极与该像素单元电路10的侦测信号线S连接，第三晶体管T3的第二极与该像素单元电路10的第一晶体管T1的源极、存储电容C的另一个电极和发光器件D的一端分别连接，而该第n行像素单元电路10的第三晶体管T3的控制极则与第n+1行的像素单元电路11的扫描线WR-n+1连接；其中，该第三晶体管T3的第一极可以是源极或者漏极，以及相应的第二级，本处不做限定。此外，该像素单元电路10中，发光器件D的另一端与第二电源线连接以接收第二电压VSS，所述第二电源线可以接地，所述第二电压VSS可以为0V。
此外，在本发明所提供的像素电路中，相邻行像素单元电路的扫描线信号至少有半个脉冲相同。其中，所述相邻行的像素单元电路的扫描线至少有半个脉冲相同，可以是：在该像素电路中，上下行像素单元电路的扫描线的脉冲信号存在至少半个脉冲同时处于高电平信号，以使得上下行扫描线信号所分别控制的第二晶体管T2和第三晶体管T3同时导通。作为一种可实施的方式，所述相邻行像素单元电路的扫描线的脉冲信号图可以参见图2，当第n行的像素单元电路10的扫描线WR-n为高电平状态，导通该行像素单元电路10的第二晶体管T2 1H时间之后，其中，1H等于在一秒内特定频率下每行像素扫描的最大时间，第n+1行的像素单元电路的扫描线WR-n+1也被升至高电平状态。此时，第n行像素单元电路10中的第二晶体管T2和第三晶体管T3同时被导通，数据线VDATA随后也被升至高电平状态，以导通该像素单元电路10中的第一晶体管T1，并开始对存储电容C充电，并驱动发光器件D开始发光。该第n+1行的像素单元电路11的扫描线WR-n+1被升至高电平状态1H时间之后，所述第n行的像素单元电路10的扫描线WR-n降为低电平状态，所述第二晶体管T2被关闭，而第一晶体管T1由于存储电容C开始对外放电仍然被打开，第一晶体管T1栅极点Vs的电压被抬升，而第一晶体管T1源极点Vg的电压由于电压漂移，所以被电容C耦合上来，此时，侦测信号线S侦测得到的第一晶体管T1的栅源电压Vgs几乎不变，其中Vgs＝Vg-Vs。
在侦测信号线S侦测获得第一晶体管T1更为精确的栅源电压Vgs之后，将该数据传输给处理芯片开始计算补偿电压，并且根据该补偿电压调整下一帧中数据线VDATA的电压，以实现对该像素电路的电压补偿。
通过将像素电路中的第n行的像素单元电路10的第三晶体管T3的控制极与第n+1行的像素单元电路11的扫描线WR-n+1连接，并且控制所述相邻行的像素单元电路的扫描线的脉冲至少有半个脉冲相同，从而使得侦测信号线S侦测的栅源电压更为精准，从而提高像电路的侦测精度，进而提高像素电路的补偿精度；此外由于仍然采用单扫描线的像素电路架构，可以保证像素结构的高开口率，达到更好的显示效果。
本发明的另一实施例还提供一种像素电路，该像素电路包括呈矩阵分布的像素单元电路，像素单元电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3、存储电容C、发光器件D、数据线VDATA、扫描线WR、侦测信号线S，其中所述第一晶体管T1、第二晶体管T2和第三晶体管T3可以是薄膜晶体管，所述发光器件D可以是AMOLED或者其他发光器件当中的一种。
如图1所示，第n行像素单元电路10的第一晶体管T1的漏极与第一电源线连接以接收第一电压VDD。第二晶体管T2的控制极与该像素单元电路10的扫描线WR-n连接，第二晶体管T2的第一极与该像素单元电路10的数据线VDATA连接，第二晶体管T2的第二极则与该像素单元电路10的第一晶体管T1的控制极和存储电容C的其中一个电极分别连接；其中该第二晶体管T2的第一极可以是源极或者漏极，以及相应的第二级，本处不做限定。第三晶体管T3的第一极与该像素单元电路10的侦测信号线S连接，第三晶体管T3的第二极与该像素单元电路10的第一晶体管T1的源极、存储电容C的另一个电极和发光器件D的一端分别连接，而该第n行像素单元电路10的第三晶体管T3的控制极则与第n+1行的像素单元电路11的扫描线WR-n+1连接；其中，该第三晶体管T3的第一极可以是源极或者漏极，以及相应的第二级，本处不做限定。此外，该像素单元电路10中，发光器件D的另一端与第二电源线连接以接收第二电压，所述第二电源线可以接地，所述第二电压可以为0V。
此外，在本发明所提供的像素电路中，相邻行像素单元电路的扫描线信号至少有半个脉冲相同。其中，所述相邻行的像素单元电路的扫描线至少有半个脉冲相同，可以是，在该像素电路中，上下行像素单元电路的扫描线的脉冲信号存在至少半个脉冲同时处于高电平信号，以使得上下行扫描线信号所分别控制的第二晶体管T2和第三晶体管T3同时导通。作为一种可选择的实施方式，所述相邻行像素单元电路的扫描线的脉冲信号图可以参见图2，侦测信号线S为像素单元电路10提供参考电压，第一晶体管T1的漏极接入24V的工作电压，发光器件D的另一端接地。当第n行的像素单元电路10的扫描线WR-n为高电平状态，导通该行像素单元电路10的第二晶体管T21H时间之后，第n+1行的像素单元电路11的扫描线WR-n+1也被升至高电平状态，此时，第n行像素单元电路10中的第二晶体管T2和第三晶体管T3同时被导通，数据线VDATA随后也被升至高电平状态，以导通该像素单元电路10中的第一晶体管T1，开始对存储电容C充电，并驱动发光器件D开始发光。该第n+1行的像素单元电路11的扫描线WR-n+1被升至高电平状态1H时间之后，所述第n行的像素单元电路10的扫描线WR-n降为低电平状态，所述第二晶体管T2被关闭，而第一晶体管T1由于存储电容C开始对外放电仍然被打开，第一晶体管T1栅极点Vs的电压被抬升，而第一晶体管T1源极点Vg的电压由于电压漂移，所以被存储电容C耦合上来，此时，侦测信号线S侦测得到的第一晶体管T1的栅源电压Vgs几乎不变，其中Vgs＝Vg-Vs。
在本实施例中，该像素电路还可以包括末行扫描线，该末行扫描线与末行像素单元电路的第三晶体管T3的控制极连接，以实现对末行像素单元电路的第三晶体管T3的控制。该末行扫描线可以设置于最后一行的像素单元电路的下方，保证像素电路的高开口率和实现更为精准的电压补偿。
在本实施例中，参见图4，所述像素单元电路10还可以包括参考电压线和数据采集芯片，所述参考电压线通过所述参考电压开关S1和侦测信号线S连接，所述数据采集芯片通过所述数据采集开关S2和侦测信号线S连接。
在本实施例中，所述像素电路还可以包括外部控制单元，所述外部控制单元与像素电路中的各像素电源电路的扫描线以及末行扫描线相连接，以控制所述像素电路的所有的扫描线的脉冲，使得所述像素电路中相邻行的扫描线至少有半个脉冲相同，其中所述相邻行的像素单元电路的扫描线至少有半个脉冲相同，可以是：在该像素电路中，上下行扫描线(包括末行扫描线)的脉冲信号存在至少半个脉冲同时处于高电平信号，以使得上下行扫描线信号所分别控制的第二晶体管T2和第三晶体管T3存在同时导通的时间。作为一种可实施的方式，所述扫描线的脉冲信号图可以参见图3、图5，结合像素单元电路10结构图图4，该像素电路的侦测过程可以分为初始阶段、侦测阶段和数据读取阶段。
其中，在初始阶段S1，第n行的像素单元电路10的扫描线WR-n为高电平状态，以导通该行像素单元电路10的第二晶体管T2。第n+1行的像素单元电路11的扫描线WR-n+1为高电平状态，以导通第三晶体管T3。并且此时参考电压开关S1被打开，通过侦测信号线S向像素单元电路10提供参考电压，所述数据线VDATA为低电平状态，发光器件D不发光，为插黑阶段。之后数据线VDATA被升至高电平状态，以导通第一晶体管T1，开始为存储电容C充电，发光器件D开始发光。该第n+1行的像素单元电路11的扫描线WR-n+1被升至高电平状态1H时间之后，所述第n行的像素单元电路10的扫描线WR-n+1降为低电平状态，所述第二晶体管T2被关闭，而第一晶体管T1由于存储电容C开始对外放电仍然保持打开，第一晶体管T1的源极点Vs电压被抬升，第一晶体管T1的栅极点Vg电压由于电压漂移，被存储电容C耦合上来。
在侦测阶段S2，参考电压开关S1被关闭，停止通过侦测信号线S提供参考电压；第n行的像素单元电路10的扫描线WR-n保持低电平状态，所述第二晶体管T2保持关闭，第n+1行的像素单元电路11的扫描线WR-n+1保持高电平状态，所述第三晶体管T3保持打开，所述存储电容C保持放电状态，第一晶体管T1的源极点Vs电压和第一晶体管T1的栅极点Vg电压均保持不变。
在数据读取阶段S3，参考电压开关S1保持关闭，仍然停止提供参考电压；第n行的像素单元电路10的扫描线WR-n保持低电平状态，第二晶体管T2保持关闭，第n+1行的像素单元电路11的扫描线WR-n+1保持高电平状态，第n行的像素单元电路10的第三晶体管T3保持打开，此时，数据读取开关Sam被打开，数据读取芯片通过侦测信号线S读取第一晶体管T1T1的栅源电压Vgs，所述栅源电压Vgs等于第一晶体管T1的栅极电压Vg和源极电压Vs之差。
在数据读取芯片通过侦测信号线S侦测获得第一晶体管T1更为精确的栅源电压之后，将该数据进行处理并且开始计算补偿电压，并且根据该补偿电压调整下一帧中数据线VDATA的电压，以实现对该像素电路的电压补偿。
本实施例通过将像素电路中的第n行的像素单元电路10的第三晶体管T3的控制极与第n+1行的像素单元电路11的扫描线WR-n+1连接，并且控制所述相邻行的像素单元电路的扫描线的脉冲至少有半个脉冲相同，并且增加末行扫描线、参考电压线和数据读取芯片等结构，可以使得通过侦测信号线S的侦测数据读取的第一晶体管T1的栅源电压更为精准，从而提高像电路的侦测精度，进而提高像素电路的补偿精度；此外由于仍然采用单扫描线的像素电路架构，仅增加末行扫描线，仍然可以保证像素结构的高开口率，达到更好的显示效果。
本发明还提供一种显示装置，所述显示装置包括像素电路，所述像素电路与上述实施例当中的像素电路存在相同或者相似的结构或者功能，以使得该显示装置具备更好的显示功能。
尽管已经相对于一个或多个实现方式示出并描述了本发明，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本发明包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。此外，尽管本说明书的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或多个其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。进一步地，应当理解的是，在本文中提及的“多个”是指两个或两个以上。对于本文中提及的步骤，其通过数字后缀仅仅是为了清晰表述实施例，便于理解，并不完全代表步骤执行的先后顺序，应当以逻辑关系的先后设定为思考
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种像素电路，其特征在于，所述像素电路包括呈行排列的像素单元电路，所述像素单元电路包括第一晶体管、第二晶体管、第三晶体管、存储电容、发光器件、数据线、扫描线、侦测信号线；
所述第n行像素单元电路的第一晶体管的漏极与第一电源线连接以接收第一电压；所述第二晶体管的控制极与所述扫描线连接，所述第二晶体管的第一极与所述数据线连接，所述第二晶体管的第二极与所述第一晶体管的控制极和所述存储电容的一电极分别连接；所述第三晶体管的控制极与第n+1行的像素单元电路的扫描线连接，所述第三晶体管的第一极与所述侦测信号线连接，所述第三晶体管的第二极与所述第一晶体管的源极、存储电容的另一电极和发光器件的一端分别连接；所述发光器件的另一端与第二电源线连接以接收第二电压；所述相邻行的像素单元电路的扫描线至少有半个脉冲相同。
2.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括末行扫描线，所述末行扫描线与末行像素单元电路的第三晶体管T3的控制极连接。
3.根据权利要求2所述的像素电路，其特征在于，所述像素电路还包括外部控制单元，所述外部控制单元与所述像素单元电路的扫描线和末行扫描线连接，控制所述像素电路的扫描线的脉冲。
4.根据权利要求3所述的像素电路，其特征在于，所述像素电路相邻行的扫描线至少有半个脉冲相同。
5.根据权利要求4所述的像素电路，其特征在于，所述像素单元电路还包括参考电压线和数据采集芯片，所述参考电压线通过参考电压开关与侦测信号线连接，所述数据采集芯片通过所述数据采集开关与侦测信号线连接。
6.根据权利要求5所述的像素电路，其特征在于，所述第二电源线接地，所述第二电压为0V。
7.根据权利要求6所述的像素电路，其特征在于，所述发光器件为AMOLED。
8.根据权利要求7所述的像素电路，其特征在于，所述第一晶体管、第二晶体管和第三晶体管均为薄膜晶体管。
9.一种显示装置，其特征在于，所述显示装置包括权利要求1至8任一所述的像素电路。
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