CN110943032A - 半导体器件形成方法 - Google Patents

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Abstract

本公开提供了一种半导体器件形成方法，属于半导体技术领域。本公开包括：在衬底上形成具有位元线接触图形的底部抗反射涂层BARC；沉积第一膜层，所述第一膜层形成侧壁间沟槽；刻蚀所述第一膜层以及所述侧壁间沟槽下方的衬底，形成所述衬底内的隔离沟槽，所述隔离沟槽与所述侧壁间沟槽的宽度相等；沉积第一隔离材料，形成浅沟槽隔离结构；刻蚀所述BARC，形成位元线接触孔。本公开可以减少半导体器件制造过程所需的光刻次数，简化工艺流程，并降低光刻对准偏差对器件结构精度造成的不利影响。

Description

半导体器件形成方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体器件形成方法。
背景技术
随着半导体芯片集成度的提高，半导体器件尺寸的减小，半导体制造工艺的难度也大大增加。目前，半导体器件的制造过程需要多次使用光刻，以定义各器件元件的图形，并控制尺寸，整个制造过程的步骤繁多，工艺较为复杂，增加了半导体器件的制造成本。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
现有的半导体器件制造方法通过光刻控制器件尺寸，在器件尺寸减小的情况下，容易产生光刻对准的偏差，对半导体器件的结构与性能带来不利的影响。
本公开的目的在于提供一种半导体器件形成方法，进而至少在一定程度上克服现有技术中半导体器件制造工艺复杂以及存在光刻对准偏差的问题。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供一种半导体器件形成方法，包括：在衬底上形成具有位元线接触图形的底部抗反射涂层(BARC)；沉积第一膜层，所述第一膜层形成侧壁间沟槽；刻蚀所述第一膜层以及所述侧壁间沟槽下方的衬底，形成所述衬底内的隔离沟槽，所述隔离沟槽与所述侧壁间沟槽的宽度相等；沉积第一隔离材料，形成浅沟槽隔离结构；刻蚀所述BARC，形成位元线接触孔。
在本公开的一种示例性实施例中，在沉积第一膜层前，所述方法还包括：沉积第二膜层；所述刻蚀所述第一膜层以及所述侧壁间沟槽下方的衬底，形成所述衬底内的隔离沟槽，所述隔离沟槽与所述侧壁间沟槽的宽度相等包括：刻蚀所述第一膜层以及所述侧壁间沟槽下方的第二膜层与衬底，形成所述衬底内的隔离沟槽，所述隔离沟槽与所述侧壁间沟槽的宽度相等；在形成所述浅沟槽隔离结构后，所述方法还包括：刻蚀剩余的第二膜层以及所述第二膜层下方的衬底，形成所述衬底内的字元线沟槽，所述字元线沟槽的宽度与所述第二膜层的厚度相等；在所述衬底与所述字元线沟槽的界面处形成栅氧化层，并在所述字元线沟槽内填充导电材料，形成埋入式字元线(bWL)；在所述字元线沟槽内继续填充第二隔离材料，并移除超出所述BARC上表面的第二隔离材料。
在本公开的一种示例性实施例中，所述在所述字元线沟槽内填充导电材料，形成埋入式字元线包括：在所述栅氧化层上生长字元线接触层；在所述字元线沟槽内填充字元线材料；移除超出所述衬底上表面的字元线接触层与字元线材料，形成所述埋入式字元线。
在本公开的一种示例性实施例中，在衬底上形成具有位元线接触图形的底部抗反射涂层(BARC)包括：在所述衬底上依次形成垫氧化层(Pad oxide)与垫氮化层(Padnitride)；在所述垫氮化层上形成具有位元线接触图形的BARC；所述刻蚀所述第一膜层以及所述侧壁间沟槽下方的衬底，形成所述衬底内的隔离沟槽包括：刻蚀所述第一膜层以及所述侧壁间沟槽下方的垫氧化层、垫氮化层与衬底，形成所述衬底内的隔离沟槽；所述刻蚀所述BARC，形成位元线接触孔包括：刻蚀所述BARC以及所述BARC下方的垫氧化层与垫氮化层，形成所述位元线接触孔。
在本公开的一种示例性实施例中，所述沉积第一隔离材料，形成浅沟槽隔离结构包括：沉积第一隔离材料，并移除超出所述BARC上表面的第一隔离材料，形成所述浅沟槽隔离结构。
在本公开的一种示例性实施例中，所述BARC的材料包括氮氧化硅，所述第一膜层的材料包括多晶硅或二氧化硅，所述第一隔离材料包括二氧化硅。
在本公开的一种示例性实施例中，所述第二膜层的材料包括氮化硅或无定形碳(carbon)，所述第二隔离材料包括氮化硅。
在本公开的一种示例性实施例中，所述字元线接触层的材料包括氮化钛，所述字元线材料包括钨。
在本公开的一种示例性实施例中，所述沉积第二膜层与所述沉积第一膜层包括：利用LPCVD(低压化学气相沉积)或ALD(原子层沉积)工艺依次沉积所述第二膜层与所述第一膜层。
在本公开的一种示例性实施例中，所述BARC的厚度大于所述第一膜层与所述第二膜层的厚度之和。
本公开的示例性实施例具有以下有益效果：
在半导体衬底上形成具有位元线接触图形的BARC，并沉积具有侧壁间沟槽的第一膜层，通过刻蚀第一膜层及衬底，形成隔离沟槽，在填充隔离沟槽以形成浅沟槽隔离结构后，再通过刻蚀BARC形成位元线接触孔，从而形成了具有浅沟槽隔离及位元线接触结构的半导体器件。一方面，整个工艺流程仅使用一次光刻，通过控制BARC及第一膜层的尺寸，定义浅沟槽隔离结构以及位元线接触的尺寸，简化了现有的工艺流程，降低了制造成本。另一方面，通过选择性刻蚀，将BARC与第一膜层的图形进行转移，不依赖于光刻而实现了刻蚀的自对准，降低了光刻对准的偏差对器件结构精度产生的不利影响，提高了器件的性能。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出本示例性实施例中一种半导体器件形成方法的流程图；
图2至图6示出本示例性实施例中一种半导体器件形成方法的流程示意图；
图7示出本示例性实施例中另一种半导体器件形成方法的流程图；
图8至图14示出本示例性实施例中另一种半导体器件形成方法的流程示意图；
图15至图16示出本示例性实施例中一种半导体器件形成方法的子流程示意图；
图17示出本示例性实施例中一种半导体器件结构的侧视图；
图18示出本示例性实施例中一种半导体器件结构的俯视图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
本公开的示例性实施例首先提供了一种半导体器件形成方法。参考图1及图2至图6所示，该方法可以包括步骤S110～S150：
步骤S110，参考图2，在衬底101上形成具有位元线接触图形的BARC102。
其中，具有位元线接触图形的BARC102是指BARC102仅覆盖需要形成位元线接触结构的区域，例如BARC102可以位于衬底101内漏极的上方。步骤S110可以通过一次光刻实现：在衬底101上沉积BARC102，再形成具有位元线接触图形的掩膜层，刻蚀BARC102，并去除掩膜层，则将位元线接触图形转移到BARC102中，其结构如图2所示。
步骤S120，参考图3，沉积第一膜层103，第一膜层103形成侧壁间沟槽104。
第一膜层103可以具有均匀的厚度，在BARC102的侧壁、上表面及衬底101的上表面形成较为均匀的膜层。侧壁间沟槽104的宽度可以定义后续形成的浅沟槽隔离的宽度，因此在沉积第一膜层103时，可以事先根据浅沟槽隔离的理论位置计算第一膜层103的侧壁膜厚度(例如根据有源区的位置确定第一膜层103的侧壁膜边缘)，并依此确定沉积速率与沉积时间等工艺条件，得到具有侧壁间沟槽104的第一膜层103。
步骤S130，参考图4，刻蚀第一膜层103以及侧壁间沟槽104下方的衬底，形成衬底内的隔离沟槽105，隔离沟槽105与侧壁间沟槽104的宽度相等。
可以选择使第一膜层103与衬底101对BARC102具有高刻蚀选择比的刻蚀气体进行干法刻蚀，例如当第一膜层103的材料为多晶硅，BARC102的材料为氮氧化硅时，刻蚀气体可以选用Cl2+HBr，以刻蚀多晶硅与硅衬底，并对氮氧化硅造成较小的损伤。由于侧壁间沟槽104下方的第一膜层103较薄，这一部分的第一膜层103最先被刻蚀完，随后刻蚀下方的硅衬底101。第一膜层103的侧壁膜部分高度最高，刻蚀所需的时间最长，可以将这部分第一膜层103完全刻蚀作为判断刻蚀是否完成的标准。举例而言，通过Cl2+HBr的一次刻蚀，控制刻蚀速率与刻蚀时间，可以完全移除多晶硅成分的第一膜层103，并形成隔离沟槽105；或者通过Cl2+HBr进行第一次刻蚀，在计算刻蚀时间时留出一定余量，使得多晶硅成分的第一膜层103有剩余，再通过HBr补充进行第二次刻蚀，以完全移除第一膜层103，并对隔离沟槽105以外部分的衬底101不造成损伤。
步骤S140，参考图5，沉积第一隔离材料，形成浅沟槽隔离结构106。
在沉积第一隔离材料时，第一隔离材料首先填充隔离沟槽105，然后填充BARC102之间的沟槽，形成浅沟槽隔离结构106。本实施例中，浅沟槽隔离结构106应当留出BARC102的上表面，例如在沉积第一隔离材料时，可以通过控制沉积速率与沉积时间，使第一隔离材料的上表面不超出BARC102的上表面；或者步骤S140也可以通过以下步骤实现：
沉积第一隔离材料，并移除超出BARC102上表面的第一隔离材料，形成浅沟槽隔离结构106。
特别是当沉积的第一隔离材料覆盖BARC102上表面时，可以通过刻蚀或化学机械研磨移除上部多余的第一隔离材料，以露出BARC102的上表面。
步骤S150，参考图6，刻蚀BARC102，形成位元线接触孔107。
第一隔离材料通常是硅氧化物，例如SiO2，可以选择使BARC102对第一隔离材料具有高刻蚀选择比的物质进行刻蚀，例如选用氢氟酸/双氧水的混合溶液，或者选用特定比例的CF4与O2等。由于BARC102位于位元线接触的区域，当BARC102被刻蚀后，这些区域形成了位元线接触孔107。后续还可以在位元线接触孔107填充多晶硅、氮化钛、金属等，以形成位元线接触，本实施例对此不做特别限定。
基于上述说明，在本示例性实施例中，在半导体衬底上形成具有位元线接触图形的BARC，并沉积具有侧壁间沟槽的第一膜层，通过刻蚀第一膜层及衬底，形成隔离沟槽，在填充隔离沟槽以形成浅沟槽隔离结构后，再通过刻蚀BARC形成位元线接触孔，从而形成了具有浅沟槽隔离及位元线接触结构的半导体器件。一方面，整个工艺流程仅使用一次光刻，通过控制BARC及第一膜层的尺寸，定义浅沟槽隔离结构以及位元线接触的尺寸，简化了现有的工艺流程，降低了制造成本。另一方面，通过选择性刻蚀，将BARC与第一膜层的图形进行转移，不依赖于光刻而实现了刻蚀的自对准，降低了光刻对准的偏差对器件结构精度产生的不利影响，提高了器件的性能。
在一示例性实施例中，半导体器件形成方法的流程可以参考图7所示，在步骤S110之后及步骤S120之前，还可以包括步骤S111：沉积第二膜层；
相应的，步骤S130可以通过步骤S131实现：
步骤S131，刻蚀第一膜层以及侧壁间沟槽下方的第二膜层与衬底，形成衬底内的隔离沟槽，其宽度与侧壁间沟槽的宽度相等；
在步骤S140之后及步骤S150之前，还可以包括步骤S141～S143：
步骤S141，刻蚀剩余的第二膜层以及第二膜层下方的衬底，形成衬底内的字元线沟槽，字元线沟槽的宽度与第二膜层的厚度相等；
步骤S142，在衬底与字元线沟槽的界面处形成栅氧化层，并在字元线沟槽内填充导电材料，形成埋入式字元线；
步骤S143，在字元线沟槽内继续填充第二隔离材料，并移除超出BARC上表面的第二隔离材料。
最后再通过步骤S150形成位元线接触孔。
参考图8所示，依次沉积第二膜层108与第一膜层103，两膜层均可以覆盖BARC102的侧壁、上表面与衬底101的上表面，形成两层厚度均匀的膜层。其中，第二膜层108的厚度可以与字元线的宽度相等，因此可以确定沉积速率与沉积时间等工艺条件，以沉积得到合适厚度的第二膜层108。基于第二膜层108的厚度与浅沟槽隔离的理论宽度，可以计算第一膜层103的侧壁膜厚度，在一实施例中，第一膜层103的侧壁膜还可以位于衬底101内源极的上方，从而可以确定工艺条件，以沉积得到具有侧壁间沟槽104的第一膜层103。
在形成隔离沟槽105时，由于第一膜层103下方还有第二膜层108，因此在刻蚀第一膜层103后，还需要对侧壁间沟槽104位置的第二膜层108进行刻蚀。可以采取多步刻蚀，分别对第一膜层103、第二膜层108与衬底101进行选择性刻蚀；也可以采取两步刻蚀，先对第一膜层103与第二膜层108进行选择性刻蚀，再对第一膜层103与衬底101进行选择性刻蚀；还可以采取一步刻蚀，同时对第一膜层103、第二膜层108与衬底101进行选择性刻蚀等等；本实施例对此不做特别限定。在刻蚀第二膜层108时，可以通过控制刻蚀速率或刻蚀时间等，使第二膜层108的侧壁膜不被完全刻蚀，以便于后续进行图形化转移。则在步骤S131中，得到如图9所示的结构。
参考图10所示，对图9中的隔离沟槽105填充第一隔离材料，得到浅沟槽隔离结构106；如果第一隔离材料超出了BARC102或第二膜层108的上表面，还可以对顶部进行化学机械研磨，以留出BARC102与第二膜层108的上表面。基于图10中的结构，进行步骤S141，对第二膜层108及其下方的衬底101选择性刻蚀，参考图11，形成了衬底101内的另一种沟槽，即字元线沟槽109。字元线沟槽109用于形成衬底101内的埋入式字元线，参考图12，首先在衬底101与字元线沟槽109的界面处形成栅氧化层110，例如通过热氧化工艺，从界面处向衬底101内部扩散出SiO2薄层，或者在界面处生长一层厚度较小的氧化物侧壁膜(并覆盖字元线沟槽109的底部)；在形成栅氧化层110后，可以在字元线沟槽109内填充导电材料，如多晶硅、金属、氮化钛等，得到埋栅，则栅氧化层110与埋栅共同构成埋入式字元线111。
在一示例性实施例中，参考图13，形成栅氧化层110之后，在字元线沟槽内填充导电材料，形成埋入式字元线可以通过以下步骤实现：
在栅氧化层110上生长字元线接触层112；
在字元线沟槽109内填充字元线材料113；
移除超出衬底101上表面的字元线接触层112与字元线材料113，形成埋入式字元线111。
其中，字元线接触层112用于形成字元线接触结构并防止字元线扩散，字元线材料113用于形成字元线的导电层。举例而言，字元线接触层112的材料可以是氮化钛，在栅氧化层110上通过侧壁沉积形成氮化钛薄层，字元线材料可以是钨，可以通过物理气相沉积填充到字元线沟槽109内。通常埋入式字元线111需要位于衬底101内部，因此可以利用刻蚀移除超出衬底101上表面的字元线接触层112与字元线材料113，则剩余的字元线接触层112、字元线材料113与栅氧化层110一起形成埋入式字元线111。
在形成埋入式字元线111后，字元线沟槽109的上部通常还剩余一定的沟槽空间，可以继续填充第二隔离材料114，如果填充的第二隔离材料114上表面超出BARC102上表面，需要通过刻蚀或化学机械研磨移除多余部分，以留出BARC102的上表面，得到图14所示的结构。后续再刻蚀BARC，可以形成位元线接触孔。
在一示例性实施例中，步骤S110可以通过以下步骤实现：
参考图15，在衬底101上依次形成垫氧化层115与垫氮化层116；并在垫氮化层116上形成具有位元线接触图形的BARC102。
相应的，参考图16，在步骤S130中，可以刻蚀第一膜层103以及侧壁间沟槽104下方的垫氧化层115、垫氮化层116与衬底101，形成衬底101内的隔离沟槽105。在步骤S150中，可以刻蚀BARC以及BARC下方的垫氧化层与垫氮化层，形成位元线接触孔。
其中，垫氧化层115与垫氮化层116可以保护下方的衬底101，特别是在形成隔离沟槽105，或者后续步骤中形成字元线沟槽109时，保护衬底101的顶角轮廓，另外也能保护沟槽区域以外的衬底101不在刻蚀过程中受到损伤。
此外，基于图15所示的结构，如果后续沉积第二膜层，并通过刻蚀第二膜层形成字元线沟槽，则在刻蚀过程中，也需要对第二膜层下方的垫氧化层与垫氮化层进行刻蚀，再刻蚀衬底以形成字元线沟槽，可以采用分步刻蚀实现该过程。
在一示例性实施例中，沉积第一隔离材料时，如果沉积了过多的第一隔离材料，使得第一隔离材料覆盖了BARC上表面，则难以在步骤S150中刻蚀BARC，因此可以移除超出BARC上表面的第一隔离材料，形成浅沟槽隔离结构。例如可以通过刻蚀或化学机械研磨对多余的第一隔离材料进行移除。
在一示例性实施例中，为了避免BARC在去除光刻胶或者沟槽刻蚀的过程中受到过多的损伤，可以采用硅基成分的BARC，且为了使BARC对第一隔离材料具有高刻蚀选择比，BARC中可以包含一定的硅-氮键、硅-碳键等。举例而言，BARC的材料可以包括氮氧化硅，第一膜层的材料可以是多晶硅或二氧化硅，第一隔离材料可以是二氧化硅。则在步骤S130中，利用Cl2+HBr气体进行干刻蚀，可以对多晶硅成分的第一膜层与硅衬底进行刻蚀，保留氮氧化硅成分的BARC；或者选用CHF3加其他辅助气体对二氧化硅成分的第一膜层进行干刻蚀，保留BARC。在步骤S150中，可以选用氢氟酸/双氧水的混合溶液进行湿刻蚀，或者选用特定比例的CF4与O2等进行干刻蚀，可以移除BARC并保留二氧化硅成分的浅沟槽隔离结构。
在一示例性实施例中，第二膜层可以采用对BARC具有高刻蚀选择比的材料，BARC对第二隔离材料也应当具有高选择刻蚀比。当BARC包含氮氧化硅成分时，第二膜层的材料可以是氮化硅或无定形碳，第二隔离材料可以是氮化硅。通过控制氟甲烷中的F含量，利用氟甲烷与O2等进行干刻蚀，可以选择性刻蚀氮化硅，保留氮氧化硅，或选择性刻蚀氮氧化硅，保留氮化硅。当第二膜层的材料是无定形碳时，可以通过热氧化挥发的方式移除第二膜层。
在一示例性实施例中，字元线接触层可以选用与衬底接触性能较好的导电材料，例如多晶硅、氮化钛、硅化钨，字元线材料可以是导电性能较好的材料，例如钨、钛、铝等。进一步的，字元线接触层的材料可以是氮化钛，字元线材料可以是钨，钨是常用的字元线材料，其熔点高，有利于后工艺的热处理选择，氮化钛较易于在栅氧化层上形成薄层，且对钨有较好的阻挡扩散作用。
在一示例性实施例中，在沉积第二膜层与第一膜层时，可以利用LPCVD或ALD工艺在BARC的侧壁、表面及衬底的表面依次沉积第二膜层与第一膜层。上述两种工艺易于控制膜层厚度，沉积出厚度均匀的膜层，且易于形成侧壁膜结构，因此可以在后续步骤中形成较好的隔离沟槽与字元线沟槽图形。
步骤S150中刻蚀BARC以形成位元线接触孔，因此在步骤S150之前，需要保留BARC图形。在一示例性实施例中，BARC的厚度可以大于第一膜层与第二膜层的厚度之和，这样在刻蚀第一膜层与第二膜层的过程中，即使对BARC造成损伤，也可以保留BARC的宽度，以便于后续形成合适宽度的位元线接触孔。
在一示例性实施例中，可以在图7所示的半导体器件形成方法的基础上增加形成垫氧化层与垫氮化层的步骤。具体而言，在步骤S110之前，先在衬底上沉积垫氧化层与垫氮化层；在步骤S131与S141的刻蚀过程中，还需要刻蚀隔离沟槽与字元线沟槽位置的垫氧化层与垫氮化层；在步骤S150中，还需要刻蚀BARC下方的垫氧化层与垫氮化层。最终形成图17所示的半导体器件结构，即在浅沟槽隔离结构106的两侧保留了衬底101上方的垫氧化层115与垫氮化层116。
图18示出了上述半导体器件结构的俯视图，横向部分设置有源区201，形成了阵列结构，纵向部分设置埋入式字元线203，有源区201之间被浅沟槽隔离结构202隔开，且有源区201与埋入式字元线203之间所接触的区域为位元线接触204(图中未示出位元线)，从而形成了DRAM(动态随机存储器)的基本结构。
需要说明的是，附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理，并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围的情况下进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (10)

1.一种半导体器件形成方法，其特征在于，包括：
在衬底上形成具有位元线接触图形的底部抗反射涂层BARC；
沉积第一膜层，所述第一膜层形成侧壁间沟槽；
刻蚀所述第一膜层以及所述侧壁间沟槽下方的衬底，形成所述衬底内的隔离沟槽，所述隔离沟槽与所述侧壁间沟槽的宽度相等；
沉积第一隔离材料，形成浅沟槽隔离结构；
刻蚀所述BARC，形成位元线接触孔。
2.根据权利要求1所述的方法，其特征在于，在沉积第一膜层前，所述方法还包括：
沉积第二膜层；
所述刻蚀所述第一膜层以及所述侧壁间沟槽下方的衬底，形成所述衬底内的隔离沟槽，所述隔离沟槽与所述侧壁间沟槽的宽度相等包括：
刻蚀所述第一膜层以及所述侧壁间沟槽下方的第二膜层与衬底，形成所述衬底内的隔离沟槽，所述隔离沟槽与所述侧壁间沟槽的宽度相等；
在形成所述浅沟槽隔离结构后，所述方法还包括：
刻蚀剩余的第二膜层以及所述第二膜层下方的衬底，形成所述衬底内的字元线沟槽，所述字元线沟槽的宽度与所述第二膜层的厚度相等；
在所述衬底与所述字元线沟槽的界面处形成栅氧化层，并在所述字元线沟槽内填充导电材料，形成埋入式字元线；
在所述字元线沟槽内继续填充第二隔离材料，并移除超出所述BARC上表面的第二隔离材料。
3.根据权利要求2所述的方法，其特征在于，所述在所述字元线沟槽内填充导电材料，形成埋入式字元线包括：
在所述栅氧化层上生长字元线接触层；
在所述字元线沟槽内填充字元线材料；
移除超出所述衬底上表面的字元线接触层与字元线材料，形成所述埋入式字元线。
4.根据权利要求1所述的方法，其特征在于，在衬底上形成具有位元线接触图形的BARC包括：
在所述衬底上依次形成垫氧化层与垫氮化层；
在所述垫氮化层上形成具有位元线接触图形的BARC；
所述刻蚀所述第一膜层以及所述侧壁间沟槽下方的衬底，形成所述衬底内的隔离沟槽包括：
刻蚀所述第一膜层以及所述侧壁间沟槽下方的垫氧化层、垫氮化层与衬底，形成所述衬底内的隔离沟槽；
所述刻蚀所述BARC，形成位元线接触孔包括：
刻蚀所述BARC以及所述BARC下方的垫氧化层与垫氮化层，形成所述位元线接触孔。
5.根据权利要求1所述的方法，其特征在于，所述沉积第一隔离材料，形成浅沟槽隔离结构包括：
沉积第一隔离材料，并移除超出所述BARC上表面的第一隔离材料，形成所述浅沟槽隔离结构。
6.根据权利要求1所述的方法，其特征在于，所述BARC的材料包括氮氧化硅，所述第一膜层的材料包括多晶硅或二氧化硅，所述第一隔离材料包括二氧化硅。
7.根据权利要求2所述的方法，其特征在于，所述第二膜层的材料包括氮化硅或无定形碳，所述第二隔离材料包括氮化硅。
8.根据权利要求3所述的方法，其特征在于，所述字元线接触层的材料包括氮化钛，所述字元线材料包括钨。
9.根据权利要求2所述的方法，其特征在于，所述沉积第二膜层与所述沉积第一膜层包括：
利用低压化学气相沉积LPCVD或原子层沉积ALD工艺依次沉积所述第二膜层与所述第一膜层。
10.根据权利要求2所述的方法，其特征在于，所述BARC的厚度大于所述第一膜层与所述第二膜层的厚度之和。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113594097A (zh) * 2021-07-29 2021-11-02 长鑫存储技术有限公司 埋入式位线结构及其制作方法、半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100041374A (ko) * 2008-10-14 2010-04-22 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN107437547A (zh) * 2016-05-26 2017-12-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
US20180069113A1 (en) * 2016-09-07 2018-03-08 International Business Machines Corporation Uniform fin dimensions using fin cut hardmask
CN107799542A (zh) * 2017-10-24 2018-03-13 武汉新芯集成电路制造有限公司 一种cmos图像传感器的深沟槽隔离方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100041374A (ko) * 2008-10-14 2010-04-22 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN107437547A (zh) * 2016-05-26 2017-12-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
US20180069113A1 (en) * 2016-09-07 2018-03-08 International Business Machines Corporation Uniform fin dimensions using fin cut hardmask
CN107799542A (zh) * 2017-10-24 2018-03-13 武汉新芯集成电路制造有限公司 一种cmos图像传感器的深沟槽隔离方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113594097A (zh) * 2021-07-29 2021-11-02 长鑫存储技术有限公司 埋入式位线结构及其制作方法、半导体结构
CN113594097B (zh) * 2021-07-29 2023-09-26 长鑫存储技术有限公司 埋入式位线结构及其制作方法、半导体结构

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