CN110931375A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制造方法，形成半导体结构的制造方法，包含在基板上形成电晶体；在基板上形成导电结构，使得导电结构的第一端与晶体管的栅极电性连接，而导电结构的第二端与基板电性连接；提供多个偏压至晶体管的栅极与晶体管的多个源极或漏极结构；确认导电结构的第一端与第二端是否电性连接；根据确认步骤，产生第一结果，第一结果指示第一端与第二端为电性连接；以及根据第一结果，判断导电结构可作为天线。借此，可以确认导电结构是否有达到临界尺寸，同时导电结构亦可作为排除静电荷的安全路径。

Description

半导体结构及其制造方法
技术领域
本发明是关于一种半导体结构及其制造方法。
背景技术
一般而言，形成多个集成电路晶片在半导体基板(晶圆)上的方法是通过执行半导体薄膜沉积制程，其中这些薄膜之间具有不同特性。在形成集成电路晶片之后，晶圆被切割成独立个体。集成电路晶片之间有许多空间。也就是说，这些形成在集成电路晶片之间的空间是用于切割。这些空间可称为切割线区域。构成集成电路晶片的元件并不会形成在切割线区域。
为了评估构成集成电路晶片的元件的电性，一个量测元件的预先设计图案或是测试元件(亦可称为测试元件组(test element group；TEG))会先形成再切割线区域上。测试元件组可以用来确认这些测试元件是否适合形成在集成电路晶片上。
由于测试元件组与晶圆上的集成电路晶片是通过相同的工艺来制造，故测试元件组的电性与集成电路晶片的元件是相同的。故，经由量测测试元件组，集成电路晶片元件的特性可以正确地被推断。一旦元件特性被量测，测试元件组就没有留下来的价值。故测试元件组可以做为晶圆上的牺牲区域。因此，测试元件组可以形成在晶圆上的切割线区域，以避免减少集成电路晶片的数量被减少，而要通过另外的晶圆来形成。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，其可以确认导电结构是否有达到临界尺寸，同时导电结构亦可作为排除静电荷的安全路径。
根据本发明的部分实施例，一种形成半导体结构的制造方法，包含在基板上形成晶体管；在基板上形成导电结构，使得导电结构的第一端与晶体管的栅极电性连接，而导电结构的第二端与基板电性连接；提供多个偏压至晶体管的栅极与晶体管的多个源极或漏极结构；确认导电结构的第一端与第二端是否电性连接；根据确认步骤，产生第一结果，第一结果指示第一端与第二端为电性连接；以及根据第一结果，判断导电结构可作为天线。
根据部分实施例，晶体管及导电结构形成于基板的测试元件组上。
根据部分实施例，制造方法还包含根据确认步骤，产生第二结果，第二结果指示第一端与第二端为非电性连接；根据第二结果，量测导电结构与栅极电性连接的一部分的面积；以及确认导电结构的部分的量测面积与栅极的面积的比例是否落在安全范围内。
根据部分实施例，其中量测导电结构与栅极电性连接的部分的面积包括使用电子显微技术产生影像。
根据部分实施例，其中执行形成导电结构使得导电结构具有蜿蜒图案。
根据部分实施例，其中执行形成导电结构使得导电结构具有第一部分及第二部分，第一部分该第二部分共同形成交错的梳状图案，第一部分与第一端连接，而第二部分与第二端连接。
根据部分实施例，制造方法还包含形成连接导电结构与基板的通孔。
根据本发明的部分实施例，一种半导体结构包含基板、栅极堆叠及导电结构。栅极堆叠位于基板上，其中基板包含位于栅极堆叠两侧的多个源极或漏极区。导电结构位于栅极堆叠上，其中导电结构的第一端与晶体管的栅极电性连接，而导电结构的第二端与基板电性连接，导电结构的一部分具有蜿蜒图案或是具有相互交错的梳状图案。
根据部分实施例，其中具有相互交错的梳状图案的导电结构包含彼此相对的第一梳状部分及第二梳状部分，第一梳状部分及第二梳状部分彼此分离。
根据部分实施例，其中具有相互交错的梳状图案的导电结构包含彼此相对的第一梳状部分及第二梳状部分，第一梳状部分及第二梳状部分彼此接触。
根据部分实施例，其中具有蜿蜒图案的导电结构为连续。
根据部分实施例，其中具有蜿蜒图案的导电结构为不连续。
根据部分实施例，半导体结构还包含连接导电结构的第二端与基板的第一通孔。
根据部分实施例，半导体结构还包含围绕栅极堆叠的第一层间介电质层，以及位于导电结构与第一层间介电质层之间的第二层间介电质层，其中第一通孔贯穿第一层间介电质层与第二层间介电质层。
根据部分实施例，半导体结构还包含连接导电结构的第一端与栅极堆叠的第二通孔，且第二通孔位于第二层间介电质层之间。
本发明的一个优点是具有蜿蜒图案或是两个梳状图案的导电结构形成在晶体管上并与其电性连接，而通过侦测两侧的电流可以确认导电结构是否有达到临界尺寸。另一优点为，导电结构亦可作为排除静电荷的安全路径。再一优点为导电结构可以用于确认导电结构与栅极连接的曝露面积和栅极面积的比例是否落在安全范围内。
附图说明
阅读以下详细叙述并搭配对应的附图，可了解本发明的多个方面。应注意，根据业界中的标准做法，多个特征并非按比例绘制。事实上，多个特征的尺寸可任意增加或减少以利于讨论的清晰性。
图1A至图3D为本发明的部分实施例的半导体结构在不同阶段的示意图。
图4为本发明的部分实施例的流程图。
图5A至图5D为本发明的部分实施例的半导体结构在不同阶段的示意图。
图6为本发明的部分实施例的流程图。
具体实施方式
以下公开提供众多不同的实施例或范例，用于实施本案提供的主要内容的不同特征。下文描述一特定范例的组件及配置以简化本发明。当然，此范例仅为示意性，且并不拟定限制。举例而言，以下描述“第一特征形成在第二特征的上方或之上”，在实施例中可包括第一特征与第二特征直接接触，且亦可包括在第一特征与第二特征之间形成额外特征使得第一特征及第二特征无直接接触。此外，本发明可在各范例中重复使用元件符号及/或字母。此重复的目的在于简化及厘清，且其自身并不规定所讨论的各实施例及/或配置之间的关系。
此外，空间相对术语，诸如“下方(beneath)”、“以下(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等等在本文中用于简化描述，以描述如附图中所图示的一个元件或特征结构与另一个元件或特征结构的关系。除了描绘图示的方位外，空间相对术语也包含元件在使用中或操作下的不同方位。此设备可以其他方式定向(旋转90度或处于其他方位上)，而本案中使用的空间相对描述词可相应地进行解释。
图1A至图3D为本发明的部分实施例的半导体结构在不同阶段的示意图。
请参照图1A及图1B，其中图1A为半导体结构的俯视图，图1B为沿着图1A的线B-B截取的剖面图。应注意，图1B的部分元件并未绘制于图1A中。
应了解到本文后续所要讨论的结构可形成于晶圆上的测试晶片组(TEG)。在这里，测试晶片组是形成再切割线区域上。测试元件组可以用来确认这些测试元件是否适合形成在集成电路晶片上。由于测试元件组与晶圆上的集成电路晶片是通过相同的工艺来制造，故测试元件组的电性与集成电路晶片的元件是相同的。故，经由量测测试元件组，集成电路晶片元件的特性可以正确地被推断。一旦元件特性被量测，测试元件组就没有留下来的价值。故测试元件组可以做为晶圆上的牺牲区域。因此，测试元件组可以形成在晶圆上的切割线区域，以避免减少集成电路晶片的数量被减少，而要通过另外的晶圆来形成。
晶体管10形成在基板100上，其中晶体管10包括栅极堆叠110和位于栅极堆叠110两侧的源极或漏极结构120。在部分实施例中，晶体管10形成在基板100的测试元件组上，但本发明并不限定于此。在部分实施例中，栅极堆叠110可通过毯覆形成栅极材料层于基板100上，而栅极材料层经图案化以形成栅极堆叠110。接着，可对基板100执行离子植入工艺来形成源极或漏极结构120，如通过将掺杂剂植入在栅极堆叠110经由栅极堆叠110曝露的基板100的一部分中。在部分实施例中，若基板100为N阱，则源极或漏极结构120可为P型掺杂。在另一实施例中，若基板100为P阱，则源极或漏极结构120可为N型掺杂。应注意，为方便观看，基板100未图示于图1A中。
在部分实施例中，基板100可为半导体基板，例如硅基板。在部分实施例中，基板100可包括多个层，包含位于半导体基板上的导电层或是绝缘层。在部分实施例中，不同的掺杂型态(例如，N阱、P阱)可根据不同元件(例如N型场效晶体管、P型场效晶体管)的设计而形成在基板100上。适合的掺杂工艺包括离子植入及/或扩散工艺。在部分实施例中，基板100可包括其他半导体材料，例如锗、碳化硅、硅锗，或钻石。在部分实施例中，基板100可包括化合物半导体及/或合金半导体。在部分实施例中，基板100可选择性地包括磊晶层，可经由施加应力以提升效能，可包括绝缘体上硅，及/或其他强化特征。
在形成栅极堆叠110及源极或漏极结构120之前，多个绝缘结构105可形成在基板100上，以隔离基板100上的不同元件区域。在部分实施例中，绝缘结构105可由例如蚀刻基板100以形成界定绝缘结构105的多个沟槽，并填补介电材料于沟槽内以形成绝缘结构105。绝缘结构105可称为浅沟槽绝缘(shallow trench isolation；STI)特征。在部分实施例中，绝缘结构105可包括二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiOxNy)、掺氟硅玻璃(fluorine-doped silicate glass；FSG)，低介电常数材料，其组合，及/或其他适合的材料。在部分实施例中，绝缘结构105可由化学气相沉积、低压化学气相沉积、流动化学气相沉积、原子层沉积、物理气相沉积，及/或适合的方法形成。在部分实施例中，在绝缘结构105形成后，可执行如退火工艺，来增加绝缘结构105的品质。在部分实施例中，绝缘结构105为多层结构，例如一层或多层的衬层。应注意，为方便观看，绝缘结构105未图示于图1A中。
在部分实施例中，源极或漏极结构120可包括磊晶材料。例如，基板100可被局部移除以形成沟槽，并在沟槽内磊晶形成半导体材料以形成源极或漏极结构120。因此，在部分实施例中，源极或漏极结构120亦可称为磊晶结构。
层间介电质(interlayer dielectric；ILD)层130形成在基板100上方。在部分实施例中，层间介电质层130可通过毯覆形成介电层于基板上。接着，执行化学机械研磨工艺以移除过多的介电层直到栅极堆叠110的上表面曝露。层间介电质层130可包括正硅酸乙酯(Tetra Ethyl Ortho Silicate,TEOS)氧化物、硼掺杂的磷硅酸盐玻璃(Boron-DopedPhospho-Silicate Glass,BPSG)、磷硅酸盐玻璃(Phospho-Silicate Glass,PSG)、硼硅酸盐玻璃(Boro-Silicate Glass,BSG)，或适合的介电材料。层间介电质层130可通过电浆增强化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition,PECVD)或其他适合的沉积技术形成。
源极或漏极接触140形成在层间介电质层130内以分别内连接至源极或漏极结构120。在部分实施例中，源极或漏极接触140可通过图案化层间介电质层130以形成界定源极或漏极接触140位置的多个凹槽R1。接着，导电材料形成在基板100上方并填补凹槽R1。平坦化工艺，例如CMP，可用于移除过多的导电材料直到栅极堆叠110的上表面曝露。因此，栅极堆叠110、层间介电质层130，以及源极或漏极接触140的上表面实质上共平面。应注意，为方便观看，层间介电质层130未图示于图1A中。
请参照图2A至图2D，其中图2A为半导体结构的俯视图，图2B为沿着图2A的线B-B截取的剖面图，图2C为沿着图2A的线C-C截取的剖面图，图2D为沿着图2A的线D-D截取的剖面图。应注意，图2B至图2D的部分元件并未绘制于图2A中。
层间介电质层150形成在基板100上方并覆盖栅极堆叠110及层间介电质层130。在部分实施例中，层间介电质层150可通过毯覆形成介电层于基板上。层间介电质层130可包括正硅酸乙酯(Tetra Ethyl Ortho Silicate,TEOS)氧化物、未掺杂硅化玻璃，或是掺杂硅化玻璃诸如硼掺杂的磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、磷硅酸盐玻璃(Phospho-Silicate Glass,PSG)、硼硅酸盐玻璃(Boro-Silicate Glass,BSG)，或适合的介电材料。层间介电质层150可通过电浆增强化学气相沉积或其他适合的沉积技术形成。层间介电质层130及150可由相同或不同材料形成。
接着，层间介电质层150经图案化以形成多个凹槽R2、R3，及R4。凹槽R2曝露源极或漏极接触140，凹槽R3曝露栅极堆叠110，而凹槽R4曝露基板100。在部分实施例中，凹槽R2至R4可通过沉积遮罩层于层间介电质层150上，其中遮罩层经图案化以界定凹槽R2至R4的位置。接着，对层间介电质层150执行蚀刻工艺以形成凹槽R2至R4。在蚀刻工艺期间，蚀刻工艺的蚀刻剂可蚀刻层间介电质层150并停止在栅极堆叠110和源极或漏极接触140以形成凹槽R2及R3，由于栅极堆叠110、源极或漏极接触140和层间介电质层150之间具有足够的蚀刻选择比。相对的，蚀刻工艺的蚀刻剂可蚀刻层间介电质层130及150并停止在基板100以形成凹槽R4，由于层间介电质层130与层间介电质层150之间的蚀刻选择比较低。详细来说，凹槽R4具有连接的底部R41及顶部R42，其中顶部R42在层间介电质层150之间，而底部R41在层间介电质层130之间。应注意，为方便观看，层间介电质层150未图示于图3A中。
多个导电通孔160分别形成在凹槽R2至R4中。在部分实施例中，导电通孔160可以通过沉积导电层于层间介电质层150上方并填补凹槽R2至R4中。平坦化工艺，例如CMP，可用于移除过多的导电材料以形成导电通孔160。详细来说，导电通孔160包括通孔162、164，及166，其中通孔162连接至源极或漏极接触140、通孔164连接至栅极堆叠110，而通孔166连接至基板100。
请参照图3A至图3D，其中图3A为半导体结构的俯视图，图3B为沿着图3A的线B-B截取的剖面图，图3C为沿着图3A的线C-C截取的剖面图，图3D为沿着图3A的线D-D截取的剖面图。应注意，图3B至图3D的部分元件并未绘制于图3A中。
层间介电质层170形成在层间介电质层150上方。层间介电质层170的材料可类似于层间介电质层130及150，但本发明并不限定于此。接着，导电结构180形成于层间介电质层170中。在部分实施例中，导电结构180可通过图案化层间介电质层170以形成界定导电结构180位置的多个凹槽，并填补导电材料至凹槽内。接着，平坦化工艺，例如CMP，可用于移除过多的导电材料以形成导电结构180。
详细来说，导电结构180包括导电垫182、184、186、187、188，其中导电垫182连接至导电通孔162，导电垫184连接至导电通孔164，导电垫187连接至导电通孔166。导电结构180还包括金属线183及金属线185，其中金属线183连接导电垫184及188，而金属线185连接导电垫188及186。
请参照图3A。金属线183的其中一部分(由图3A中虚线所标示的部分)为蜿蜒图案(serpentine pattern)。这里，蜿蜒图案定义为金属线183来回曲折的形状，其中金属线183的一端与导电垫184连接，而金属线183的另一端与导电垫188连接。应了解，蜿蜒图案中的每一条线的宽度具有临界尺寸(CD)，而蜿蜒图案的每条线之间分隔的距离为临界尺寸(转角处例外)。
本发明提供一种方法来侦测临界尺寸。执行测试工艺来侦测具有蜿蜒图案的金属线183是否连续。通过将偏压提供至导电垫182及184以驱动晶体管10，而电流则由导电垫188(或186)处量测。这里，具有蜿蜒图案的金属线183作为电阻，用来确认是否有电流流经具有蜿蜒图案的金属线183。
如果在导电垫188(或186)处侦测到电流，代表金属线183为连续的，也意味着微影工艺足以达到蜿蜒图案的临界尺寸。意即，导电垫184及导电垫188(或186)之间的路径是电性导通的。然而，若导电垫188(或186)处并未侦测到电流，代表金属线183为不连续。意即，导电垫184及导电垫188(或186)之间的路径并非电性导通的。意味着微影工艺并不足以达到蜿蜒图案的临界尺寸。因此，通过形成具有蜿蜒图案的金属层，再通过上述提及的方法，可以确认蜿蜒图案的宽度的临界尺寸。
在部分实施例中，侦测的结果可以通过处理器产生，例如电脑，或者通过人为观测的方式产生。
天线效应(antenna effect)是在集成电路制造过程中产生的一种现象。在集成电路制造过程中，例如电浆蚀刻或化学机械研磨工艺，导电结构180可能作为一个天线，并在工艺中吸收电荷。一旦累积的电荷超过一个特定值，会造成电荷经由与导电结构180连接的栅极堆叠110，使得静电荷破坏晶体管的栅极氧化层。在图3A至图3D中，导电结构180因为经由通孔164与栅极堆叠110电性连接，故将导电结构180可能对栅极造成损坏的部分定义为有效区段。一旦蜿蜒结构在其路径中断掉，则导电结构180与通孔164直接接触的部分则视为可能造成天线效应的有效区段。然而，另一部分的导电结构180因为与通孔164隔离，则不视为有效区段，因其并不会对栅极造成损坏。
第一种结果为，如果金属线183是连续的，则其可做为天线，用于静电电荷的安全排放路径。在本实施例中，金属线183的一端与栅极堆叠110(图3B)连接，而金属线183的另一端经由导电垫188、金属线185、导电垫186、187，以及通孔166(图3A及图3D)连接至基板100，故金属线183可作为静电电荷的安全排放路径。
然而，第二种结果为，如果金属线183是不连续的，则执行天线比(antenna ratio)判断工艺。在部分实施例中，天线比判断工艺的做法为确认导电结构180与栅极堆叠110电性连接的曝露表面积，并确认这个曝露表面与栅极堆叠110的面积的比例是否大于一个预定值(predetermined value)。
在本实施例中，由于金属线183是不连续的，代表金属线183在其路径中的某一处断裂。然而，我们并不知道金属线183在何处断裂。因此，电子显微技术，例如扫描电子显微镜(Scanning Electron Microscope；SEM)或穿透式电子显微镜(Transmission ElectronMicroscope；TEM)，可用于确认导电结构180与栅极堆叠110电性连接的曝露表面积。在这案例中，有效面积可包括导电垫184以及金属线183与导电垫184的连接部分。在部分实施例中，有效面积的测量可以包括，例如，产生导电结构180的影像，并计算导电结构180与栅极堆叠110电性连接的部分的面积。
应了解天线比判断工艺的执行是基于天线规则(antenna rule)，并用于判断产生天线效应的可能性。在一实施例中，天线规则考虑到金属通路的暴露面积和栅极面积的比例。例如：
Figure BDA0001881147710000091
其中Predetermined Value代表预定值，Metal Area代表金属面积，而Gate Area代表栅极面积。量测的标准为公式右边的值不超过公式左边的值。若公式右边的值超过了公式左边的值，代表产生天线效应的可能性较高。另一方面，若公式左边的值超过了公式右边的值，代表导电结构180与栅极堆叠110连接部分的面积与栅极堆叠110的面积之间的比例是落在安全的范围。在部分实施例中，公式的预定值也可称为天线比。例如，天线比可为40、200、400、1000、2000，但本发明不限定于此。
图4为本发明的部分实施例的流程图。应注意图4的部分细节已于图1A至图3D中讨论，故相关细节将省略。
方法20起始于操作21，在基板上形成晶体管。在部分实施例中，晶体管是形成在基板上的测试元件组。在部分实施例中，晶体管包括栅极堆叠，以及配置在栅极堆叠两侧的源极或漏极结构。
方法20执行至操作22，形成具有蜿蜒图案的导电结构于晶体管上方。在部分实施例中，蜿蜒图案的一端与晶体管的栅极堆叠连接，而蜿蜒图案的另一端连接至基板。
方法20执行至操作23，侦测导电结构的蜿蜒图案的两侧是否有电流产生。此处，于蜿蜒图案的两侧施加偏压以确认电流是否产生。
若在操作23中侦测到电流，方法20执行至操作24，判定导电结构作为天线。若在蜿蜒图案的两侧侦测到电流，代表蜿蜒图案是连续的，且微影工艺足以达到宽度的临界尺寸。因此，若蜿蜒图案是连续的，则可作为天线，因为导电结构的一端经由通孔与基板连接。
若在操作23中侦测到电流，方法20执行至操作25，侦测与晶体管的栅极堆叠连接的导电结构的面积。在部分实施例中，面积的侦测可以通过扫描电子显微镜或穿透式电子显微镜。
接着，基于测量到的面积，方法20执行至操作26，执行天线比判断工艺以确认与栅极堆叠连接的导电结构的面积与栅极堆叠的面积的比例是否落在安全范围。
此处，天线比判断工艺的执行是基于天线规则(antenna rule)，并用于判断产生天线效应的可能性。在一实施例中，天线规则考虑到金属通路的暴露面积和栅极面积的比例。例如：
Figure BDA0001881147710000101
其中Predetermined Value代表预定值，Metal Area代表金属面积，而Gate Area代表栅极面积。量测的标准为公式右边的值不超过公式左边的值。若公式右边的值超过了公式左边的值，代表产生天线效应的可能性较高。另一方面，若公式左边的值超过了公式右边的值，代表导电结构180与栅极堆叠110连接部分的面积与栅极堆叠110的面积之间的比例是落在安全的范围。在部分实施例中，公式的预定值也可称为天线比。例如，天线比可为40、200、400、1000、2000，但本发明不限定于此。天线比判断工艺的执行可以通过处理器执行，例如电脑中的中央处理单元(CPU)。
若比例是落在安全范围内，则方法20执行至操作27，判断此比例是落在安全范围内。若比例是不落在安全范围内，则方法20执行至操作28，判断此比例不落在非安全范围。
请参照图5A至图5D，其中图5A为半导体结构的俯视图，图5B为沿着图5A的线B-B截取的剖面图，图5C为沿着图5A的线C-C截取的剖面图，图5D为沿着图5A的线D-D截取的剖面图。应注意，图5B至图5D的部分元件并未绘制于图5A中。图5A至图5D的部分结构特征与图1A至图3D类似。因此，类似的内容将不再赘述。此外，与图1A至图3D中相同的结构用相同的标号表示。
图5A至图5D与图3A至图3D不同处在于，图5A的导电结构280和图3A的导电结构180具有不同图案。导电结构280包括导电垫282、284、286、288、289，其中导电垫282连接至导电通孔162，导电垫284连接至导电通孔164，导电垫289连接至导电通孔166。导电结构280还包括金属线283、285及287，其中金属线283连接导电垫288，而金属线287将导电垫286连接至导电垫288。
请参照图5A。导电结构280具有第一部分及第二部分，第一部分及第二部分合并形成交错的梳状。例如，金属线283具有第一梳状部分2831，而金属线285具有第二梳状部分2851(图5A中虚线围绕的部分)。梳状部分2831及2835具有多个齿，而梳状部分2831的齿与梳状部分2851的齿互相耦接并呈平行排列。应注意，梳状部分2831及2851的齿具有宽度的临界尺寸，而梳状部分2831及2851的齿之间分隔的距离为临界尺寸。
本发明提供一种方法来侦测临界尺寸。执行测试工艺来侦测金属线283及285是否连续。通过将偏压提供至导电垫282及284以驱动晶体管10，而电流则由导电垫288(或286)处量测。这里，金属线283及285的梳状部分2831及2851作为电阻，用来确认是否有电流流经金属线283及285的梳状部分2831及2851。
如果在导电垫288(或286)处侦测到电流，代表金属线283及285为连续的，也意味着梳状部分2831与梳状部分2851在路径上的某一处接触。意味着微影工艺并不足以印刷及/或蚀刻达到图案的临界尺寸。意即，梳状部分2831及2851的齿太宽并在路经中的某处彼此接触。然而，若导电垫288(或286)处并未侦测到电流，代表金属线283及285为不连续。意即，梳状部分2831及2851的齿并未接触。意味着微影工艺足以达到金属线283及285的临界尺寸。因此，通过形成具有梳状的金属层，再通过上述提及的方法，可以确认梳状图案的宽度的临界尺寸。
天线效应(antenna effect)是在集成电路制造过程中产生的一种现象。在集成电路制造过程中，例如电浆蚀刻或化学机械研磨工艺，导电结构280可能作为一个天线，并在工艺中吸收电荷。一旦累积的电荷超过一个特定值，会造成电荷经由与导电结构280连接的栅极堆叠210，使得静电荷破坏晶体管的栅极氧化层。在图5A至图5D中，导电结构280因为经由通孔164与栅极堆叠110电性连接，故将导电结构280可能对栅极造成损坏的部分定义为有效区段。金属线283及导电垫284与栅极堆叠110连接的部分则视为可能造成天线效应的有效区段。然而，另一部分的导电结构280因为与栅极堆叠110隔离，则不视为有效区段，因其并不会对栅极造成损坏。
第一种结果为，如果金属线283及285是连续的(如彼此接触)，则其可做为天线，用于静电电荷的安全排放路径。在本实施例中，金属线283的一端与栅极堆叠110(图5B)连接，而金属线285的另一端经由导电垫288、金属线287、导电垫286、289，以及通孔166(图5A及图5D)连接至基板100。换言的，金属线283及285接地至基板100，故金属线283及285可作为静电电荷的安全排放路径。
然而，第二种结果为，如果金属线283及285是不连续的(如彼此不接触)，则执行天线比(antenna ratio)判断工艺。在部分实施例中，天线比判断工艺的做法为确认导电结构280与栅极堆叠110电性连接的曝露表面积，并确认这个曝露表面与栅极堆叠110的面积的比例是否大于一个预定值(predetermined value)。在本实施例中，金属线283及导电垫284可视为导电结构280连接至栅极堆叠110的区段。
电子显微技术，例如扫描电子显微镜或穿透式电子显微镜，可用于确认导电结构280与栅极堆叠110电性连接的曝露表面积。在这案例中，有效面积可包括导电垫284以及金属线283与导电垫284的连接部分。在部分实施例中，有效面积的测量可以包括，例如，产生导电结构280的影像，并计算导电结构280与栅极堆叠110电性连接的部分的面积。在部分实施例中，电子显微技术可省略，因为导电垫284以及金属线283的面积可以经由布局(layout)设计就预先决定。
应了解天线比判断工艺的执行是基于天线规则(antenna rule)，并用于判断产生天线效应的可能性。在一实施例中，天线规则考虑到金属通路的暴露面积和栅极面积的比例。例如：
Figure BDA0001881147710000121
其中Predetermined Value代表预定值，Metal Area代表金属面积，而Gate Area代表栅极面积。量测的标准为公式右边的值不超过公式左边的值。若公式右边的值超过了公式左边的值，代表产生天线效应的可能性较高。另一方面，若公式左边的值超过了公式右边的值，代表导电结构280与栅极堆叠110连接部分的面积与栅极堆叠110的面积之间的比例是落在安全的范围。在部分实施例中，公式的预定值也可称为天线比。例如，天线比可为40、200、400、1000、2000，但本发明不限定于此。
图6为本发明的部分实施例的流程图。应注意图6的部分细节已于图5A至图5D中讨论，故相关细节将省略。
方法30起始于操作31，在基板上形成晶体管。在部分实施例中，晶体管是形成在基板上的测试元件组。在部分实施例中，晶体管包括栅极堆叠，以及配置在栅极堆叠两侧的源极或漏极结构。
方法30执行至操作32，形成具有两个梳状图案的导电结构于晶体管上方。在部分实施例中，导电结构具有第一梳及第二梳，其中第一梳及第二梳以交错的方式彼此耦接。
方法30执行至操作33，侦测导电结构的两个梳状图案的两侧是否有电流产生。此处，于两个梳状图案的两侧施加偏压以确认电流是否产生。
若在操作33中侦测到电流，方法30执行至操作34，判定导电结构作为天线。若在两个梳状图案的两侧侦测到电流，代表两个梳状图案彼此接触，而微影工艺并不足以达到宽度的临界尺寸。因此，若两个梳状图案是连续的，则可作为天线，因为导电结构的一端经由通孔与基板连接。
若在操作33中侦测到电流，代表梳状图案不是连续的，而微影工艺足以达到宽度的临界尺寸。因此，通过形成具有梳状图案的金属层，可以用来确认临界尺寸。
因此，方法30执行至操作35，侦测与晶体管的栅极堆叠连接的导电结构的面积。在部分实施例中，面积的侦测可以通过扫描电子显微镜或穿透式电子显微镜。
接着，基于测量到的面积，方法30执行至操作36，执行天线比判断工艺以确认与栅极堆叠连接的导电结构的面积与栅极堆叠的面积的比例是否落在安全范围。
此处，天线比判断工艺的执行是基于天线规则(antenna rule)，并用于判断产生天线效应的可能性。在一实施例中，天线规则考虑到金属通路的暴露面积和栅极面积的比例。例如：
Figure BDA0001881147710000131
其中Predetermined Value代表预定值，Metal Area代表金属面积，而Gate Area代表栅极面积。量测的标准为公式右边的值不超过公式左边的值。若公式右边的值超过了公式左边的值，代表产生天线效应的可能性较高。另一方面，若公式左边的值超过了公式右边的值，代表导电结构180与栅极堆叠110连接部分的面积与栅极堆叠110的面积之间的比例是落在安全的范围。在部分实施例中，公式的预定值也可称为天线比。例如，天线比可为40、200、400、1000、2000，但本发明不限定于此。天线比判断工艺的执行可以通过处理器执行，例如电脑中的中央处理单元(CPU)。
若比例是落在安全范围内，则方法30执行至操作37，判断此比例是落在安全范围内。若比例是不落在安全范围内，则方法30执行至操作38，判断此比例不落在非安全范围。
根据上述实施例，可以知道本发明对半导体结构提供了优点。然应了解，其他实施例亦可有其他优点，并非所有优点都需亦在此公开，所有实施例也没有特定的优点。本发明的一个优点是具有蜿蜒图案或是两个梳状图案的导电结构形成在晶体管上并与其电性连接，而通过侦测两侧的电流可以确认导电结构是否有达到临界尺寸。另一优点为，导电结构亦可作为排除静电荷的安全路径。再一优点为导电结构可以用于确认导电结构与栅极连接的曝露面积和栅极面积的比例是否落在安全范围内。
上文概述了若干实施例的特征，以便本领域的技术人员可更好地理解本发明的各方面。本领域的技术人员应当了解到他们可容易地使用本发明作为基础来设计或者修改其他工艺及结构，以实行相同目的及/或实现相同优势的。本领域的技术人员亦应当了解到，此类等效构造不脱离本发明的精神及范畴，以及在不脱离本发明的精神及范畴的情况下，其可对本文进行各种改变、取代及变更。

Claims (10)

1.一种形成半导体结构的制造方法，其特征在于，包含：
在基板上形成晶体管；
在所述基板上形成导电结构，使得所述导电结构的第一端与所述晶体管的栅极电性连接，而所述导电结构的第二端与所述基板电性连接；
提供多个偏压至所述晶体管的所述栅极与所述晶体管的多个源极或漏极结构；
确认所述导电结构的所述第端与所述第二端是否电性连接；
根据所述确认步骤，产生第一结果，所述第一结果指示所述第一端与所述第二端为电性连接；以及
根据所述第一结果，判断所述导电结构能作为天线。
2.如权利要求1所述的制造方法，其特征在于，所述晶体管及所述导电结构形成于所述基板的测试元件组上。
3.如权利要求1所述的方法，其特征在于，还包含：
根据所述确认步骤，产生第二结果，所述第二结果指示所述第一端与所述第二端为非电性连接；
根据所述第二结果，量测所述导电结构与所述栅极电性连接的一部分的面积；以及
确认所述导电结构的所述部分的所述量测面积与所述栅极的面积的比例是否落在安全范围内。
4.如权利要求3所述的制造方法，其特征在于，量测所述导电结构与所述栅极电性连接的所述部分的所述面积包括使用电子显微技术产生影像。
5.如权利要求1所述的制造方法，其特征在于，执行形成所述导电结构使得所述导电结构具有蜿蜒图案。
6.如权利要求1所述的制造方法，其特征在于，执行形成所述导电结构使得所述导电结构具有第一部分及第二部分，所述第一部分及所述第二部分共同形成交错的梳状图案，所述第一部分与所述第一端连接，而所述第二部分与所述第二端连接。
7.一种半导体结构，其特征在于，包含:
基板；
栅极堆叠，位于所述基板上，其中所述基板包含位于所述栅极堆叠两侧的多个源极或漏极区；以及
导电结构，位于所述栅极堆叠上，其中所述导电结构的第一端与所述晶体管的栅极电性连接，而所述导电结构的第二端与所述基板电性连接，所述导电结构的一部分具有蜿蜒图案或是具有相互交错的梳状图案。
8.如权利要求7所述的半导体结构，其特征在于，具有所述相互交错的梳状图案的导电结构包含彼此相对的第一梳状部分及第二梳状部分，所述第一梳状部分及所述第二梳状部分彼此分离。
9.如权利要求7所述的半导体结构，其特征在于，具有所述相互交错的梳状图案的所述导电结构包含彼此相对的第一梳状部分及第二梳状部分，所述第一梳状部分及所述第二梳状部分彼此接触。
10.如权利要求7所述的半导体结构，其特征在于，具有所述蜿蜒图案的所述导电结构为连续的。
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