CN110896060A - 电子设备 - Google Patents
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Abstract
一种电子设备包含主衬底、半导体封装结构和至少一个热管。所述半导体封装结构电连接到所述主衬底,且包含裸片安装部分、半导体裸片和覆盖结构。所述半导体裸片安置在所述裸片安装部分上。所述覆盖结构覆盖所述半导体裸片。所述热管与所述覆盖结构接触以用于耗散掉由所述半导体裸片产生的热量。
Description
相关申请的交叉引用
本申请要求2018年9月12日递交的第62/730,526号美国临时申请及2019年9月10日递交的第16/566,502号美国非临时申请的权益和优先权,所述申请的内容以全文引用的方式并入本文中。
技术领域
本公开涉及电子设备,且涉及包含至少一个热管的电子设备。
背景技术
半导体封装结构的规范可以包含高速数据传输容量、高数据容量和较小占用面积。散热也是此类半导体封装结构的一个问题。在操作期间,高速数据传输可导致产生大量热量并且可使半导体封装结构的温度升高。归因于半导体封装结构的小尺寸,可能难以耗散掉所述热量。如果热量无法有效地耗散,那么半导体封装结构的性能可能降低,或者半导体封装结构可能损坏或呈现为无法操作。
发明内容
在一些实施例中,电子设备包含主衬底、半导体封装结构和至少一个热管。半导体封装结构电连接到主衬底,且包含裸片安装部分、半导体裸片和覆盖结构。半导体裸片安置在裸片安装部分上。覆盖结构覆盖半导体裸片。热管与覆盖结构接触以用于耗散掉由半导体裸片产生的热量。
附图说明
当结合附图阅读时,从以下具体实施方式易于理解本公开的一些实施例的各方面。应注意,各种结构可能未按比例绘制,且出于论述的清楚起见,各种结构的尺寸可任意增大或减小。
图1说明根据本公开的一些实施例的电子设备的分解立体图。
图2说明图1的电子设备的组装截面图。
图3说明根据本公开的一些实施例的电子设备的组装截面图。
图4说明根据本公开的一些实施例的电子设备的分解立体图。
图5说明图4的电子设备的组装立体图。
图6说明图5的电子设备的前视图。
图7说明图5的电子设备的俯视图。
图8说明根据本公开的一些实施例的电子设备的分解立体图。
图9说明图8的电子设备的组装立体图。
图10说明根据本公开的一些实施例的电子设备的截面图。
图11说明根据本公开的一些实施例的电子设备的截面图。
图12说明根据本公开的一些实施例的电子设备的截面图。
图13说明根据本公开的一些实施例的电子设备的截面图。
图14说明根据本公开的一些实施例的电子设备的截面图。
图15说明根据本公开的一些实施例的电子设备的截面图。
图16说明根据本公开的一些实施例的电子设备的分解立体图。
图17说明图16的电子设备的截面图。
图18说明根据本公开的一些实施例的电子设备的截面图。
图19说明根据本公开的一些实施例的电子设备的分解立体图。
图20说明图19的电子设备的组装立体图。
图21说明图20的电子设备的截面图。
图22说明根据本公开的一些实施例的电子设备的分解立体图。
图23说明图22的电子设备的组装立体图。
图24说明图23的电子设备的截面图。
图25说明根据本公开的一些实施例的电子设备的分解立体图。
图26说明图25的电子设备的组装立体图。
图27说明图26的电子设备的截面图。
图28说明根据本公开的一些实施例的电子设备的分解立体图。
图29说明图28的电子设备的组装立体图。
图30说明图29的电子设备的截面图。
图31说明根据本公开的一些实施例的电子设备的分解立体图。
图32说明图31的电子设备的组装立体图。
图33说明图32的电子设备的截面图。
图34说明根据本公开的一些实施例的电子设备的分解立体图。
图35说明图34的电子设备的组装立体图。
图36说明图35的电子设备的截面图。
图37说明根据本公开的一些实施例的电子设备的分解立体图。
图38说明图37的电子设备的组装立体图。
图39说明沿着图38的电子设备的线39-39截取的截面图。
图40说明沿着图38的电子设备的线40-40截取的截面图。
图41说明根据本公开的一些实施例的电子设备的分解立体图。
图42说明图41的电子设备的组装立体图。
图43说明图42的电子设备的截面图。
图44说明根据本公开的一些实施例的电子设备的分解立体图。
图45说明图44的组装电子设备的截面图。
图46说明根据本公开的一些实施例的电子设备的分解立体图。
图47说明图46的组装电子设备的截面图。
具体实施方式
贯穿图式和详细描述使用共同参考标号来指示相同或类似组件。根据以下结合附图作出的详细描述将容易地理解本公开的实施例。
以下公开内容提供用于实施所提供的主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然,这些只是实例且并不意欲为限制性的。举例来说,在以下描述中,第一特征在第二特征上方或上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例,且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征和第二特征可不直接接触的实施例。此外,本公开可在各种实例中重复参考标号和/或字母。这种重复是出于简化和清楚的目的,且本身并不规定所论述的各种实施例和/或配置之间的关系。
为符合日益增多的功能的规范,应增加集成在半导体封装结构中的设备的数目。因此,功率密度和热源数目增加,且热阻(thermal resistance)相对较大。另外,难以耗散掉(dissipate)半导体封装结构的中心处的设备所产生的热量。为了解决上述问题,在一些比较性实施例中,提供风扇。所述风扇附接到半导体封装结构以透过空气流(air flow)耗散掉半导体封装结构外围处的热量。然而,此类风扇可能不会耗散掉半导体封装结构的中心处的设备所产生的热量。在一些比较性实施例中,增加衬底通孔的数目或金属层的厚度。然而,对散热效率的改进是微小的。在一些比较性实施例中,使用热界面材料(thermalinterface material,TIM)位于设备和封装衬底之间。然而,半导体封装结构的中心处的设备的温度可能并不会大幅减小。
本公开的至少一些实施例提供对散热效率高度改进的电子设备。在一些实施例中,电子设备包含至少一个热管(heat pipe),所述热管与半导体封装结构的覆盖结构(cover structure)接触以用于耗散掉由半导体封装结构的半导体裸片产生的热量。
图1说明根据本公开的一些实施例的电子设备1的分解立体图。图2说明图1的电子设备1的组装截面图。电子设备(electronic device)1包含主衬底2、半导体封装结构3和至少一个热管4。
主衬底2(例如,印刷电路板(printed circuit board,PCB))具有第一表面21(例如,顶表面)和与第一表面21相对的第二表面22(例如,底表面),且包含主体24、第一保护层26、第二保护层28。主体24具有第一表面241(例如,顶表面)和与第一表面241相对的第二表面242(例如,底表面)。主体24可包含多个钝化层(图中未示)和插入位于钝化层之间的多个电路层(图中未示)。第一保护层26和第二保护层28可以是阻焊层。如图1所示,主衬底2界定主衬底2中延伸的多个贯穿孔23。也就是说,贯穿孔23延伸贯穿主体24、第一保护层26和第二保护层28。此外,第一保护层26可界定多个开口261,所述开口延伸贯穿第一保护层26以使主体24的部分电路层暴露。也就是说,开口261不会延伸贯穿主体24和第二保护层28。
半导体封装结构3可以是倒装芯片(flip-chip)球栅阵列(ball grid array,BGA)封装,且电连接到主衬底2的第一表面21。半导体封装结构3包含封装衬底30、半导体裸片32、热粘合材料34、覆盖结构(cover structure)36、多个内连接元件37(例如,焊料凸块)和多个外连接元件38(例如,焊料凸块)。封装衬底30具有第一表面301(例如,顶表面)和与第一表面301相对的第二表面302(例如,底表面),且可包含多个钝化层和位于钝化层之间的至少一个电路层(例如,重布层(redistribution layer,RDL))。封装衬底30可进一步包含用于承接半导体裸片32的裸片安装部分303。
半导体裸片32电连接到封装衬底30的第一表面301。半导体裸片32具有第一表面321(例如,背侧表面)和与第一表面321相对的第二表面322(例如,主动表面),且包含与其第二表面322相邻的内连接元件37(例如,焊料凸块)。半导体裸片32附接到封装衬底30的裸片安装部分303,且透过内连接元件37(例如,焊料凸块)以倒装芯片接合的方式电连接到封装衬底30的第一表面301。可进一步包含底胶(underfill)39以覆盖和保护内连接元件37(例如,焊料凸块)。覆盖结构36可以是覆盖半导体裸片32的金属盖结构(metal lidstructure)。覆盖结构36(例如,金属盖结构)是顶盖结构(cap structure)或顶板结构(hatstructure),且包含基板(base plate)361、外围侧壁362和底部框边部分(bottom rimportion)363。外围侧壁362从基板361延伸到底部框边部分363,以便界定用于容纳半导体裸片32的容纳空间。覆盖结构36(例如,金属盖结构)可以一体成型为单件式结构。底部框边部分363附接或粘合到封装衬底30的第一表面301。
热粘合材料34(例如,热导率大于或等于约3W/mK、约4W/mK或约5W/mK的热界面材料(TIM))位于半导体裸片32与覆盖结构36(例如,金属盖结构)之间。也就是说,热粘合材料34(例如,热界面材料(TIM))用以将半导体裸片32的第一表面321粘合到覆盖结构36(例如,金属盖结构)的基板361的内底表面。外连接元件38(例如,焊料凸块)与封装衬底30的第二表面302相邻。外连接元件38(例如,焊料凸块)的底部部分安置于第一保护层26的开口261中,以使得封装衬底30的电路层电连接到主衬底2的主体24的电路层。
热管4与覆盖结构36(例如,金属盖结构)接触以用于耗散掉由半导体裸片32产生的热量。热管4是包封的中空结构(enclosed hollow structure),且可包含在热管4的壁面的内表面上的芯体结构(wick structure)。热管4中可存在工作液体43。工作液体43的材料可以是水、乙醇、丙酮、异丙醇、氯氟碳化物(chlorofluorocarbon,CFC)或其它合适材料。在一个实施例中,热管4是U形热管,且包含一个第一部分41和两个第二部分42。第一部分41连接两个第二部分42。热管4是一体成型的。第一部分41与覆盖结构36(例如,金属盖结构)相邻,且第二部分42与主衬底2相邻。如图2所示,第一部分41安置在覆盖结构36(例如,金属盖结构)的基板361的顶表面上并与之接触。两个第二部分42贯穿主衬底2。也就是说,第二部分42的端部421的一部分安置于主衬底2的贯穿孔23中。第二部分42的端部421可从主衬底2的第二表面22突出。此外,焊接材料44可以涂覆到第二部分42的端部421和主衬底2的第二表面22,以便将热管4的第二部分42的端部421固定到主衬底2。
如图2所示,在半导体裸片32的操作期间,由半导体裸片32产生的热量将由覆盖结构36(例如,金属盖结构)吸收以便获得均匀的温度分布。接着,覆盖结构36(例如,金属盖结构)的热量将由热管4的第一部分41吸收,且传递或传导到热管4的第二部分42的端部421。接着,热管4的第二部分42的端部421的热量由主衬底2的铜层或其它散热设备传导。因为热管4的第一部分41极接近于半导体裸片32的第一表面321,所以散热效率相对较高。此外,热管4的第一部分41可以定位在半导体封装结构3的热点(hot spot)附近或正上方以便增加散热效率。
图3说明根据本公开的一些实施例的电子设备1a的组装截面图。电子设备1a类似于图1和图2的电子设备1,且差异描述如下。热管4的第二部分42的端部421是安置在主衬底2的第一表面21上的水平区段(horizontal segment)。热管4的第二部分42的端部421平行于且安置在主衬底2的第一表面21上。此外,热管4的第二部分42的端部421透过第一保护层26的开口262中的焊接材料45热连接且物理连接到主衬底2的主体24。
图4说明根据本公开的一些实施例的电子设备1b的分解立体图。图5说明图4的电子设备1b的组装立体图。图6说明图5的电子设备1b的前视图。图7说明图5的电子设备1b的俯视图。电子设备1b类似于图1和图2的电子设备1,且差异描述如下。半导体封装结构3b的覆盖结构46(例如,金属盖结构)包含基板461和安置于基板461的四个拐角处的四个定位接脚462。定位接脚462中的每一个的内表面4621与封装衬底30的侧表面304的一部分接触。定位接脚462的底部部分可能未附接到或接触主衬底24的第一表面241。也就是说,定位接脚462的底部部分与主衬底24的第一表面241之间可存在间隙。
热粘合材料34(例如,热界面材料(TIM))位于半导体裸片32与覆盖结构46(例如,金属盖结构)之间。也就是说,热粘合材料34(例如,热界面材料(TIM))用以将半导体裸片32的第一表面321粘合到覆盖结构46(例如,金属盖结构)的基板461的内底表面。热管4与覆盖结构46(例如,金属盖结构)接触以用于耗散掉由半导体裸片32产生的热量。在一个实施例中,热管4是U形热管,且包含一个第一部分41和两个第二部分42。第一部分41连接两个第二部分42。如图6所示,第一部分41安置在覆盖结构46(例如,金属盖结构)的基板461的顶表面上并与之接触。两个第二部分42贯穿主衬底2。
图8说明根据本公开的一些实施例的电子设备1c的分解立体图。图9说明图8的电子设备1c的组装立体图。电子设备1c类似于图4到图7的电子设备1b,且差异描述如下。电子设备1c的覆盖结构46(例如,金属盖结构)进一步界定基板461的顶表面上的多个凹槽4611。热管4的第一部分41安置于凹槽4611中。此外,电子设备1c进一步包含散热片(heat sink)5。散热片5包含基板51和安置在基板51上的多个散热鳍片52。散热片5的基板51可附接到覆盖结构46(例如,金属盖结构)的基板461的顶表面。也就是说,散热片5的基板51可安置在热管4的第一部分41上并与之接触。在一个实施例中,凹槽4611的深度可基本上等于热管4的第一部分41的外径,以使得散热片5的基板51可以牢固地附接到覆盖结构46的基板461的顶表面。在一个实施例中,散热片5的基板51热连接到热管4的第一部分41,以便改进散热效率。在一个实施例中,在俯视图中散热片5的基板51的大小可与覆盖结构46(例如,金属盖结构)的基板461的大小相同。
图10说明根据本公开的一些实施例的电子设备1d的截面图。电子设备1d类似于图1和图2的电子设备1,且差异描述如下。电子设备1d的热管4的第二部分42向上延伸。第二部分42可基本上垂直于第一部分41。此外,电子设备1d进一步包含散热片5d。散热片5d包含基板51和安置在基板51上的多个散热鳍片52。散热片5d的基板51可附接到覆盖结构36(例如,金属盖结构)的基板361的顶表面。也就是说,散热片5d的基板51可安置在热管4的第一部分41上且在热管4的第二部分42之间。
在一个实施例中,热管4的第二部分42可以与散热片5d的侧表面接触。也就是说,热管4的第二部分42连接到散热片5d。在一个实施例中,电子设备1d的覆盖结构36(例如,金属盖结构)可进一步界定基板361的顶表面上的多个凹槽,且热管4的第一部分41安置于凹槽中。在一个实施例中,凹槽的深度可基本上等于热管4的第一部分41的外径,以使得散热片5d的基板51可以牢固地附接到覆盖结构36的基板361的顶表面。应注意,基板361的凹槽可以省略。在一个实施例中,散热片5d的基板51热连接到热管4的第一部分41,以便改进散热效率。在一个实施例中,在俯视图中散热片5d的基板51的宽度可以与热管4的第一部分41的基板461的长度相同。
图11说明根据本公开的一些实施例的电子设备1e的截面图。电子设备1e类似于图10的电子设备1d,且差异描述如下。在俯视图中散热片5e的基板51的宽度可大于或等于在俯视图中图10的散热片5d的基板51的宽度。散热片5e进一步界定从基板51的底表面中凹陷的多个定位孔53。电子设备1e的热管4e的第二部分42中的每一个插入到定位孔53中的每一个中。热管4e的第二部分42的长度可基本上等于定位孔53的深度。
图12说明根据本公开的一些实施例的电子设备1f的截面图。电子设备1f类似于图1和图2的电子设备1,且差异描述如下。半导体封装结构3f的封装衬底30f界定多个贯穿孔304。热管4f的两个第二部分42贯穿封装衬底30f。也就是说,第二部分42的端部421的一部分安置于封装衬底30f的贯穿孔304中。第二部分42的端部421可连接到外部热连接元件381。因此,第二部分42的端部421的热量可以透过外部热连接元件381传导到主衬底2。
图13说明根据本公开的一些实施例的电子设备1g的截面图。电子设备1g类似于图12的电子设备1f,且差异描述如下。导电材料填充于半导体封装结构3g的封装衬底30g的贯穿孔304中以便形成热通孔305。热管4g的第二部分42的端部421可热连接或物理连接到封装衬底30g的热通孔305。热通孔305的底端连接到外部热连接元件381。因此,第二部分42的端部421的热量可以透过热通孔305和外部热连接元件381传导到主衬底2。
图14说明根据本公开的一些实施例的电子设备1h的截面图。电子设备1h类似于图12的电子设备1f,且差异描述如下。热管4h位于半导体裸片32与覆盖结构36(例如,金属盖结构)之间。热粘合材料34(例如,热界面材料(TIM))用以将热管4h的第一部分41粘合到半导体裸片32的第一表面321。覆盖结构36(例如,金属盖结构)的基板361的内底表面热连接或物理连接到热管4h的第一部分41。
图15说明根据本公开的一些实施例的电子设备1i的截面图。电子设备1i类似于图13的电子设备1g,且差异描述如下。热管4i位于半导体裸片32与覆盖结构36(例如,金属盖结构)之间。热粘合材料34(例如,热界面材料(TIM))用以将热管4i的第一部分41粘合到半导体裸片32的第一表面321。覆盖结构36(例如,金属盖结构)的基板361的内底表面热连接或物理连接到热管4i的第一部分41。
图16说明根据本公开的一些实施例的电子设备1j的分解立体图。图17说明图16的电子设备1j的截面图。电子设备1j类似于图1和图2的电子设备1,且差异描述如下。半导体封装结构3j的电子设备1j的覆盖结构36j是覆盖半导体裸片32的蒸汽腔。覆盖结构36j(例如,蒸汽腔(vapor chamber))包含顶壁364、底壁365、芯体结构366、多个芯体棒(wickbars)367和工作液体368。顶壁364和底壁365在其外围框边处密封在一起以界定封闭空间(亦即,封闭腔)。芯体结构366在顶壁364和底壁365的内表面上。芯体棒367中的每一个的两端分别连接顶壁364和底壁365。工作液体368安置于封闭空间(亦即,封闭腔)中。
热粘合材料34位于半导体裸片32与覆盖结构36j(例如,蒸汽腔)之间。也就是说,热粘合材料34(例如,热界面材料(TIM))用以将半导体裸片32的第一表面321粘合到覆盖结构36j(例如,蒸汽腔)的底壁365的底表面。热管4与覆盖结构36j(例如,蒸汽腔)接触以用于耗散掉由半导体裸片32产生的热量。第一部分41安置在覆盖结构36j(例如,蒸汽腔)的顶壁364的顶表面上并与之接触。热管4的两个第二部分42贯穿主衬底2。
图18说明根据本公开的一些实施例的电子设备1k的截面图。电子设备1k类似于图1和图2的电子设备1,且差异描述如下。在电子设备1k的半导体封装结构3k中,半导体裸片32透过裸片附接粘合剂391附接或粘合到封装衬底30的裸片安装部分303,且透过多个接合线35电连接到封装衬底30。电子设备1k的覆盖结构36k包含模制化合物(moldingcompound)40和金属板盖(metal plate lid)401。模制化合物40覆盖半导体裸片32、接合线35和封装衬底30的第一表面301。金属板盖401安置在模制化合物40的顶表面上。热管4的第一部分41与模制化合物40相邻,且热管4的第二部分42与主衬底2相邻。如图18中所展示,第一部分41安置在金属板盖401的顶表面上并与之接触。两个第二部分42贯穿主衬底2。
图19说明根据本公开的一些实施例的电子设备1m的分解立体图。图20说明图19的电子设备1m的组装立体图。图21说明图20的电子设备1m的截面图。电子设备1m包含主衬底2、半导体封装结构3m和至少一个热管4m。
主衬底2(例如,印刷电路板(PCB))具有第一表面21(例如,顶表面)和与第一表面21相对的第二表面22(例如,底表面),且包含主体24、第一保护层26、第二保护层28。主体24具有第一表面241(例如,顶表面)和与第一表面241相对的第二表面242(例如,底表面)。主体24可包含多个钝化层(图中未示)和位于钝化层之间的多个电路层(图中未示)。第一保护层26和第二保护层28可以是阻焊层。此外,第一保护层26可界定多个开口261,所述开口延伸贯穿第一保护层26以使主体24的电路层的部分暴露。
半导体封装结构3m可以是四方扁平封装(quad flat package,QFP),且电连接到主衬底2的第一表面21。半导体封装结构3m包含裸片附接垫(die attach pad)60、多个引脚(leads)62、裸片附接粘合剂64、半导体裸片32、热粘合材料34、多个接合线66和覆盖结构68。裸片附接垫60具有第一表面601(例如,顶表面)和与第一表面601相对的第二表面602(例如,底表面)。裸片附接垫60可进一步包含用于承接半导体裸片32的裸片安装部分603。引脚62环绕裸片附接垫60,且电连接到主衬底2。半导体裸片32透过裸片附接粘合剂64附接或粘合到裸片附接垫60裸片安装部分603,且透过接合线66电连接到引脚62。覆盖结构68是覆盖半导体裸片32、裸片附接垫60、接合线66、引脚62的部分和热管4m的一部分的模制化合物。热管4m的第一部分41透过热粘合材料34附接或粘合到半导体裸片32的第一表面321。热管4m的第二部分42的端部421是安置在主衬底2的第一表面21上的水平区段。热管4m的第二部分42的端部421平行于且安置在主衬底2的第一表面21上。此外,热管4m的第二部分42的端部421热连接且物理连接到主衬底2的主体24。如图19到图21所示,热管4m从覆盖结构68(例如,模制化合物)的左侧向右侧延伸。因此,热管4m的第二部分42的端部421分别安置在覆盖结构68(例如,模制化合物)的左侧和右侧上。
图22说明根据本公开的一些实施例的电子设备1n的分解立体图。图23说明图22的电子设备1n的组装立体图。图24说明图23的电子设备1n的截面图。电子设备1n类似于图19到图21的电子设备1m,且差异描述如下。在图22到图24的电子设备1n中,热管4n从覆盖结构68(例如,模制化合物)前侧向后侧延伸。因此,热管4n的第二部分42的端部421分别安置在覆盖结构68(例如,模制化合物)的前侧和后侧上。
图25说明根据本公开的一些实施例的电子设备1p的分解立体图。图26说明图25的电子设备1p的组装立体图。图27说明图26的电子设备1p的截面图。电子设备1p类似于图19到图21的电子设备1m,且差异描述如下。在图25到图26的电子设备1p中,热管4p的两个第二部分42贯穿主衬底2。此外,引线62p的端部也贯穿主衬底2。
图28说明根据本公开的一些实施例的电子设备1q的分解立体图。图29说明图28的电子设备1q的组装立体图。图30说明图29的电子设备1q的截面图。电子设备1q类似于图22到图24的电子设备1n,且差异描述如下。在图28到图30的电子设备1q中,热管4q的两个第二部分42贯穿主衬底2。此外,引线62q的端部也贯穿主衬底2。
图31说明根据本公开的一些实施例的电子设备1r的分解立体图。图32说明图31的电子设备1r的组装立体图。图33说明图32的电子设备1r的截面图。电子设备1r类似于图19到图21的电子设备1m,且差异描述如下。在图31到图33的电子设备1r中,省略了图19到图21的热管4m,且引脚62r是呈热管类型而非固体条带。半导体裸片32透过接合线66电连接到引脚62r(例如,热管)。覆盖结构68覆盖半导体裸片32、裸片附接垫60、接合线66和引脚62r(例如,热管)的部分。引线62r(例如,热管)的端部621r是安置在主衬底2的第一表面21上的水平区段。此外,引线62r(例如,热管)的端部621r热连接且电连接到主衬底2的主体24。也就是说,引线62r(例如,热管)是热连接路径,也是电连接路径。
图34说明根据本公开的一些实施例的电子设备1s的分解立体图。图35说明图34的电子设备1s的组装立体图。图36说明图35的电子设备1s的截面图。电子设备1s类似于图31到图33的电子设备1r,且差异描述如下。在图34到图36的电子设备1s中,引脚62s(例如,热管)的端部621s贯穿主衬底2。
图37说明根据本公开的一些实施例的电子设备1t的分解立体图。图38说明图37的电子设备1t的组装立体图。图39说明沿着图38的电子设备1t的线39-39截取的截面图。图40说明沿着图38的电子设备1t的线40-40截取的截面图。电子设备1t包含主衬底2、半导体封装结构7和至少一个热管4。
主衬底2(例如,印刷电路板(PCB))类似于图1和图2的主衬底2。主衬底2具有第一表面21(例如,顶表面)和与第一表面21相对的第二表面22(例如,底表面),且包含主体24、第一保护层26、第二保护层28。主体24具有第一表面241(例如,顶表面)和与第一表面241相对的第二表面242(例如,底表面)。第一保护层26和第二保护层28可以是阻焊层。主衬底2界定主衬底2中延伸的多个贯穿孔23。也就是说,贯穿孔23延伸贯穿主体24、第一保护层26和第二保护层28。此外,第一保护层26可界定多个开口261,所述开口延伸贯穿第一保护层26以使主体24的电路层的部分暴露。
半导体封装结构7可以是线接合(wire bonding)BGA封装,且电连接到主衬底2的第一表面21。半导体封装结构7包含封装衬底70、半导体裸片72、裸片附接粘合剂71、多个接合线74、覆盖结构78和多个外连接元件79(例如,焊料凸块)。封装衬底70具有第一表面701(例如,顶表面)和与第一表面701相对的第二表面702(例如,底表面),且可包含多个钝化层和位于钝化层之间的至少一个电路层(例如,重布层(RDL))。封装衬底70可进一步包含用于承接半导体裸片72的裸片安装部分703。半导体裸片72电连接到封装衬底70的第一表面701。半导体裸片72具有第一表面721(例如,主动表面)和与第一表面721相对的第二表面722(例如,背侧表面)。半导体裸片72的第二表面722透过裸片附接粘合剂71附接到封装衬底70的裸片安装部分703。半导体裸片72的第一表面721透过接合线74电连接到封装衬底70的第一表面701。覆盖结构78可以是模制化合物,所述模制化合物覆盖封装衬底70的第一表面701、半导体裸片72和接合线74。
热管4与覆盖结构78(例如,模制化合物)接触以用于耗散掉由半导体裸片72产生的热量。在一个实施例中,热管4是U形热管,且包含一个第一部分41和两个第二部分42。第一部分41连接两个第二部分42。热管4的第一部分41安置在半导体裸片72的第一表面721上并与之接触,且被覆盖结构78(例如,模制化合物)覆盖。也就是说,热管4的第一部分41嵌入于覆盖结构78(例如,模制化合物)中。两个第二部分42贯穿主衬底2。热管4的第一部分41的延伸方向垂直于接合线74的延伸方向。因此,热管4的第一部分41位于两排接合线74之间。举例来说,如图39所示,热管4的第一部分41的延伸方向是图39的法线方向,且接合线74的延伸方向是从图39的右侧到左侧或从左侧到右侧。
如图37到图40所示,在半导体裸片72的操作期间,由半导体裸片72产生的热量将由热管4的第一部分41吸收且传递或传导到热管4的第二部分42的端部421。接着,热管4的第二部分42的端部421的热量由主衬底2或其它散热设备的铜层传导。因为热管4的第一部分41极接近于半导体裸片72的第一表面721,所以散热效率相对较高。
图41说明根据本公开的一些实施例的电子设备1u的分解立体图。图42说明图41的电子设备1u的组装立体图。图43说明图42的电子设备1u的截面图。电子设备1u类似于图37到图40的电子设备1t,且差异描述如下。热管4的第二部分42的端部421是安置在主衬底2的第一表面21上的水平区段。热管4的第二部分42的端部421平行于且安置在主衬底2的第一表面21上。此外,热管4的第二部分42的端部421透过第一保护层26的开口262中的焊接材料45热连接且物理连接到主衬底2的主体24。
图44说明根据本公开的一些实施例的电子设备1v的分解立体图。图45说明图44的组装电子设备1v的截面图。电子设备1v类似于图37到图40的电子设备1t,且差异描述如下。热管4的第一部分41的延伸方向平行于接合线74的延伸方向。因此,热管4的第一部分41安置成与两个相对接合线74相邻。也就是说,热管4的第一部分41安置于与同一排中的两个接合线74之间。举例来说,如图45所示,热管4的第一部分41的延伸方向是从图45的右侧到左侧或从左侧到右侧,且接合线74的延伸方向是从图45的右侧到左侧或从左侧到右侧。
图46说明根据本公开的一些实施例的电子设备1w的分解立体图。图47说明图46的组装电子设备1w的截面图。电子设备1w类似于图44到图45的电子设备1v,且差异描述如下。热管4的第二部分42的端部421是安置在主衬底2的第一表面21上的水平区段。热管4的第二部分42的端部421平行于且安置在主衬底2的第一表面21上。此外,热管4的第二部分42的端部421透过第一保护层26的开口262中的焊接材料45热连接且物理连接到主衬底2的主体24。
除非另外规定,否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等等的空间描述是相对于图中所示的定向来指示的。应理解,本文中所使用的空间描述仅出于说明的目的,且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置,其限制条件为本公开的实施例的优点是不会因此类布置而有偏差。
如本文中所使用,术语“大致”、“基本上”、“实质”和“约”用于描述和解释小的变化。当与事件或情形结合使用时,所述术语可指事件或情形准确发生的例子以及事件或情形极近似地发生的例子。举例来说,当与数值结合使用时,术语可指小于或等于所述数值的±10%的变化范围,例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%,或小于或等于±0.05%。举例来说,如果第一数值在第二数值的小于或等于±10%的变化范围内,例如小于或等于±5%,小于或等于±4%,小于或等于±3%,小于或等于±2%,小于或等于±1%,小于或等于±0.5%,小于或等于±0.1%,或小于或等于±0.05%,那么第一数值可被认为“基本上”相同于或等于第二数值。举例来说,“基本上”垂直可能是指相对于90°的小于或等于±10°的角度变化范围,例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°,或者小于或等于±0.05°。
如果两个表面之间的位移不超过5μm、不超过2μm、不超过1μm或不超过0.5μm,那么可认为所述两个表面是共面的或基本上共面。如果表面的最高点和最低点之间的位移不超过5μm、不超过2μm、不超过1μm或不超过0.5μm,那么可认为所述表面是基本上平坦的。
如本文所用,除非上下文另外明确规定,否则单数术语“一(a/an)”和“所述”可包含复数指示物。
如本文中所使用,术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”是指转移电流的能力。导电材料通常指对电流流动呈现极少或零对抗的那些材料。电导率的一个量度是西门子(Siemens)每米(S/m)。通常,导电材料为电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可可随温度而变化。除非另外指定,否则材料的电导率是在室温下测量。
此外,有时在本文中以范围格式呈现量、比率和其它数值。应理解,此范围格式是为了便利和简洁而使用,且应灵活地理解,不仅包含明确地指定为范围极限的数值,而且包含涵盖于那个范围内的所有个别数值或子范围,如同明确地指定每一数值和子范围一般。
虽然已参考本公开的特定实施例描述及说明本公开,但这些描述及说明并非限制性的。所属领域的技术人员应理解,可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下,作出各种改变且取代等效物。说明可能未必按比例绘制。归因于制造过程和公差,本公开中的艺术再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限制性的。可进行修改,以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此些修改都打算属于在此所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述,但应理解,可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。相应地,除非本文中特别指示,否则操作的次序和分组并非本公开的限制。
Claims (21)
1.一种电子设备,其包括:
主衬底;
半导体封装结构,其电连接到所述主衬底且包括:
裸片安装部分;
半导体裸片,其安置在所述裸片安装部分上;以及
覆盖结构,其覆盖所述半导体裸片;以及
至少一个热管,其与所述覆盖结构接触以用于耗散掉由所述半导体裸片产生的热量。
2.根据权利要求1所述的电子设备,其中所述半导体封装结构进一步包括封装衬底,所述封装衬底包含所述裸片安装部分,所述半导体裸片附接到所述封装衬底的所述裸片安装部分,且通过倒装芯片接合而电连接到所述封装衬底;且所述覆盖结构是覆盖所述半导体裸片的盖结构。
3.根据权利要求2所述的电子设备,其中所述半导体封装结构进一步包含位于所述半导体裸片与所述盖结构之间的热界面材料。
4.根据权利要求2所述的电子设备,其中所述盖结构是顶盖结构,且与所述封装衬底的表面接触。
5.根据权利要求2所述的电子设备,其中所述盖结构包含基板和安置于所述基板的四个拐角处的四个定位接脚,所述定位接脚中的每一个的内表面与所述封装衬底的侧表面的一部分接触。
6.根据权利要求2所述的电子设备,其中所述热管包含与所述盖结构相邻的第一部分和与所述主衬底相邻的第二部分。
7.根据权利要求6所述的电子设备,其中所述热管是U形热管,且包含一个第一部分和两个第二部分,其中所述第一部分连接所述两个第二部分,所述第一部分安置在所述盖结构上,且所述两个第二部分贯穿所述主衬底。
8.根据权利要求6所述的电子设备,其中所述第二部分中的每一个包含水平区段,其安置在所述主衬底的表面上。
9.根据权利要求6所述的电子设备,其进一步包括散热片,其安置在所述热管的所述第一部分上。
10.根据权利要求2所述的电子设备,其进一步包括散热片,其中所述热管包含与所述盖结构相邻的第一部分和基本上垂直于所述第一部分的第二部分,所述散热片安置在所述热管的所述第一部分上,且所述热管的所述第二部分连接到所述散热片。
11.根据权利要求2所述的电子设备,其中所述热管包含安置在所述盖结构上的第一部分和贯穿所述封装衬底的第二部分。
12.根据权利要求2所述的电子设备,其中所述热管包含安置在所述盖结构上的第一部分和连接到所述封装衬底的热通孔的第二部分。
13.根据权利要求2所述的电子设备,其中所述热管位于所述半导体裸片与所述盖结构之间。
14.根据权利要求1所述的电子设备,其中所述半导体封装结构进一步包括封装衬底,所述封装衬底包含所述裸片安装部分,所述半导体裸片附接到所述封装衬底的所述裸片安装部分,且通过倒装芯片接合而电连接到所述封装衬底;所述覆盖结构是覆盖所述半导体裸片的蒸汽腔;且所述热管包含与所述蒸汽腔相邻的第一部分和与所述主衬底相邻的第二部分。
15.根据权利要求1所述的电子设备,其中所述半导体封装结构进一步包括封装衬底,所述封装衬底包含所述裸片安装部分,所述半导体裸片附接到所述封装衬底的所述裸片安装部分,且通过多个接合线电连接到所述封装衬底;所述覆盖结构是覆盖所述半导体裸片和所述接合线的模制化合物;且所述热管包含与所述模制化合物相邻的第一部分和与所述主衬底相邻的第二部分。
16.根据权利要求1所述的电子设备,其中所述半导体封装结构进一步包括裸片附接垫和多个引脚,所述裸片附接垫包含所述裸片安装部分,所述引脚环绕所述裸片附接垫,且电连接到所述主衬底,所述半导体裸片附接到所述裸片附接垫的所述裸片安装部分,且通过多个接合线电连接到所述引脚;所述覆盖结构是覆盖所述半导体裸片、所述裸片附接垫、所述接合线和所述引脚的部分的模制化合物;且所述热管包含与所述半导体裸片相邻的第一部分和与所述主衬底相邻的第二部分。
17.根据权利要求16所述的电子设备,其中所述第二部分中的每一个包含水平区段,其安置在所述主衬底的表面上。
18.根据权利要求16所述的电子设备,其中所述引脚中的每一个的一部分贯穿所述主衬底。
19.根据权利要求1所述的电子设备,其中所述半导体封装结构进一步包括裸片附接垫和多个热管,所述裸片附接垫包含所述裸片安装部分,所述热管环绕所述裸片附接垫,且电连接到所述主衬底,所述半导体裸片附接到所述裸片附接垫的所述裸片安装部分,且通过多个接合线电连接到所述热管的第一部分;所述覆盖结构是覆盖所述半导体裸片、所述裸片附接垫、所述接合线和所述热管的所述第一部分的模制化合物;且所述热管进一步包含与所述主衬底相邻的第二部分。
20.根据权利要求19所述的电子设备,其中所述热管的所述第二部分中的每一个包含水平区段,其安置在所述主衬底的表面上。
21.根据权利要求19所述的电子设备,其中所述热管的所述第二部分中的每一个贯穿所述主衬底。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862730526P | 2018-09-12 | 2018-09-12 | |
US62/730,526 | 2018-09-12 | ||
US16/566,502 US11139222B2 (en) | 2018-09-12 | 2019-09-10 | Electronic device comprising heat pipe contacting a cover structure for heat dissipation |
US16/566,502 | 2019-09-10 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN110896060A true CN110896060A (zh) | 2020-03-20 |
Family
ID=69718911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910864424.5A Pending CN110896060A (zh) | 2018-09-12 | 2019-09-12 | 电子设备 |
Country Status (2)
Country | Link |
---|---|
US (1) | US11139222B2 (zh) |
CN (1) | CN110896060A (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022176451A1 (ja) * | 2021-02-19 | 2022-08-25 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、半導体装置の製造方法 |
US20240071847A1 (en) * | 2022-08-26 | 2024-02-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor package and method |
TW202421997A (zh) * | 2022-11-16 | 2024-06-01 | 微星科技股份有限公司 | 電子組件、電子組件的製造方法及複合式導熱片 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7327570B2 (en) * | 2004-12-22 | 2008-02-05 | Hewlett-Packard Development Company, L.P. | Fluid cooled integrated circuit module |
-
2019
- 2019-09-10 US US16/566,502 patent/US11139222B2/en active Active
- 2019-09-12 CN CN201910864424.5A patent/CN110896060A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US11139222B2 (en) | 2021-10-05 |
US20200083143A1 (en) | 2020-03-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |