CN110890427A - 可调电容的屏蔽栅mosfet器件 - Google Patents

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Abstract

本发明提供一种可调电容的屏蔽栅MOSFET器件，包括第一导电类型重掺杂半导体衬底、金属化漏极电极、第一导电类型轻掺杂半导体外延层、第二导电类型半导体基区、第一导电类型重掺杂半导体源区、第二导电类型重掺杂半导体体区、金属化源极电极、沟槽、栅氧化层、多晶硅栅电极、介质隔离层、绝缘介质隔离层、多晶硅屏蔽栅、介质层，多晶硅屏蔽栅和屏蔽栅电压控制模块相连，屏蔽栅电压控制模块根据不同的应用环境需求，产生输出电压，使得多晶硅屏蔽栅的电位发生变化，从而调整器件的栅漏电容和栅源电容及两者之间的比例，进而控制器件的开关损耗和dv/dt能力。

Description

可调电容的屏蔽栅MOSFET器件
技术领域
本发明提供一种能通过外电路调节屏蔽栅电位的SGT MOSFET，从而实现栅漏电容与栅源电容及其比例的调节，属于功率半导体器件及应用领域。
背景技术
屏蔽栅沟槽金属氧化物半导体场效应晶体管(Shielded Gate Trench Metal-Oxide-Semiconductor Field Effect Transistor,SGT MOSFET)是一种典型的沟槽型MOSFET，具有传统Trench MOSFET低导通损耗的优点，同时具有更低的开关损耗，因此，SGTMOSFET在中低压功率半导体领域独树一帜，特别是新能源电动车、新型光伏发电、节能家电等领域的电机驱动系统、逆变器系统及电源管理系统中，是核心的功率控制器件，市场前景非常广阔，众多国内外半导体公司已经在该结构上发展多代产品。
随着绿色节能理念在全球范围内的确立与推进，功率半导体器件的能量损耗越来越受到重视。功率MOSFET的能量损耗一方面来自于导通损耗，另一方面来自于开关损耗。功率MOSFET器件的导通损耗与导通电阻有关，导通电阻越小，导通损耗越低；功率MOSFET器件的开关损耗与开关速度有关，开关速度越快，大电流与高电压同时作用于器件上的时间越短，开关损耗越小。SGT MOSFET采用电荷平衡原理，与高压领域的Super Junction MOSFET类似，通过屏蔽栅增强沟槽之间的横向耗尽，这样就可以提高外延层掺杂浓度，减小导通电阻。与传统Trench MOSFET相比，SGT MOSFET还利用屏蔽栅屏蔽掉绝大部分栅漏电荷Qgd，并将其转换为栅源电荷Qgs，降低了Cgd/Ciss，改善了器件的dv/dt能力，同时，采用屏蔽栅结构能够明显降低栅电荷Qg，提高器件的开关的速度，降低开关损耗。因此，SGT MOSFET具有出色的FOM(RDS*Qg)值。
在实际应用中，随着应用环境的改变，对功率MOSFET的开关损耗和dv/dt能力有着不同的要求，而传统SGT MOSFET是一种三端器件，屏蔽栅电极与源极或者栅极相连，Cgd/Ciss值在制造器件时就已经确定，开关损耗和dv/dt能力不能随应用环境的改变去调节。因此，为了满足不同应用环境的要求，需要一种可以调节栅漏电容和栅源电容及dv/dt能力的SGT MOSFET。
发明内容
鉴于以上所述现有技术的缺点，本发明提供一种可以通过外电路调节电容与dv/dt能力的SGT MOSFET器件。
为实现上述发明目的，本发明技术方案如下：
一种可调电容的屏蔽栅MOSFET器件，包括第一导电类型重掺杂半导体衬底2；位于第一导电类型重掺杂半导体衬底2背面的金属化漏极电极1；位于第一导电类型重掺杂半导体衬底2正面的第一导电类型轻掺杂半导体外延层3；第一导电类型轻掺杂半导体外延层3顶部两侧分别具有第二导电类型半导体基区4；第二导电类型半导体基区4中分别具有第一导电类型重掺杂半导体源区6和第二导电类型重掺杂半导体体区5；第一导电类型重掺杂半导体源区6和第二导电类型重掺杂半导体体区5均与金属化源极电极11相接触；沟槽13从上至下依次穿过第一导电类型重掺杂半导体源区6和第二导电类型半导体基区4，延伸至第一导电类型轻掺杂半导体外延层3中；所述沟槽13的上部侧壁覆盖了栅氧化层7；所述栅氧化层7，分别与第二导电类型半导体基区4和第一导电类型重掺杂半导体源区6的侧面直接接触；所述栅氧化层7内部具有多晶硅栅电极8，所述多晶硅栅电极8与金属化源极电极11之间由介质隔离层9隔离；所述沟槽13的下部侧壁和底部覆盖了绝缘介质隔离层12，所述绝缘介质隔离层12内部具有多晶硅屏蔽栅10；所述多晶硅栅电极8与多晶硅屏蔽栅10之间由介质层14相隔离；所述多晶硅屏蔽栅10和屏蔽栅电压控制模块相连，所述屏蔽栅电压控制模块根据不同的应用环境需求，产生输出电压，使得多晶硅屏蔽栅10的电位发生变化，从而调整器件的栅漏电容和栅源电容及两者之间的比例，进而控制器件的开关损耗和dv/dt能力。
作为优选方式，当所述第一导电类型为N型、第二导电类型为P型时，所述器件为N沟道屏蔽栅MOSFET；当所述第一导电类型为P型、第二导电类型为N型时，所述器件为P沟道屏蔽栅MOSFET。
作为优选方式，所述半导体采用体硅、碳化硅、砷化镓、磷化铟或锗硅。
作为优选方式，所述屏蔽栅电压控制模块的输出电压Vref是双极晶体管B3基极发射极电压VBE3和电阻R3电压VR3之和；
所述屏蔽栅电压控制模块包括第一类型MOS管P1，第一类型MOS管P2，第一类型MOS管P3，第一类型MOS管P4，第一类型MOS管P5，第一类型MOS管P6，第二类型MOS管N1，第二类型MOS管N2，第二类型MOS管N3，第二类型MOS管N4，第二类型MOS管N5，第二类型MOS管N6，第一类型三极管B1，第一类型三极管B2，第一类型三极管B3，第一电阻R1，第二电阻R2，第三电阻R3；其中，P1的栅极分别与P2的栅极、P3的栅极和P4的栅极相连，P1的源极与电压源相连，P1的漏极与N3漏极相连；P2的栅极分别与P1的栅极、P3的栅极和P4的栅极相连，P2的源极与电压源相连，P2的漏极分别与B1的集电极、N1的栅极和N4的漏极相连；P3的栅极分别与P1的栅极、P2的栅极和P4的栅极相连，P3的源极与电压源相连，P3的漏极分别与N2的栅极、N5的漏极和R2的相连；P4的栅极分别与P1的栅极、P2的栅极、P3的栅极和N6的漏极相连，P4的源极与电压源相连，P4的漏极与和R3相连；P5的栅极分别与P6的栅极和N2的漏极相连，P5的源极与电压源相连，P5的漏极分别与P1的栅极、P2的栅极、P3的栅极、P4的栅极和N1的漏极相连；P6的栅极分别与P5的栅极、P6的漏极和N2的漏极相连，P6的源极与电压源相连，P6的漏极分别与P5的栅极、P6的栅极和N2的漏极相连；N1的栅极分别与P2的漏极、B1的集电极和N4的漏极相连，N1的源极分别与R1和N2的源极相连，N1的漏极分别与P1的栅极、P2的栅极、P3的栅极、P4的栅极和P5的漏极相连；N2的栅极分别与P3的漏极、N5的漏极和R2相连，N2的源极分别与R1和N1的源极相连，N2的漏极分别与P5的栅极、P6的栅极和P6的漏极相连；N3的栅极分别与N4的栅极、N5的栅极、N6的栅极和N3的漏极相连，N3的源极与地相连，N3的漏极分别与N3的栅极、N4的栅极、N5的栅极、N6的栅极和P1的漏极相连；N4的栅极分别与N3的栅极、N3的漏极、N5的栅极和N6的栅极相连，N4的源极与地相连，N4的漏极分别与N1的栅极、P2的漏极和B1的集电极相连；N5的栅极分别与N3的栅极、N3的漏极、N4的栅极和N6的栅极相连，N5的源极与地相连，N5的漏极分别与N2的栅极、P3的漏极和R2相连；N6的栅极与N3的栅极、N3的漏极、N4的栅极和N5的栅极相连，N6的源极与地相连，N6的漏极分别与P1的栅极、P2的栅极、P3的栅极和P4的栅极相连；B1的基极分别与B1的集电极、P2的漏极、N1的栅极和N4的漏极相连，B1的集电极分别于B1的基极、P2的漏极、N1的栅极和N4的漏极相连，B2的发射极与地相连；B2的基极分别与B2的集电极和R2相连，B2的集电极分别与B2的基极和R2相连，B2的发射极与地相连；B3的基极分别与B3的集电极和R3相连，B3的集电极分别与B3的基极和R3相连；R1的一端分别与N1的源极和N2的源极相连，R1的另一端与地相连；R2的一端分别与P3的漏极、N2的栅极和N5的漏极相连，R2的另一端分别与B2的基极和B2的集电极相连；R3的一端与P4的漏极相连，R3的另一端分别与R3的基极和R3的集电极相连。
作为优选方式，所述屏蔽栅电压控制模块包括第一类型MOS管P1，第一类型MOS管P2，第一类型MOS管P3，第一类型MOS管P4，第一类型MOS管P5，第一类型MOS管P6，第一类型MOS管P7，第一类型MOS管P8，第一类型MOS管P9，第一类型MOS管P10，第二类型MOS管N1，第二类型MOS管N2，第二类型MOS管N3，第二类型MOS管N4，第二类型MOS管N5，第二类型MOS管N6，第二类型三极管B1，第二类型三极管B2，第二类型三极管B3，第二类型三极管B4，第二类型三极管B5，第二类型三极管B6，第一电阻R1，第二电阻R2；P1的栅极分别与P1的源极、P3的栅极和N1的漏极相连，P1的源极分别与P1的栅极、P3的栅极和N1的漏极，P1的漏极与电压源相连；P2的栅极分别与P3的漏极和P4的栅极相连，P2的源极与电压源相连，P2的漏极分别与P3的源极和P5的栅极相连；P3的栅极分别与P1的栅极、P1的源极和N1的漏极相连，P3的源极分别与P2的漏极和P5的栅极相连，P3的漏极分别与P2的栅极、P4的栅极和N2的漏极相连；P4的栅极分别与P2的栅极、P3的漏极和N2的漏极相连，P4的源极分别与P9的栅极和电压源相连，P4的漏极分别与P5的源极和P7的栅极相连；P5的栅极分别与P2的漏极和P3的源极相连，P5的源极分别与P4的漏极和P7的栅极相连，P5的漏极分别与P6的栅极和N3的漏极相连；P6的栅极分别与P5的漏极和N3的漏极相连，P6的源极与电压源相连，P6的漏极分别与P7的源极和P10的栅极相连；P7的栅极分别与P4的漏极和P5的源极相连，P7的源极分别与P6的漏极和10的栅极相连，P7的漏极与N4的漏极相连；P8的栅极与地相连，P8的源极与电压源相连，P8的漏极分别与N5的漏极、N5的栅极和N6的漏极相连；P9的栅极分别与P4的源极和电压源相连，P9的源极与电压源相连，P9的漏极与P10的源极相连；P10的栅极分别与P6的漏极和P7的源极相连，P10的源极与P9的漏极相连，P10的漏极与R2相连；N1的栅极分别与N2的源极和B2的发射极相连，N1的源极与B1的发射极相连，N1的漏极分别与P1的栅极、P3的栅极和P1的源极相连；N2的栅极分别与N3的源极和R1相连，N2的源极分别与N1的栅极和B2的发射极相连，N2的漏极分别与P2的栅极、P4的栅极和P3的漏极相连；N3的栅极分别与N4的栅极和N5的源极相连，N3的源极分别与N2的栅极和R1相连，N3的漏极分别与P5的漏极和P6的栅极相连；N4的栅极分别与N3的栅极和N5的源极相连，N4的源极分别与N6的栅极和B4的发射极相连，N4的漏极与P7的漏极相连；N5的栅极分别与P8的漏极、N5的漏极和N6的漏极相连，N5的源极分别与N3的栅极和N4的栅极相连，N5的漏极分别与P8的漏极、N5的栅极和N6的漏极相连；N6的栅极分别与N4的源极和B4的发射极相连，N6的源极与B5的发射极相连，N6的漏极分别与P8的漏极、N5的栅极和N5的漏极相连；B1的发射极与N1的源极相连，B1的基极与地相连，B1的集电极与地相连；B2的发射极分别与N1的栅极和N2的源极相连，B2的基极与地相连，B2的集电极与地相连；B3的发射极与R1相连，B3的基极与地相连，B3的集电极与地相连；B4的发射极分别与N4的源极和N6的栅极相连，B4的基极与地相连，B4的集电极与地相连；B5的发射极与N6的源极相连，B5的基极与地相连，B5的集电极与地相连；B6的发射极与R2相连，B6的基极与地相连，B6的集电极与地相连；R1的一端分别与N2的栅极和N3的源极相连，R1的另一端与B3的发射极相连；R2的一端与P10的漏极相连，R2的另一端与B6的发射极相连。
本发明提供的一种可以通过外电路调节电容与dv/dt能力的SGT MOSFET器件，所述外电路框图如图2所示，包括栅极电压控制模块和屏蔽栅电压控制模块，屏蔽栅作为控制电极C与屏蔽栅电压控制模块相连。屏蔽栅电压控制模块实现的功能是：根据不同的应用环境需求，产生适当的输出来调整SGT MOSFET的屏蔽栅电压，从而调整栅漏电容和栅源电容及两者之间的比例，进而控制开关损耗和dv/dt能力。
本发明的基本原理如下：
以一个阈值电压为3V，反向耐压为30V的所述N沟道SGT MOSFET器件为例，屏蔽栅作为控制电极C与外电路相连，其Cgd/Ciss曲线随屏蔽栅控制电压的变化如图3所示。当屏蔽栅电极C接上外电路的屏蔽栅电压控制模块，栅漏电容与输入电容比将随着屏蔽栅电压控制模块产生的输出电压发生改变。当屏蔽栅上的电压为零时，屏蔽栅屏蔽掉绝大部分栅漏电容Cgd，并将其转换为栅源电容Cgs，可以改善dv/dt能力，但带来的问题就是输入电容Ciss较大。随着屏蔽栅上的电压逐渐增大，屏蔽栅对栅漏电容Cgd的屏蔽作用减弱，并将其转换为栅极G与屏蔽栅电极C之间的电容Cgc，所以栅漏电容Cgd逐渐增大，栅源电容Cgs逐渐减小，栅漏电容与输入电容比Cgd/Ciss逐渐增大。以一个阈值电压为3V，反向耐压为30V的所述N沟道SGT MOSFET器件为例，在不同屏蔽栅电压下，其栅漏电容、栅源电容、栅漏电容与输入电容比如下表所示(测试条件：漏极电压为25V)：
Figure BDA0002196085260000051
一种典型的屏蔽栅电压控制模块电路如图4所示。该电路主要由运算放大器、双极晶体管和电阻构成，输出电压Vc是双极晶体管B3基极发射极电压VBE3和电阻R3电压VR3之和。该电路实现的主要功能是：根据不同的应用环境需求，产生适当的输出来调整SGT MOSFET的屏蔽栅电压，从而调整栅漏电容和栅源电容及两者之间的比例，进而控制开关损耗和dv/dt能力。
本发明的有益效果为：本发明在传统三端SGT MOSFET的基础上将屏蔽栅作为控制电极C与外电路相连，外电路产生适当的输出来调节屏蔽栅上的电压，进而实现对栅漏电容和栅源电容及其比例的调节。
附图说明
图1是本发明实施例1的SGT MOSFET器件的剖面结构示意图。
图2是本发明提出的外电路框图示意图，包括栅极电压控制模块和屏蔽栅电压控制模块。
图3是本发明SGT MOSFET的Cgd/Ciss曲线随屏蔽栅电压变化曲线图。
图4是实施例2的屏蔽栅电压控制模块。
图5是实施例3的屏蔽栅电压控制模块。
1为金属化漏极电极，2为第一导电类型重掺杂半导体衬底，3为第一导电类型轻掺杂半导体外延层，4为第二导电类型半导体基区，5为第二导电类型重掺杂半导体体区，6为第一导电类型重掺杂半导体源区，7为栅氧化层，8为多晶硅栅电极，9为介质隔离层，10为多晶硅屏蔽栅，11为金属化源极电极，12为绝缘介质隔离层，13为沟槽，14为介质层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1所示，一种可调电容的屏蔽栅MOSFET器件，包括第一导电类型重掺杂半导体衬底2；位于第一导电类型重掺杂半导体衬底2背面的金属化漏极电极1；位于第一导电类型重掺杂半导体衬底2正面的第一导电类型轻掺杂半导体外延层3；第一导电类型轻掺杂半导体外延层3顶部两侧分别具有第二导电类型半导体基区4；第二导电类型半导体基区4中分别具有第一导电类型重掺杂半导体源区6和第二导电类型重掺杂半导体体区5；第一导电类型重掺杂半导体源区6和第二导电类型重掺杂半导体体区5均与金属化源极电极11相接触；沟槽13从上至下依次穿过第一导电类型重掺杂半导体源区6和第二导电类型半导体基区4，延伸至第一导电类型轻掺杂半导体外延层3中；所述沟槽13的上部侧壁覆盖了栅氧化层7；所述栅氧化层7，分别与第二导电类型半导体基区4和第一导电类型重掺杂半导体源区6的侧面直接接触；所述栅氧化层7内部具有多晶硅栅电极8，所述多晶硅栅电极8与金属化源极电极11之间由介质隔离层9隔离；所述沟槽13的下部侧壁和底部覆盖了绝缘介质隔离层12，所述绝缘介质隔离层12内部具有多晶硅屏蔽栅10；所述多晶硅栅电极8与多晶硅屏蔽栅10之间由介质层14相隔离；所述多晶硅屏蔽栅10和屏蔽栅电压控制模块相连，所述屏蔽栅电压控制模块根据不同的应用环境需求，产生输出电压，使得多晶硅屏蔽栅10的电位发生变化，从而调整器件的栅漏电容和栅源电容及两者之间的比例，进而控制器件的开关损耗和dv/dt能力。
优选的，当所述第一导电类型为N型、第二导电类型为P型时，所述器件为N沟道屏蔽栅MOSFET；当所述第一导电类型为P型、第二导电类型为N型时，所述器件为P沟道屏蔽栅MOSFET。
优选的，所述半导体采用体硅、碳化硅、砷化镓、磷化铟或锗硅。
优选的，所述屏蔽栅电压控制模块的输出电压Vref是双极晶体管B3基极发射极电压VBE3和电阻R3电压VR3之和；
本发明提出的一种可以通过外电路调节电容与dv/dt能力的SGT MOSFET器件，所述外电路框图如图2所示，包括栅极电压控制模块和屏蔽栅电压控制模块，屏蔽栅作为控制电极C与屏蔽栅电压控制模块相连。屏蔽栅电压控制模块实现的功能是：根据不同的应用环境需求，产生适当的输出来调整SGT MOSFET的屏蔽栅电压，从而调整栅漏电容和栅源电容及两者之间的比例，进而控制开关损耗和dv/dt能力。
本发明提出的一种可以通过外电路调节电容与dv/dt能力的SGT MOSFET器件，其实现方式与常规SGT MOSFET器件大同小异，只是需要将常规SGT MOSFET与源极相连的屏蔽栅作为一个单独电极，使之成为一个四端器件。在具体的实施过程中，根据不同的应用要求，屏蔽栅电压控制模块电路可以采用一定的变通设计。
实施例2
如图4所示，本实施例提供一种屏蔽栅电压控制模块，所述屏蔽栅电压控制模块包括第一类型MOS管P1，第一类型MOS管P2，第一类型MOS管P3，第一类型MOS管P4，第一类型MOS管P5，第一类型MOS管P6，第二类型MOS管N1，第二类型MOS管N2，第二类型MOS管N3，第二类型MOS管N4，第二类型MOS管N5，第二类型MOS管N6，第一类型三极管B1，第一类型三极管B2，第一类型三极管B3，第一电阻R1，第二电阻R2，第三电阻R3；其中，P1的栅极分别与P2的栅极、P3的栅极和P4的栅极相连，P1的源极与电压源相连，P1的漏极与N3漏极相连；P2的栅极分别与P1的栅极、P3的栅极和P4的栅极相连，P2的源极与电压源相连，P2的漏极分别与B1的集电极、N1的栅极和N4的漏极相连；P3的栅极分别与P1的栅极、P2的栅极和P4的栅极相连，P3的源极与电压源相连，P3的漏极分别与N2的栅极、N5的漏极和R2的相连；P4的栅极分别与P1的栅极、P2的栅极、P3的栅极和N6的漏极相连，P4的源极与电压源相连，P4的漏极与和R3相连；P5的栅极分别与P6的栅极和N2的漏极相连，P5的源极与电压源相连，P5的漏极分别与P1的栅极、P2的栅极、P3的栅极、P4的栅极和N1的漏极相连；P6的栅极分别与P5的栅极、P6的漏极和N2的漏极相连，P6的源极与电压源相连，P6的漏极分别与P5的栅极、P6的栅极和N2的漏极相连；N1的栅极分别与P2的漏极、B1的集电极和N4的漏极相连，N1的源极分别与R1和N2的源极相连，N1的漏极分别与P1的栅极、P2的栅极、P3的栅极、P4的栅极和P5的漏极相连；N2的栅极分别与P3的漏极、N5的漏极和R2相连，N2的源极分别与R1和N1的源极相连，N2的漏极分别与P5的栅极、P6的栅极和P6的漏极相连；N3的栅极分别与N4的栅极、N5的栅极、N6的栅极和N3的漏极相连，N3的源极与地相连，N3的漏极分别与N3的栅极、N4的栅极、N5的栅极、N6的栅极和P1的漏极相连；N4的栅极分别与N3的栅极、N3的漏极、N5的栅极和N6的栅极相连，N4的源极与地相连，N4的漏极分别与N1的栅极、P2的漏极和B1的集电极相连；N5的栅极分别与N3的栅极、N3的漏极、N4的栅极和N6的栅极相连，N5的源极与地相连，N5的漏极分别与N2的栅极、P3的漏极和R2相连；N6的栅极与N3的栅极、N3的漏极、N4的栅极和N5的栅极相连，N6的源极与地相连，N6的漏极分别与P1的栅极、P2的栅极、P3的栅极和P4的栅极相连；B1的基极分别与B1的集电极、P2的漏极、N1的栅极和N4的漏极相连，B1的集电极分别于B1的基极、P2的漏极、N1的栅极和N4的漏极相连，B2的发射极与地相连；B2的基极分别与B2的集电极和R2相连，B2的集电极分别与B2的基极和R2相连，B2的发射极与地相连；B3的基极分别与B3的集电极和R3相连，B3的集电极分别与B3的基极和R3相连；R1的一端分别与N1的源极和N2的源极相连，R1的另一端与地相连；R2的一端分别与P3的漏极、N2的栅极和N5的漏极相连，R2的另一端分别与B2的基极和B2的集电极相连；R3的一端与P4的漏极相连，R3的另一端分别与R3的基极和R3的集电极相连。
实施例3
如图5所示，本实施例提供一种屏蔽栅电压控制模块，所述屏蔽栅电压控制模块包括第一类型MOS管P1，第一类型MOS管P2，第一类型MOS管P3，第一类型MOS管P4，第一类型MOS管P5，第一类型MOS管P6，第一类型MOS管P7，第一类型MOS管P8，第一类型MOS管P9，第一类型MOS管P10，第二类型MOS管N1，第二类型MOS管N2，第二类型MOS管N3，第二类型MOS管N4，第二类型MOS管N5，第二类型MOS管N6，第二类型三极管B1，第二类型三极管B2，第二类型三极管B3，第二类型三极管B4，第二类型三极管B5，第二类型三极管B6，第一电阻R1，第二电阻R2；P1的栅极分别与P1的源极、P3的栅极和N1的漏极相连，P1的源极分别与P1的栅极、P3的栅极和N1的漏极，P1的漏极与电压源相连；P2的栅极分别与P3的漏极和P4的栅极相连，P2的源极与电压源相连，P2的漏极分别与P3的源极和P5的栅极相连；P3的栅极分别与P1的栅极、P1的源极和N1的漏极相连，P3的源极分别与P2的漏极和P5的栅极相连，P3的漏极分别与P2的栅极、P4的栅极和N2的漏极相连；P4的栅极分别与P2的栅极、P3的漏极和N2的漏极相连，P4的源极分别与P9的栅极和电压源相连，P4的漏极分别与P5的源极和P7的栅极相连；P5的栅极分别与P2的漏极和P3的源极相连，P5的源极分别与P4的漏极和P7的栅极相连，P5的漏极分别与P6的栅极和N3的漏极相连；P6的栅极分别与P5的漏极和N3的漏极相连，P6的源极与电压源相连，P6的漏极分别与P7的源极和P10的栅极相连；P7的栅极分别与P4的漏极和P5的源极相连，P7的源极分别与P6的漏极和10的栅极相连，P7的漏极与N4的漏极相连；P8的栅极与地相连，P8的源极与电压源相连，P8的漏极分别与N5的漏极、N5的栅极和N6的漏极相连；P9的栅极分别与P4的源极和电压源相连，P9的源极与电压源相连，P9的漏极与P10的源极相连；P10的栅极分别与P6的漏极和P7的源极相连，P10的源极与P9的漏极相连，P10的漏极与R2相连；N1的栅极分别与N2的源极和B2的发射极相连，N1的源极与B1的发射极相连，N1的漏极分别与P1的栅极、P3的栅极和P1的源极相连；N2的栅极分别与N3的源极和R1相连，N2的源极分别与N1的栅极和B2的发射极相连，N2的漏极分别与P2的栅极、P4的栅极和P3的漏极相连；N3的栅极分别与N4的栅极和N5的源极相连，N3的源极分别与N2的栅极和R1相连，N3的漏极分别与P5的漏极和P6的栅极相连；N4的栅极分别与N3的栅极和N5的源极相连，N4的源极分别与N6的栅极和B4的发射极相连，N4的漏极与P7的漏极相连；N5的栅极分别与P8的漏极、N5的漏极和N6的漏极相连，N5的源极分别与N3的栅极和N4的栅极相连，N5的漏极分别与P8的漏极、N5的栅极和N6的漏极相连；N6的栅极分别与N4的源极和B4的发射极相连，N6的源极与B5的发射极相连，N6的漏极分别与P8的漏极、N5的栅极和N5的漏极相连；B1的发射极与N1的源极相连，B1的基极与地相连，B1的集电极与地相连；B2的发射极分别与N1的栅极和N2的源极相连，B2的基极与地相连，B2的集电极与地相连；B3的发射极与R1相连，B3的基极与地相连，B3的集电极与地相连；B4的发射极分别与N4的源极和N6的栅极相连，B4的基极与地相连，B4的集电极与地相连；B5的发射极与N6的源极相连，B5的基极与地相连，B5的集电极与地相连；B6的发射极与R2相连，B6的基极与地相连，B6的集电极与地相连；R1的一端分别与N2的栅极和N3的源极相连，R1的另一端与B3的发射极相连；R2的一端与P10的漏极相连，R2的另一端与B6的发射极相连。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (5)

1.一种可调电容的屏蔽栅MOSFET器件，其特征在于：包括第一导电类型重掺杂半导体衬底(2)；位于第一导电类型重掺杂半导体衬底(2)背面的金属化漏极电极(1)；位于第一导电类型重掺杂半导体衬底(2)正面的第一导电类型轻掺杂半导体外延层(3)；第一导电类型轻掺杂半导体外延层(3)顶部两侧分别具有第二导电类型半导体基区(4)；第二导电类型半导体基区(4)中分别具有第一导电类型重掺杂半导体源区(6)和第二导电类型重掺杂半导体体区(5)；第一导电类型重掺杂半导体源区(6)和第二导电类型重掺杂半导体体区(5)均与金属化源极电极(11)相接触；沟槽(13)从上至下依次穿过第一导电类型重掺杂半导体源区(6)和第二导电类型半导体基区(4)，延伸至第一导电类型轻掺杂半导体外延层(3)中；所述沟槽(13)的上部侧壁覆盖了栅氧化层(7)；所述栅氧化层(7)，分别与第二导电类型半导体基区(4)和第一导电类型重掺杂半导体源区(6)的侧面直接接触；所述栅氧化层(7)内部具有多晶硅栅电极(8)，所述多晶硅栅电极(8)与金属化源极电极(11)之间由介质隔离层(9)隔离；所述沟槽(13)的下部侧壁和底部覆盖了绝缘介质隔离层(12)，所述绝缘介质隔离层(12)内部具有多晶硅屏蔽栅(10)；所述多晶硅栅电极(8)与多晶硅屏蔽栅(10)之间由介质层(14)相隔离；所述多晶硅屏蔽栅(10)和屏蔽栅电压控制模块相连，所述屏蔽栅电压控制模块根据不同的应用环境需求，产生输出电压，使得多晶硅屏蔽栅(10)的电位发生变化，从而调整器件的栅漏电容和栅源电容及两者之间的比例，进而控制器件的开关损耗和dv/dt能力。
2.根据权利要求1所述的一种可调电容的屏蔽栅MOSFET器件，其特征在于：当所述第一导电类型为N型、第二导电类型为P型时，所述器件为N沟道屏蔽栅MOSFET；当所述第一导电类型为P型、第二导电类型为N型时，所述器件为P沟道屏蔽栅MOSFET。
3.根据权利要求1所述的一种可调电容的屏蔽栅MOSFET器件，其特征在于：所述半导体采用体硅、碳化硅、砷化镓、磷化铟或锗硅。
4.根据权利要求1所述的一种可调电容的屏蔽栅MOSFET器件，其特征在于：所述屏蔽栅电压控制模块的输出电压Vref是双极晶体管B3基极发射极电压VBE3和电阻R3电压VR3之和；
所述屏蔽栅电压控制模块包括第一类型MOS管P1，第一类型MOS管P2，第一类型MOS管P3，第一类型MOS管P4，第一类型MOS管P5，第一类型MOS管P6，第二类型MOS管N1，第二类型MOS管N2，第二类型MOS管N3，第二类型MOS管N4，第二类型MOS管N5，第二类型MOS管N6，第一类型三极管B1，第一类型三极管B2，第一类型三极管B3，第一电阻R1，第二电阻R2，第三电阻R3；其中，P1的栅极分别与P2的栅极、P3的栅极和P4的栅极相连，P1的源极与电压源相连，P1的漏极与N3漏极相连；P2的栅极分别与P1的栅极、P3的栅极和P4的栅极相连，P2的源极与电压源相连，P2的漏极分别与B1的集电极、N1的栅极和N4的漏极相连；P3的栅极分别与P1的栅极、P2的栅极和P4的栅极相连，P3的源极与电压源相连，P3的漏极分别与N2的栅极、N5的漏极和R2的相连；P4的栅极分别与P1的栅极、P2的栅极、P3的栅极和N6的漏极相连，P4的源极与电压源相连，P4的漏极与和R3相连；P5的栅极分别与P6的栅极和N2的漏极相连，P5的源极与电压源相连，P5的漏极分别与P1的栅极、P2的栅极、P3的栅极、P4的栅极和N1的漏极相连；P6的栅极分别与P5的栅极、P6的漏极和N2的漏极相连，P6的源极与电压源相连，P6的漏极分别与P5的栅极、P6的栅极和N2的漏极相连；N1的栅极分别与P2的漏极、B1的集电极和N4的漏极相连，N1的源极分别与R1和N2的源极相连，N1的漏极分别与P1的栅极、P2的栅极、P3的栅极、P4的栅极和P5的漏极相连；N2的栅极分别与P3的漏极、N5的漏极和R2相连，N2的源极分别与R1和N1的源极相连，N2的漏极分别与P5的栅极、P6的栅极和P6的漏极相连；N3的栅极分别与N4的栅极、N5的栅极、N6的栅极和N3的漏极相连，N3的源极与地相连，N3的漏极分别与N3的栅极、N4的栅极、N5的栅极、N6的栅极和P1的漏极相连；N4的栅极分别与N3的栅极、N3的漏极、N5的栅极和N6的栅极相连，N4的源极与地相连，N4的漏极分别与N1的栅极、P2的漏极和B1的集电极相连；N5的栅极分别与N3的栅极、N3的漏极、N4的栅极和N6的栅极相连，N5的源极与地相连，N5的漏极分别与N2的栅极、P3的漏极和R2相连；N6的栅极与N3的栅极、N3的漏极、N4的栅极和N5的栅极相连，N6的源极与地相连，N6的漏极分别与P1的栅极、P2的栅极、P3的栅极和P4的栅极相连；B1的基极分别与B1的集电极、P2的漏极、N1的栅极和N4的漏极相连，B1的集电极分别于B1的基极、P2的漏极、N1的栅极和N4的漏极相连，B2的发射极与地相连；B2的基极分别与B2的集电极和R2相连，B2的集电极分别与B2的基极和R2相连，B2的发射极与地相连；B3的基极分别与B3的集电极和R3相连，B3的集电极分别与B3的基极和R3相连；R1的一端分别与N1的源极和N2的源极相连，R1的另一端与地相连；R2的一端分别与P3的漏极、N2的栅极和N5的漏极相连，R2的另一端分别与B2的基极和B2的集电极相连；R3的一端与P4的漏极相连，R3的另一端分别与R3的基极和R3的集电极相连。
5.根据权利要求1所述的一种可调电容的屏蔽栅MOSFET器件，其特征在于：所述屏蔽栅电压控制模块包括第一类型MOS管P1，第一类型MOS管P2，第一类型MOS管P3，第一类型MOS管P4，第一类型MOS管P5，第一类型MOS管P6，第一类型MOS管P7，第一类型MOS管P8，第一类型MOS管P9，第一类型MOS管P10，第二类型MOS管N1，第二类型MOS管N2，第二类型MOS管N3，第二类型MOS管N4，第二类型MOS管N5，第二类型MOS管N6，第二类型三极管B1，第二类型三极管B2，第二类型三极管B3，第二类型三极管B4，第二类型三极管B5，第二类型三极管B6，第一电阻R1，第二电阻R2；P1的栅极分别与P1的源极、P3的栅极和N1的漏极相连，P1的源极分别与P1的栅极、P3的栅极和N1的漏极，P1的漏极与电压源相连；P2的栅极分别与P3的漏极和P4的栅极相连，P2的源极与电压源相连，P2的漏极分别与P3的源极和P5的栅极相连；P3的栅极分别与P1的栅极、P1的源极和N1的漏极相连，P3的源极分别与P2的漏极和P5的栅极相连，P3的漏极分别与P2的栅极、P4的栅极和N2的漏极相连；P4的栅极分别与P2的栅极、P3的漏极和N2的漏极相连，P4的源极分别与P9的栅极和电压源相连，P4的漏极分别与P5的源极和P7的栅极相连；P5的栅极分别与P2的漏极和P3的源极相连，P5的源极分别与P4的漏极和P7的栅极相连，P5的漏极分别与P6的栅极和N3的漏极相连；P6的栅极分别与P5的漏极和N3的漏极相连，P6的源极与电压源相连，P6的漏极分别与P7的源极和P10的栅极相连；P7的栅极分别与P4的漏极和P5的源极相连，P7的源极分别与P6的漏极和10的栅极相连，P7的漏极与N4的漏极相连；P8的栅极与地相连，P8的源极与电压源相连，P8的漏极分别与N5的漏极、N5的栅极和N6的漏极相连；P9的栅极分别与P4的源极和电压源相连，P9的源极与电压源相连，P9的漏极与P10的源极相连；P10的栅极分别与P6的漏极和P7的源极相连，P10的源极与P9的漏极相连，P10的漏极与R2相连；N1的栅极分别与N2的源极和B2的发射极相连，N1的源极与B1的发射极相连，N1的漏极分别与P1的栅极、P3的栅极和P1的源极相连；N2的栅极分别与N3的源极和R1相连，N2的源极分别与N1的栅极和B2的发射极相连，N2的漏极分别与P2的栅极、P4的栅极和P3的漏极相连；N3的栅极分别与N4的栅极和N5的源极相连，N3的源极分别与N2的栅极和R1相连，N3的漏极分别与P5的漏极和P6的栅极相连；N4的栅极分别与N3的栅极和N5的源极相连，N4的源极分别与N6的栅极和B4的发射极相连，N4的漏极与P7的漏极相连；N5的栅极分别与P8的漏极、N5的漏极和N6的漏极相连，N5的源极分别与N3的栅极和N4的栅极相连，N5的漏极分别与P8的漏极、N5的栅极和N6的漏极相连；N6的栅极分别与N4的源极和B4的发射极相连，N6的源极与B5的发射极相连，N6的漏极分别与P8的漏极、N5的栅极和N5的漏极相连；B1的发射极与N1的源极相连，B1的基极与地相连，B1的集电极与地相连；B2的发射极分别与N1的栅极和N2的源极相连，B2的基极与地相连，B2的集电极与地相连；B3的发射极与R1相连，B3的基极与地相连，B3的集电极与地相连；B4的发射极分别与N4的源极和N6的栅极相连，B4的基极与地相连，B4的集电极与地相连；B5的发射极与N6的源极相连，B5的基极与地相连，B5的集电极与地相连；B6的发射极与R2相连，B6的基极与地相连，B6的集电极与地相连；R1的一端分别与N2的栅极和N3的源极相连，R1的另一端与B3的发射极相连；R2的一端与P10的漏极相连，R2的另一端与B6的发射极相连。
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