CN110854122A - 装置、存储器装置和电子系统 - Google Patents

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Abstract

本申请涉及装置、存储器装置和电子系统。一种半导体装置结构包括：块，其具有贯穿第一区、与所述第一存储器区侧向相邻的第二区和与所述第二区侧向相邻的第三区侧向延伸的基本上均匀的节距；存储器串，其纵向延伸穿过位于所述第一区中的所述块的第一部分；柱结构，其纵向延伸穿过位于所述第二区中的所述块的第二部分；导电触点，其纵向延伸穿过位于所述第三区中的所述块的第三部分；以及导电线结构，其电耦合到所述存储器串和所述导电触点且在所述存储器串与所述导电触点之间侧向延伸。所述块中的每一个包括层，每一层包括导电结构和与所述导电结构纵向相邻的绝缘结构。还描述了半导体装置和电子系统。

Description

装置、存储器装置和电子系统
优先权要求
本申请要求2018年8月21日提交的标题为“半导体装置结构、半导体装置和电子系统(SEMICONDUCTOR DEVICE STRUCTURES,SEMICONDUCTOR DEVICES,AND ELECTRONICSYSTEMS)”的第16/106,752号美国专利申请的申请日的权益。
技术领域
在各种实施例中，本公开大体上涉及半导体装置设计和制造的领域。更具体地说，本公开涉及包含数据线接触区的半导体装置结构，且涉及相关的半导体装置和电子系统。
背景技术
半导体行业的持续目标一直是增大存储器装置的存储器密度(例如，存储器裸片的存储器单元的数目)，所述存储器装置例如，非易失性存储器装置(例如，NAND快闪存储器装置)。增大非易失性存储器装置中的存储器密度的一个方式是利用竖直存储器阵列(也被称作“三维(3D)存储器阵列”)架构。常规竖直存储器阵列包含延伸穿过导电结构(例如，字线、控制栅极)的层中的开口的竖直存储器串和竖直存储器串和导电结构的每一结处的介电材料。相比于具有常规平面(例如，二维)晶体管布置的结构，此配置准许通过在裸片上朝上(例如，纵向、竖直)构建阵列来使更多数目的开关装置(例如，晶体管)位于裸片区域的单元(即，所消耗的有源表面的长度和宽度)中。
在常规3D存储器装置结构中，数据线(例如，位线、数字线)电耦合到竖直存储器阵列的竖直存储器串，且紧靠竖直存储器阵列的边缘设置开口，以容纳数据线中的每一个的数据线触点。数据线触点将数据线电耦合到控制逻辑电路，以促进在竖直存储器阵列的竖直存储器串上的操作(例如，读取操作、写入操作、擦除操作)。然而，紧靠竖直存储器阵列为数据线触点设置开口可实现对竖直存储器阵列的边缘的损坏和/或在竖直存储器阵列的边缘处产生缺陷(例如，通常被称为“阵列边缘效应”)。因此，“虚设”柱(例如，介电柱)阵列常规地设置于竖直存储器阵列与开口之间，以将竖直存储器阵列的边缘设置成向后远离开口且减少对竖直存储器阵列的边缘的前述损坏和/或在竖直存储器阵列的边缘处的缺陷。不利的是，这种开口和这种虚设柱阵列常规需要的区域可能阻碍此类3D存储器装置结构中的整体侧向尺寸和充填密度的改进。
因此，需要一种呈现改进的充填密度的3D半导体装置结构，例如用于3D非易失性存储器装置(例如，3D NAND快闪存储器装置)的存储器装置结构，以及需要包含半导体装置结构的相关联的半导体装置和电子系统。
发明内容
在一个实施例中，装置包括：块，其具有贯穿第一区、与所述第一区侧向相邻的第二区和与所述第二区侧向相邻的第三区侧向延伸的基本上均匀的节距；存储器串，其纵向延伸穿过位于所述第一区中的所述块的第一部分；柱结构，其纵向延伸穿过位于所述第二区中的所述块的第二部分；导电触点，其纵向延伸穿过位于所述第三区中的所述块的第三部分；以及导电线结构，其电耦合到所述存储器串和所述导电触点且在所述存储器串与所述导电触点之间侧向延伸。所述块中的每一个包括层，每一层包括导电结构和与所述导电结构纵向相邻的绝缘结构。
在另一实施例中，存储器装置包括块和槽的交替图案，其贯穿至少一个存储器区、至少一个虚设区和至少一个数据线接触区中的每一个基本上均匀地侧向延伸；竖直存储器串，其延伸穿过至少部分地位于所述至少一个存储器区内的所述块中的一或多个；竖直柱，其延伸穿过至少部分地位于所述至少一个虚设区内的所述块中的一或多个；竖直数据线触点，其延伸穿过至少部分地位于所述至少一个数据线接触区内的所述块中的一或多个；以及数据线，其在所述竖直存储器串与所述竖直数据线触点之间延伸。所述块中的每一个包括：层，所述层各自包括导电结构和与导电结构竖直相邻的绝缘结构；以及阶梯结构，其具有包括所述层的侧向端的步阶。
在另一实施例中，电子系统包括输入装置、输出装置、以可操作方式耦合到所述输入装置和所述输出装置的处理器装置，以及以可操作方式耦合到所述处理器装置的存储器装置。所述存储器装置包括：控制逻辑结构；源极线，其上覆于所述控制逻辑结构；数据线，其上覆于所述源极线；块阵列，其在所述源极线与所述数据线之间且贯穿存储器区、与所述存储器区侧向相邻的虚设区和与所述虚设区侧向相邻的数据线接触区侧向延伸；存储器串，其从所述数据线基本上竖直地延伸穿过所述存储器区内的所述阵列的所述块，并到达所述源极线；虚设柱，其基本上竖直地延伸穿过所述虚设区内的所述阵列的所述块；以及包括导电材料的数据线触点，其从所述数据线基本上竖直地延伸穿过所述数据线接触区内的所述阵列的所述块，并到达所述控制逻辑结构。所述阵列的所述块基本上均匀地侧向间隔开且各自包括层，所述层各自包括导电结构和与所述导电结构竖直相邻的绝缘结构。
附图说明
图1A是根据本发明的实施例的半导体装置结构的简化部分俯视图。
图1B是图1A中所展示的半导体装置结构的简化部分截面视图。
图1C是图1A中所展示的半导体装置结构的简化部分剖面透视图。
图2是根据本公开的额外实施例的半导体装置结构的简化部分俯视图。
图3是说明根据本发明的实施例的电子系统的示意性框图。
具体实施方式
描述半导体装置结构，以及相关的半导体装置和电子系统。在一些实施例中，半导体装置结构包含一或多个存储器区、至少一个数据线(例如，位线、数字线)接触区，和侧向介于存储器区与数据线接触区之间的一或多个虚设区。块阵列侧向延伸穿过存储器区、虚设区和数据线接触区中的每一个。阵列的块全部定向成基本上平行于彼此(例如，各自在第一侧向方向上延伸)，且阵列的相邻块通过槽(例如，开口、沟槽)彼此侧向分离(例如，在正交于第一侧向方向的第二侧向方向上)。块中的每一个包含层，每一层个别地包括导电结构和与导电结构竖直相邻的绝缘结构。此外，阵列的每一块呈现基本上相同的几何配置(例如，尺寸、形状)且与阵列的侧向相邻的块侧向分离(例如，对应于槽中的每一个的宽度)。因此，块贯穿存储器区、虚设区和数据线接触区基本上均匀地(例如，非可变地、同等地、一致地)进行大小设定、塑形和间隔开。存储器串竖直地延伸穿过至少部分地位于存储器区内的阵列的块，虚设柱竖直地延伸穿过至少部分地位于虚设区内的阵列的块，且至少部分地填充有数据线触点的穿孔(例如，贯通开口、贯通孔口)竖直地延伸穿过至少部分地位于数据线接触区内的阵列的块。此外，数据线电耦合到存储器串和数据线触点且在存储器串与数据线触点之间侧向延伸。相对于常规半导体装置结构、常规半导体装置和常规电子系统，本公开的半导体装置结构、半导体装置和电子系统可促进提高的简单性、效率、良率和充填密度。
以下描述提供具体细节，如材料组成和处理条件，以便提供对本发明的实施例的充分描述。然而，所属领域的一般技术人员将理解，本发明的实施例可在不采用这些具体细节的情况下加以实践。实际上，本发明的实施例可结合行业中采用的常规半导体制造技术来加以实践。另外，下文提供的说明不形成用于制造半导体装置(例如，存储器装置)的完整工艺流程。下文所描述的半导体装置结构并不形成完整的半导体装置。下文仅详细地描述理解本公开的实施例所必需的那些过程动作和结构。可通过常规制造技术执行用以由半导体装置结构形成完整半导体装置的额外动作。
本文中呈现的图式仅出于说明性目的，且并不意图为任何特定材料、组件、结构、装置或系统的实际视图。应预期例如由于制造技术和/或公差引起的图式中描绘的形状的变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区，而是包含例如由制造引起的形状偏离。举例来说，说明或被描述为箱形的区可具有粗糙和/或非线性特征，且说明或描述为圆形的区可包含一些粗糙和/或线性特征。此外，所说明的锐角可为圆角，且反之亦然。因此，图中所说明的区在性质上是示意性的，且其形状并不意图说明区的精确形状并且不限制本发明权利要求书的范围。附图并不一定按比例绘制。另外，图式之间的共同元件可保留相同数字编号。
如本文中所使用，术语“竖直”、“纵向”、“水平”和“侧向”是关于结构的主平面且未必由地球重力场界定。“水平”或“侧向”方向是基本上平行于结构的主平面的方向，而“竖直”或“纵向”方向是基本上垂直于结构的主平面的方向。结构的主平面是由与结构的其它表面相比具有相对大面积的结构的表面界定。
如本文中所使用，“竖直相邻”或“纵向相邻”的特征(例如，区、结构、装置)意指并包含彼此竖直最接近(例如，竖直最靠近)的特征。此外，如本文中所使用，“水平相邻”或“侧向相邻”的特征(例如，区、结构、装置)意指并包含彼此水平最接近(例如，水平最靠近)的特征。
如本文中所使用，术语“节距”是指两个相邻特征中相同点之间的距离。
如本文所用，空间相对术语，如“在…之下”、“在…下方”、“下部”、“底部”、“在…之上”、“上部”、“顶部”、“前方”、“后方”、“左”、“右”等等可为易于描述而使用，以描述如图式中所说明的一个元件或特征与另一或多个元件或特征的关系。除非另外规定，否则除图式中所描绘的定向之外，空间相对术语意图涵盖材料的不同定向。举例来说，如果图式中的材料反向，那么被描述为在其它元件或特征“下方”、“之下”、“下”或“底部上”的元件将定向于所述其它元件或特征的“上方”、或“顶部上”。因此，术语“下方”可视使用术语的上下文而定涵盖上方及下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可以其它方式定向(例如，旋转90度、倒置、翻转)，且本文中所用的空间相对描述词可相应地进行解释。
除非上下文另外清楚地指示，否则如本文所用，单数形式“一”和“所述”意图同样包含复数形式。
如本文中所使用，“和/或”包含相关联的所列项中的一或多个的任何以及所有组合。
如本文中所使用，术语“经配置”是指以预定方式促进至少一个结构和至少一个设备中的一或多个的操作的所述结构和所述设备中的一或多个的大小、形状、材料组成、定向和布置。
如本文中所使用，词组“耦合到”是指以可操作方式彼此连接例如通过直接电阻连接或通过间接连接(例如，经由另一结构)电连接的结构。
如本文中所使用，关于给定参数、特性或条件的术语“基本上”意指并包含所属领域的一般技术人员将理解的给定参数、特性或条件符合方差度(如在可接受公差内)的程度。借助于实例，根据基本上满足的特定参数、特性或条件，参数、特性或条件可满足至少90.0％，可满足至少95.0％，可满足至少99.0％，可满足至少99.9％，或甚至满足100.0％。
如本文中所使用，关于特定参数的数值的“约”或“大致”包含所属领域的一般技术人员将理解在特定参数的可接受公差内的数值和数值的变化程度。举例来说，关于数值的“约”或“大致”可包含额外数值，所述额外数值处于数值的90.0％到110.0％范围内，例如处于数值的95.0％到105.0％范围内，处于数值的97.5％到102.5％范围内，处于数值的99.0％到101.0％范围内，处于数值的99.5％到100.5％范围内，或处于数值的99.9％到100.1％范围内。
图1A展示根据本发明的实施例的半导体装置(例如，存储器装置，例如3D NAND快闪存储器装置)的半导体装置结构100的简化部分俯视图。半导体装置结构100包含一或多个存储器区102、与存储器区102侧向相邻的一或多个虚设区104，和与虚设区104侧向相邻的至少一个数据线(例如，位线、数字线)接触区106。在一些实施例中，半导体装置结构100包含一对(例如，两个)存储器区102、朝内与所述一对存储器区102侧向相邻的一对(例如，两个)虚设区104，和朝内与所述一对虚设区104侧向相邻的单个(例如，仅一个)数据线接触区106。图1B是围绕图1A中所展示的线A-A获取的半导体装置结构100的简化部分截面视图。图1C是图1A中所展示的半导体装置结构100的简化部分剖面透视图。为了清楚且容易地理解图式和相关描述，并非在图1A到1C中彼此描绘图1A到1C中的一个中所描绘的所有特征。
参看图1A，半导体装置结构100包含贯穿存储器区102、虚设区104和数据线接触区106侧向延伸的块108阵列。阵列的块108在彼此基本上相同的方向上(例如，在Y方向上)侧向延伸，使得所有块108定向成基本上平行于彼此。此外，阵列的相邻块108通过槽110(例如，开口、沟槽)彼此侧向分离(例如，在X方向上)，使得半导体装置结构100呈现块108和槽110的侧向交替图案。
块108中的每一个可呈现彼此基本上相同的宽度W(例如，在X方向上的侧向尺寸)。此外，块108中的每一个可与侧向相邻的块108彼此分离(例如，在X方向上)基本上相同的距离D(例如，对应于槽110中的每一个的宽度)，使得块108贯穿半导体装置结构100的不同区(例如，存储器区102、虚设区104和数据线接触区106)基本上均匀地间隔开。因此，侧向相邻的块108的中心线之间的节距P贯穿半导体装置结构100的不同区(例如，存储器区102、虚设区104和数据线接触区106)可以是基本上均匀的。
为了清楚且容易地理解图式和相关描述，图1A将半导体装置结构100展示为包含七(7)个块108和六(6)个槽110。存储器区102各自个别地包含两(2)个块108，另外两(2)个块108在虚设区104与数据线接触区106之间共享，且另一(1)个块108完全位于数据线接触区106内。然而，半导体装置结构100可包含不同数量(例如，量、数目)的块108(例如，多于七(7)个块108，少于七(7)个块108)和槽110(例如，多于六(6)个槽110，少于六(6)个槽110)，和/或可包含在其不同区内的不同分布的块108(且因此槽110)。包含在半导体装置结构100(包含其存储器区102、虚设区104和数据线接触区106)中的块108和槽110的数量至少部分地取决于包含在半导体装置结构100的不同区中的额外结构的数量、尺寸和布置，如下文进一步详细描述。
参看图1B，半导体装置结构100的块108中的每一个(包含位于存储器区102、虚设区104和数据线接触区106中的每一个中的块108)包含布置在层116中的导电结构112(例如，字线板)和绝缘结构114的纵向(例如，竖直)交替序列。层116中的每一个可包含与绝缘结构114中的一个纵向相邻的导电结构112中的一(1)个。半导体装置结构100的块108中的每一个可包含所要数量的层116，例如导电结构112和绝缘结构114的多于或等于两(2)个层116(例如，多于或等于五(5)个层116，多于或等于十(10)个层116，多于或等于二十五(25)个层116，多于或等于五十(50)个层116，多于或等于一百(100)个层116)。
半导体装置结构100的块108中的每一个的层116的导电结构112可由例如导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗、导电掺杂硅锗)等至少一个导电材料、金属(例如，钨、钛、钼、铌、钒、铪、钽、铬、锆、铁、钌、锇、钴、铑、铱、镍、钯、铂、铜、银、金、铝)、金属合金(例如，钴基合金、铁基合金、镍基合金、铁镍基合金、钴镍基合金、铁钴基合金、钴镍铁基合金、铝基合金、铜基合金、镁基合金、钛基合金、钢、低碳钢、不锈钢)、含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)或其组合形成且包含至少一个导电材料、金属、金属合金、含导电金属材料或其组合。在一些实施例中，导电结构112由导电掺杂多晶硅形成且包含导电掺杂多晶硅。在额外实施例中，导电结构112由金属材料(例如，金属，例如钨；合金)形成且包含所述金属材料。导电结构112中的每一个可个别地包含基本上均匀分布或基本上非均匀分布的至少一个导电材料。如本文中所使用，术语“均匀分布”意指材料的量贯穿结构的不同部分(例如，不同侧向部分、不同纵向部分)不变化。相反地，如本文中所使用，术语“非均匀分布”意指材料的量贯穿结构的不同部分变化。材料的量可贯穿结构的不同部分逐步地变化(例如，突然改变)，或可连续变化(例如，逐渐地改变，例如线性地、抛物线地改变)。在一些实施例中，半导体装置结构100的块108中的每一个的层116中的每一个的导电结构112中的每一个呈现基本上均匀分布的导电材料。在额外实施例中，半导体装置结构100的块108中的每一个的层116中的至少一个的导电结构112中的至少一个呈现基本上非均匀分布的至少一个导电材料。导电结构112可例如由至少两个不同导电材料的堆叠形成且包含至少两个不同导电材料的堆叠。半导体装置结构100的块108中的每一个的层116中的每一个的导电结构112可各自是基本上平面的，且可各自呈现任何所要厚度。
半导体装置结构100的块108中的每一个的层116的绝缘结构114可以由至少一种绝缘材料形成且包含至少一种绝缘材料，所述绝缘材料例如氧化物材料(例如，二氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、氟硅玻璃、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝，或其组合)、氮化物材料(例如，氮化硅)、氮氧化物材料(例如，氮氧化硅)、非晶碳，或其组合。在一些实施例中，绝缘结构114由二氧化硅形成且包含二氧化硅。绝缘结构114中的每一个可个别地包含基本上均匀分布或基本上非均匀分布的至少一个绝缘材料。在一些实施例中，半导体装置结构100的块108中的每一个的层116中的每一个的绝缘结构114中的每一个呈现基本上均匀分布的绝缘材料。在额外实施例中，半导体装置结构100的块108中的每一个的层116中的至少一个的绝缘结构114中的至少一个呈现基本上非均匀分布的至少一个导电材料。绝缘结构114可例如由至少两个不同隔离材料的堆叠(例如，层合物)形成且包含至少两个不同隔离材料的堆叠。半导体装置结构100的块108中的每一个的层116中的每一个的绝缘结构114可各自是基本上平面的，且可各自个别地呈现任何所要厚度。
可通过未在本文中详细描述的常规过程(例如，常规材料沉积过程、常规材料移除过程)来形成半导体装置结构100的块108中的每一个的导电结构112和绝缘结构114的纵向交替序列。作为非限制性实例，可通过常规材料沉积过程(例如，原地生长、旋涂式涂覆、覆盖式涂覆、化学气相沉积(CVD)、等离子体增强式化学气相沉积(PECVD)、原子层沉积(ALD)和物理气相沉积(PVD)中的一或多个)来形成包含牺牲结构和初步绝缘结构的纵向交替序列的初步堆叠结构；可借助于一或多种材料移除(例如，掩蔽和蚀刻)过程以形成修改后的牺牲结构和绝缘结构114来通过至少初步堆叠结构形成槽110；可借助于一或多个额外材料移除(例如，各向同性蚀刻)过程以形成凹进区来选择性地移除修改后的牺牲结构中的每一个的至少一部分；以及接着可至少部分地(例如，基本上)用导电材料填充凹进区，以形成导电结构112。
继续参看图1B，半导体装置结构100的块108中的每一个(包含位于存储器区102、虚设区104和数据线接触区106中的每一个中的块108)可进一步包含从其上表面纵向延伸到块108中的至少一个浅槽118(例如，浅开口、浅沟槽)。浅槽118可朝下纵向延伸(例如，在负Z方向上)穿过块108中的每一个的上部材料，以限定块108中的每一个的上部选择栅极120(例如，漏极选择栅极(SGD))，和上覆于上部选择栅极120的上部绝缘结构122。上部选择栅极120可各自由至少一个导电材料形成且包含至少一个导电材料，且上部绝缘结构122可各自由至少一个绝缘材料形成且包含至少一个绝缘材料。在一些实施例中，块108中的每一个包含两(2)个上部选择栅极120，和侧向(例如，在X方向上)介于两(2)个上部选择栅极120之间的单个(即，仅一个)浅槽118。在额外实施例中，块108中的每一个包含不同数量(例如，数目、量)的上部选择栅极120(例如，多于两(2)个上部选择栅极120)和不同数量的浅槽118(例如，多于一(1)个浅槽118)。同时参看图1A到1C，在半导体装置结构100的至少存储器区102内，上部选择栅极120(图1B和1C)可借助于竖直选择栅极触点结构121(图1A和1C)电耦合到半导体装置结构100的选择线135(图1C)。虚设区104和数据线接触区106的上部选择栅极120可以无连接到其上的竖直选择栅极触点结构121，使得虚设区104和数据线接触区106的上部选择栅极120不电耦合到半导体装置结构100的选择线135。包含在块108中的每一个中的上部选择栅极120的数量可直接对应于(例如，相同于)包含在块108中的每一个中的子块124的数量。借助于非限制性实例，如图1B中所展示，块108中的每一个可包含两(2)个上部选择栅极120，并且因此，包含两(2)个对应子块124。
参看图1B，半导体装置结构100的块108中的每一个(包含位于存储器区102、虚设区104和数据线接触区106中的每一个中的块108)还可包含下部选择栅极123(例如，源极选择栅极(SGS))和位于下部选择栅极123下面的下部绝缘结构125。半导体装置结构100的块108中的每一个的下部选择栅极123和下部绝缘结构125可纵向地位于块108中的每一个的导电结构112和绝缘结构114的层116下面。下部选择栅极123可各自由至少一个导电材料形成且包含至少一个导电材料，且下部绝缘结构125可各自由至少一个绝缘材料形成且包含至少一个绝缘材料。在一些实施例中，块108中的每一个包含单个(仅一个)下部选择栅极123。在半导体装置结构100的至少存储器区102内，下部选择栅极123可电耦合到半导体装置结构100的额外选择线。
返回参看图1A，半导体装置结构100的块108中的每一个(包含位于存储器区102、虚设区104和数据线接触区106中的每一个中的块108)可包含在其侧向端(例如，在Y方向上)处的阶梯结构126。块108中的每一个的阶梯结构126包含由块108的导电结构112和绝缘结构114的层116(图1B)的暴露部分至少部分地界定的步阶128。包含在块108中的每一个的阶梯结构126中的每一个中的步阶128的数量可基本上相同于(例如，等于)或可不同于(例如，小于、大于)每一块108中的层116(图1B)的数量。阶梯结构126的步阶128可用作接触区，以将层116(图1B)的导电结构112(图1B)电耦合到半导体装置结构100的一或多个其它结构。举例来说，如图1A中所展示，至少对于半导体装置结构100的存储器区102内的块108，竖直导电触点结构130可在阶梯结构126的步阶128处耦合到块108的层116(图1B)的导电结构112(图1B)，且可将导电结构112(图1B)电耦合到半导体装置结构100的存取线132(例如，字线)。任选地，还如图图1A中所展示，至少部分地位于半导体装置结构100的数据线接触区106和/或虚设区104内的块108可包含在阶梯结构126的步阶128处耦合到块108的层116(图1B)的导电结构112(图1B)的额外竖直导电触点结构133。如果存在，额外竖直导电触点结构133可将导电结构112(图1B)电耦合到半导体装置结构100的额外导电线134。又，额外导电线134可电连接到放电电路以使数据线接触区106和/或虚设区104内的块108的层116接地或浮动。
再次参看图1B，半导体装置结构100的块108中的每一个(包含位于存储器区102、虚设区104和数据线接触区106中的每一个中的块108)可关于至少其层116(包含其导电结构112和绝缘结构114)、上部选择栅极120(且因此浅槽118)、下部选择栅极123和阶梯结构126(包含其步阶128)的最外尺寸(例如，最外侧向尺寸、最外纵向尺寸)和布置彼此基本上相同。此外，半导体装置结构100的块108中的每一个还可关于其子块124的数量和最外尺寸(例如，最外侧向尺寸、最外纵向尺寸)彼此基本上相同。
继续参看图1B，半导装置结构100进一步包含至少一个控制逻辑结构136、至少一个源极线138(例如，共用源极线(CSL))和数据线140(例如，位线、数字线)。源极线138可纵向上覆于控制逻辑结构136，且数据线140可纵向上覆于源极线138。在额外实施例中，控制逻辑结构136可纵向上覆于源极线138和数据线140。如1B图中所展示，半导体装置结构100的块108可纵向上覆于源极线138，且可纵向位于数据线140下面。半导体装置结构100的块108和槽110可各自在源极线138与数据线140之间基本上纵向延伸。
控制逻辑结构136可包含用于控制半导体装置结构100的其它组件的各个操作的装置和电路。借助于非限制性实例，控制逻辑结构136可包含以下各项中的一或多个(例如，每一个)：电荷泵(例如，VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)；延迟锁相环(DLL)电路(例如，环形振荡器)；漏极供应电压(Vdd)调节器；用于控制半导体装置结构100的存储器区102内的阵列(例如，竖直存储器串阵列)的列操作的装置和电路，例如解码器(例如，列解码器)、感测放大器(例如，均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)、PMOS感测放大器(PSA))、修复电路(例如，列修复电路)、I/O装置(例如，本地I/O装置)、存储器测试装置、阵列复用器(MUX)以及错误检查和校正(ECC)装置中的一或多个(例如，每一个)；以及用于控制半导体装置结构100的存储器区102内的阵列(例如，竖直存储器串阵列)的行操作的装置和电路，例如解码器(例如，行解码器)、驱动器(例如，字线(WL)驱动器)、修复电路(例如，行修复电路)、存储器测试装置、MUX、ECC装置以及自刷新/耗损均衡装置中的一或多个(例如，每一个)控制逻辑结构136可电耦合到半导体装置结构100的存取线132(图1A和1C)、额外导电线134(如果存在)(图1A)、源极线138、数据线140、上部选择栅极120和下部选择栅极123，如下文进一步详细描述。
源极线138可包括一或多种导电材料，例如导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗、导电掺杂硅锗)、金属(例如，钨、钛、钼、铌、钒、铪、钽、铬、锆、铁、钌、锇、钴、铑、铱、镍、钯、铂、铜、银、金、铝)、金属合金(例如，钴基合金、铁基合金、镍基合金、铁镍基合金、钴镍基合金、铁钴基合金、钴镍铁基合金、铝基合金、铜基合金、镁基合金、钛基合金、钢、低碳钢、不锈钢)、含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)，或其组合。源极线138与控制逻辑结构136和半导体装置结构100的存储器区102内的阵列(例如，存储器串阵列)电连通，以促进在阵列上的操作(例如，读取操作、写入操作、擦除操作)。
数据线140也可包括一或多种导电材料，例如导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗、导电掺杂硅锗)、金属(例如，钨、钛、钼、铌、钒、铪、钽、铬、锆、铁、钌、锇、钴、铑、铱、镍、钯、铂、铜、银、金、铝)、金属合金(例如，钴基合金、铁基合金、镍基合金、铁镍基合金、钴镍基合金、铁钴基合金、钴镍铁基合金、铝基合金、铜基合金、镁基合金、钛基合金、钢、低碳钢、不锈钢)、含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)，或其组合。数据线140与半导体装置结构100的存储器区102内的阵列(例如，存储器串阵列)电连通，且还通过半导体装置结构100的数据线接触区106内的额外阵列(例如，数据线触点阵列)与控制逻辑结构136电连通，如下文进一步详细描述。
继续参看图1B，半导体装置结构100的存储器区102包含纵向(例如，在Z方向上)延伸穿过其块108的存储器串142。存储器串142可基本上在源极线138与数据线140之间纵向延伸。如图1B中所展示，存储器串142中的每一个可包含下部选择晶体管144、上部选择晶体管146和在下部选择晶体管144与上部选择晶体管146之间串联连接的存储器单元148(例如，各自包含存储器单元晶体管和存储器单元元件)。存储器串142的下部选择晶体管144可电耦合到源极线138和半导体装置结构100的存储器区102内的块108的下部选择栅极123。上部选择晶体管146可电耦合到数据线140和半导体装置结构100的存储器区102内的块108的上部选择栅极120。存储器单元148可电耦合到半导体装置结构100的存储器区102内的块108的导电结构112(例如，字线板)(并且因此，还可借助于电耦合到存储器区102内的块108的阶梯结构126的步阶128(图1A)的竖直导电触点结构130(图1A)电耦合到半导体装置结构100的存取线132(图1A和1C))。
半导体装置结构100的存储器区102内的块108中的每一个可包含任何所要数量和分布的存储器串142。如图1A中所展示，在一些实施例中，半导体装置结构100的存储器区102内的块108中的每一个的子块124中的每一个包含在Y方向上侧向延伸的单列(例如，仅一列)存储器串142。在额外实施例中，半导体装置结构100的存储器区102内的块108中的每一个包含与图1A中所描绘的不同数量的存储器串142，和/或与图1A中所描绘的不同分布的存储器串142。举例来说，半导体装置结构100的存储器区102内的块108中的每一个的子块124中的每一个可包含在Y方向上侧向延伸的多列(例如，多于一(1)列，例如两(2)列、三(3)列、四(4)列，或多于四(4)列)存储器串142。
如图1A中所展示，半导体装置结构100的存储器区102还可包含纵向(例如，在图1B中所展示的Z方向上)延伸穿过其块108的虚设结构150(例如，虚设柱)和边缘支撑结构152(例如，边缘支撑柱)中的一或多个。如果存在，虚设结构150和/或边缘支撑结构152可基本上纵向延伸穿过半导体装置结构100的存储器区102的块108。虚设结构150(如果存在)可以由一或多种材料(例如，介电材料、半导体材料)形成且包含一或多种材料，所述一或多种材料能够减少存储器区102的块108中的每一个内存储器串142的阵列的不合需要的阵列边缘效应。在一些实施例中，虚设结构150包括介电结构。在一些实施例中，虚设结构150包括半导体结构。在另外的实施例中，虚设结构150包括无源存储器串(例如，不电连接到数据线140的存储器串)。边缘支撑结构152(如果存在)可以由一或多种材料(例如，介电材料、半导体材料)形成且包含一或多种材料，所述一或多种材料能够支撑存储器区102的块108中的每一个内的导电结构112和绝缘结构114的层116(图1B)的边缘部分。
为了清楚且容易地理解图式和相关描述，图1A将半导体装置结构100展示为包含两(2)个存储器区102，各自包含呈现从中纵向延伸穿过的存储器串142阵列的两(2)个块108。然而，半导体装置结构100可包含不同数量的存储器区102(例如，仅一(1)个存储器区102，多于两(2)个存储器区102)，和/或存储器区102中的一或多个可在其中包含不同数量的块108(例如，仅一(1)个块108，多于两(2)个块108)。包含在存储器区102中的每一个中的存储器区102的数量和块108的数量可至少部分地取决于包含在半导体装置结构100中的存储器串142的数量(例如，相对较大数量的存储器串142可实现存储器区102内相对较大数量的存储器区102和/或块108)。
返回参看图1B，半导体装置结构100的虚设区104可侧向(例如，在X方向上)邻接存储器区102，且可包含纵向(例如，在Z方向上)延伸穿过位于其中的块108的部分的虚设柱154。虚设柱154可基本上在源极线138与数据线140之间纵向延伸，且可以由一或多种介电材料形成且包含一或多种介电材料。虚设柱154可用以减少与虚设区104侧向相邻的存储器区102的块108内的存储器串142阵列的不合需要的阵列边缘效应。
半导体装置结构100的虚设区104内的块108的部分可包含任何所要数量和分布的虚设柱154。在一些实施例中，虚设区104中的每一个与半导体装置结构100的数据线接触区106共享半导体装置结构100的块108中的一个，使得块108的子块124中的一个位于虚设区104内且包含从中纵向延伸穿过的虚设柱154，且块108的子块124中的另一个位于数据线接触区106内且不含虚设柱154。如图1A中所展示，虚设区104内的子块124可各自包含在Y方向上侧向延伸的单列(例如，仅一列)虚设柱154。在额外实施例中，半导体装置结构100的虚设区104内的子块124中的每一个包含数量与图1A中所描绘的虚设柱数量不同的虚设柱154，和/或包含分布与图1A中所描绘的虚设柱分布不同的虚设柱154。举例来说，半导体装置结构100的虚设区104内的子块124中的每一个可包含在Y方向上侧向延伸的多列(例如，多于一(1)列，例如两(2)列、三(3)列、四(4)列，或多于四(4)列)虚设柱154。
如图1A中所展示，半导体装置结构100的虚设区104还可包含纵向(例如，在图1B中所展示的Z方向上)延伸穿过位于其中的块108的部分的边缘支撑结构152。如果存在，边缘支撑结构152可基本上纵向延伸穿过半导体装置结构100的虚设区104内存在的块108的部分。边缘支撑结构152(如果存在)可支撑至少部分地位于半导体装置结构100的虚设区104内的块108内的导电结构112(图1B)和绝缘结构114(图1B)的层116(图1B)的边缘部分。
为了清楚且容易地理解图式和相关描述，图1A将半导体装置结构100展示为包含两(2)个虚设区104，其各自包含呈现从中纵向延伸穿过的虚设柱154的单个块108的部分(例如，单个子块124)。然而，半导体装置结构100可包含不同数量的虚设区104(例如，仅一(1)个虚设区104，多于两(2)个虚设区104)；和/或虚设区104中的一或多个可在其中包含不同个别块区域分配和/或不同数量的块108(例如，仅一(1)个整块108、多于一(1)个整块108、至少一(1)个整块108和至少一个额外块108的仅一部分(例如，子块124))。虚设区104的数量以及包含在虚设区104中的每一个中的块108的个别块区域分配和/或数量可至少部分地取决于包含在半导体装置结构100中的存储器串142的数量(例如，相对较大数量的存储器串142可实现相对较大数量的虚设区104，和/或可实现虚设区104内相对较大个别块分配和/或数量的块108)。
返回参看图1B，半导体装置结构100的数据线接触区106可与虚设区104侧向相邻(例如，在X方向上)。数据线接触区106可包含纵向(例如，在Z方向上)延伸穿过位于其中的块108的部分和源极线138的穿孔156(例如，贯通阵列通孔(TAV))。穿孔156可在控制逻辑结构136与数据线140之间基本上纵向延伸，且可至少部分地用一或多个数据线触点158填充。数据线触点158还可在控制逻辑结构136与数据线140之间基本上纵向延伸。数据线触点158可以由一或多种导电材料(例如，导电掺杂半导体、金属、金属合金、含导电金属材料，其组合)形成且包含所述一或多种导电材料，且可将数据线140电耦合到控制逻辑结构136。
半导体装置结构100的数据线接触区106内的块108的部分可包含穿孔156的任何数量、侧向几何配置(例如，侧向大小、侧向形状)和分布，以准许半导体装置结构100的数据线140中的每一个借助于纵向延伸穿过穿孔156的数据线触点158中的至少一个电耦合到控制逻辑结构136。在一些实施例中，数据线接触区106与虚设区104共享半导体装置结构100的两(2)个块108，使得两(2)个共享的块108中的每一个的子块124的仅一(1)个位于数据线接触区106内且包含从中纵向延伸穿过的穿孔156；并且还包含一(1)个未共享的块108，使得未共享的块108的子块124中的两者包含从中纵向延伸穿过的穿孔156。如图1A中所展示，数据线接触区106内的子块124可各自包含在Y方向上侧向延伸的单列(例如，仅一列)穿孔156，且穿孔156中的每一个可经侧向大小设定、侧向塑形和侧向定位，以在其中接纳数据线触点158中的至少一个。因此，数据线接触区106可在其中包含四(4)列穿孔156(即，用于包含在数据线接触区106中的四(4)个子块124中的每一个的一(1)列穿孔156)。在额外实施例中，半导体装置结构100的数据线接触区106内的子块124的一或多个(例如，每一个)包含与图1A中所描绘的不同数量(例如，更多、更少)的穿孔156，与图1A中所描绘的不同侧向几何配置(例如，不同侧向大小、不同侧向形状)的穿孔156，和/或与图1A中所描绘的不同分布(例如，不同侧向位置)的穿孔156。举例来说，半导体装置结构100的数据线接触区106内的子块124中的一或多个可包含在Y方向上侧向延伸的单列(例如，仅一列)穿孔156，其中单列呈现与图1A中所展示的不同数量、不同侧向大小、不同侧向形状和/或在Y方向上的不同侧向间距；和/或数据线接触区106内的子块124中的一或多个可包含在Y方向上侧向延伸的多列(例如，多于一(1)列，例如两(2)列、三(3)列、四(4)列，或多于四(4)列)穿孔156。
如先前所提及，数据线触点158侧向定位于穿孔156内且纵向延伸穿过所述穿孔。包含在数据线接触区106的穿孔156中的每一个中的数据线触点158的数量至少部分地取决于穿孔156的数量、侧向几何配置(例如，侧向大小、侧向形状)和分布(例如，在至少Y方向上的侧向位置)；以及半导体装置结构100的数据线140的数量、侧向几何配置和分布。又，数据线140的数量、侧向几何配置和分布至少部分地取决于包含在半导体装置结构100的存储器区102中的存储器串142的数量、侧向几何配置和分布。如图1A中所展示，数据线140在正交于半导体装置结构100的块108侧向延伸的方向(例如，Y方向)的方向(例如，X方向)上侧向延伸，且半导体装置结构100包含足够的数据线140，以将至少一个数据线140电连接到包含在半导体装置结构100的存储器区102中的所有存储器串142。数据线140可设置在Y方向上呈现存储器串142中的至少一个的每一侧向位置处，可电耦合到在Y方向上共享相同侧向位置的所有存储器串142，且还可电耦合到数据线接触区106内的至少一个数据线触点158。如图1A中所展示，在一些实施例中，穿孔156中的每一个在其侧向边界内个别地含有单个(例如，仅一(1)个)数据线触点158(对应于单个数据线140)。在一些实施例中，例如呈现在Y方向上相对更紧密充填的存储器串142和/或相对较大侧向尺寸的穿孔156中的一或多个的实施例，穿孔156的一或多个(例如，每一个)在其侧向边界内个别地含有多个(例如，多于一(1)个，例如至少两(2)个、至少三(3)个、至少四(4)个，或大于四(4)个)数据线触点158(对应于多个数据线140)。
如1A图中所展示，半导体装置结构100的数据线接触区106还可包含纵向(例如，在图1B中所展示的Z方向上)延伸穿过至少部分地位于其中的块108中的一或多个的部分的边缘支撑结构152。如果存在，边缘支撑结构152可基本上纵向延伸穿过半导体装置结构100的数据线接触区106内存在的块108的部分。边缘支撑结构152(如果存在)可支撑至少部分地位于数据线接触区106内的块108内的导电结构112(图1B)和绝缘结构114(图1B)的层116(图1B)的边缘部分。
为了清楚且容易地理解图式和相关描述，图1A将半导体装置结构100展示为包含一(1)个数据线接触区106，其包含与和数据线接触区106与侧向相邻(例如，在X方向上)的两(2)个虚设区104共享的两(2)个块108的部分(例如，子块124)，和与半导体装置结构100的其它区未共享的一(1)个块108。然而，半导体装置结构100可包含不同数量的数据线接触区106(例如，多于一(1)个数据线接触区106)；和/或一或多个数据线接触区106可在其中包含不同个别块区域分配和/或不同数量的块108。数据线接触区106的数量以及包含在一或多个数据线接触区106中的块108的个别块区域分配和/或数量可至少部分地取决于包含在半导体装置结构100中的存储器串142的数量(例如，相对较大数量的存储器串142可实现相对较大数量的数据线接触区106，和/或可实现一或多个数据线接触区106内相对较大个别块分配和/或数量的块108)。
因此，根据本发明的实施例，半导体装置结构包括块，其具有贯穿第一区、与所述第一区侧向相邻的第二区和与所述第二区侧向相邻的第三区侧向延伸的基本上均匀的节距；存储器串，其纵向延伸穿过位于所述第一区中的所述块的第一部分；柱结构，其纵向延伸穿过位于所述第二区中的所述块的第二部分；导电触点，其纵向延伸穿过位于所述第三区中的所述块的第三部分；以及导电线结构，其电耦合到所述存储器串和所述导电触点且在所述存储器串与所述导电触点之间侧向延伸。所述块中的每一个包括层，每一层包括导电结构和与所述导电结构纵向相邻的绝缘结构。
此外，根据本公开的额外实施例，半导体装置包括：块和槽的交替图案，其贯穿至少一个存储器区、至少一个虚设区和至少一个数据线接触区中的每一个基本上均匀地侧向延伸；竖直存储器串，其延伸穿过至少部分地位于所述至少一个存储器区内的所述块中的一或多个；竖直柱，其延伸穿过至少部分地位于所述至少一个虚设区内的所述块中的一或多个；竖直数据线触点，其延伸穿过至少部分地位于所述至少一个数据线接触区内的所述块中的一或多个；以及数据线，其在所述竖直存储器串与所述竖直数据线触点之间延伸。所述块中的每一个包括：层，所述层各自包括导电结构和与导电结构竖直相邻的绝缘结构；以及阶梯结构，其具有包括所述层的侧向端的步阶。
所属领域的一般技术人员将了解，根据本公开的额外实施例，上文关于图1A到1C所描述的特征和特征配置可容易地适于不同半导体装置(例如，不同存储器装置，例如不同3D NAND快闪存储器装置)的设计需要。借助于非限制性实例，图2说明根据本公开的另一实施例的半导体装置结构200的简化部分俯视图。半导体装置结构200可具有与先前所描述的半导体装置结构100类似的特征和功能性。然而，半导体装置结构200可例如包含相对较大数量的特征(例如，存储器串、虚设柱、穿孔、数据线触点、边缘支撑结构、虚设结构)和/或不同特征配置(例如，大小、形状、布置)，以顾及相对较大数量的特征。以避免重复，并非在本文中详细地描述图2中所展示的全部特征。实际上，除非下面另外描述，否则由附图标号指定的特征将理解为基本上类似于先前所描述的特征，所述由附图标号指定的特征是先前关于图1A到1C中的一或多个所描述的特征的附图标号的100增量。
参看图2，半导体装置结构200包含位于其存储器区202中的块208内的相对较大数量的存储器串242(相比于图1A到1C中所展示的半导体装置结构100)。举例来说，半导体装置结构200的存储器区202内的块208中的每一个的子块224中的每一个可包含在Y方向上侧向延伸的多列存储器串242。如图2中所展示，在一些实施例中，存储器区202内的块208中的每一个的子块224中的每一个包含四(4)列存储器串242。此外，侧向相邻(例如，在X方向上)的列内的侧向相邻(例如，在X方向上)的存储器串242可彼此侧向偏移(例如，在Y方向上)，使得侧向相邻的列内的侧向相邻的存储器串242彼此至少部分未对齐。相比于图1A到1C中所展示的半导体装置结构100，位于半导体装置结构200的存储器区202中的块208还可包含相对较大数量的虚设结构250和边缘支撑结构252。举例来说，半导体装置结构200的存储器区202内的块208中的每一个的子块224中的每一个可包含在Y方向上侧向延伸的多列(例如，四(4)列)虚设结构250，以及接近其侧向端(例如，在Y方向上)的多个(例如，两(2)个)边缘支撑结构252。
由于半导体装置结构200的存储器区202中的相对较大数量的存储器串242，所述半导体装置结构进一步包含相对较大数量的数据线240(相比于图1A到1C中所展示的半导体装置结构100)。又，相对较大数量的数据线240实行纵向延伸穿过位于半导体装置结构200的数据线接触区206中的块208的部分(例如，子块224)的较大数量和不同分布(例如，在Y方向上更紧密的侧向间距)的穿孔256和数据线触点258。此外，数据线接触区206中的穿孔256中的一或多个可在其侧向边界内含有多个数据线触点258。
继续参看图2，半导体装置结构200还包含在位于其虚设区204中的块208的部分(例如，子块224)内的相对较大数量的虚设柱254(相比于图1A到1C中所展示的半导体装置结构100)。举例来说，半导体装置结构200的虚设区204内的子块224中的每一个可包含在Y方向上侧向延伸的多列虚设柱254。如图2中所展示，在一些实施例中，虚设区204内的子块224中的每一个包含四(4)列虚设柱254。此外，侧向相邻(例如，在X方向上)的列内的侧向相邻(例如，在X方向上)的虚设柱254可彼此侧向偏移(例如，在Y方向上)，使得侧向相邻的列内的侧向相邻的虚设柱254彼此至少部分未对齐。相比于图1A到1C中所展示的半导体装置结构100，位于半导体装置结构200的虚设区204中的块208的部分(例如，子块224)还可包含相对较大数量的边缘支撑结构252。举例来说，半导体装置结构200的虚设区204内的子块224中的每一个可包含接近其侧向端(例如，在Y方向上)的多个(例如，两(2)个)边缘支撑结构252。
根据本发明的实施例的半导体装置结构(例如，半导体装置结构100、200)可用于本公开的电子系统的实施例中。举例来说，图3是根据本公开的实施例的说明性电子系统303的框图。电子系统303可包括例如计算机或计算机硬件组件、服务器或其它网络硬件组件、蜂窝式电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、例如
Figure BDA0002172759380000171
或
Figure BDA0002172759380000172
平板电脑等具有Wi-Fi或蜂窝网络的平板电脑、电子书、导航装置等。电子系统303包含至少一个存储器装置305。存储器装置305可包含例如本文中先前所描述的半导体装置结构(例如，半导体装置结构100、200)的实施例。电子系统303可进一步包含至少一个电子信号处理器装置307(常常被称为“微处理器”)。电子信号处理器装置307可任选地包含本文中先前所描述的半导体装置结构(例如，半导体装置结构100、200)的实施例。电子系统303可进一步包含用于由用户将信息输入到电子系统303的一或多个输入装置309，例如鼠标或其它指向装置、键盘、触控板、按钮或控制面板。电子系统303可进一步包含用于将信息输出(例如，视觉或音频输出)给用户的一或多个输出装置311，例如监视器、显示器、打印机、音频输出插口、扬声器等。在一些实施例中，输入装置309和输出装置311可包括可用以将信息输入到电子系统303并将视觉信息输出给用户的单个触摸屏装置。输入装置309和输出装置311可与存储器装置305和电子信号处理器装置307中的一或多个电连通。
因此，根据本发明的实施例，电子系统包括输入装置、输出装置、以可操作方式耦合到所述输入装置和所述输出装置的处理器装置，以及以可操作方式耦合到所述处理器装置的存储器装置。所述存储器装置包括：控制逻辑结构；源极线，其上覆于所述控制逻辑结构；数据线，其上覆于所述源极线；块阵列，其在所述源极线与所述数据线之间且贯穿存储器区、与所述存储器区侧向相邻的虚设区和与所述虚设区侧向相邻的数据线接触区侧向延伸；存储器串，其从所述数据线基本上竖直地延伸穿过所述存储器区内的所述阵列的所述块，并到达所述源极线；虚设柱，其基本上竖直地延伸穿过所述虚设区内的所述阵列的所述块；以及包括导电材料的数据线触点，其从所述数据线基本上竖直地延伸穿过所述数据线接触区内的所述阵列的所述块，并到达所述控制逻辑结构。所述阵列的所述块基本上均匀地侧向间隔开且各自包括层，所述层各自包括导电结构和与所述导电结构竖直相邻的绝缘结构。
相比于常规结构、常规装置和常规系统，本公开的结构、装置和系统有利地促进提高简单性、提高良率、增大充填密度和小型化组件中的一或多个。举例来说，本公开的半导体装置结构(例如，半导体装置结构100、200)的配置(包含块的配置)促进相对于常规半导体装置结构配置减小其区(例如，虚设区、数据线接触区)的侧向尺寸，以整体上促进半导体装置结构中的每一个的相对较小的侧向尺寸，同时通过减少与至少存储器阵列边缘效应相关联的损坏和/或缺陷来提高良率。
虽然本公开易有各种修改和替代形式，但具体实施例已经在图中借助于实例展示且已在本文中详细描述。然而，本公开不限于所公开的特定形式。实际上，本公开涵盖落入以下所附权利要求书的范围内的所有修改、等效物和替代方案以及其合法等效物。

Claims (27)

1.一种装置，其包括：
块，其具有贯穿第一区、与所述第一区侧向相邻的第二区和与所述第二区侧向相邻的第三区侧向延伸的基本上均匀的节距，所述块中的每一个包括层，每一层包括导电结构和与所述导电结构纵向相邻的绝缘结构；
存储器串，其纵向延伸穿过位于所述第一区中的所述块的第一部分；
柱结构，其纵向延伸穿过位于所述第二区中的所述块的第二部分；
导电触点，其纵向延伸穿过位于所述第三区中的所述块的第三部分；以及
导电线结构，其电耦合到所述存储器串和所述导电触点且在所述存储器串与所述导电触点之间侧向延伸。
2.根据权利要求1所述的装置，其中所述块中的每一个呈现与所述块彼此基本上相同的大小、形状和间距。
3.根据权利要求1所述的装置，其中所述块中的每一个进一步包括：
导电栅极结构，其位于所述层下面；以及
额外侧向相邻的导电栅极结构，其上覆于所述层。
4.根据权利要求1所述的装置，其中所述块中的至少一个在所述第二区与所述第三区之间共享。
5.根据权利要求4所述的装置，其中：
所述块中的至少一个的第一子块位于所述第二区内且包括从中纵向延伸穿过的所述柱结构的至少一部分；以及
所述块中的所述至少一个的第二子块位于所述第三区内且包括从中纵向延伸穿过的所述导电触点的至少一部分。
6.根据权利要求1所述的装置，其进一步包括：
另一导电线结构，其位于所述块下面；以及
控制逻辑结构，其位于所述另一导电线结构下面。
7.根据权利要求6所述的装置，其中所述导电触点从所述导电线结构纵向延伸穿过位于所述第三区中的所述块的所述第三部分且穿过所述另一导电线结构，并且到达所述控制逻辑结构。
8.根据权利要求1所述的装置，其中所述块中的每一个进一步包括阶梯结构，所述阶梯结构具有包括所述层的侧向端的步阶。
9.根据权利要求8所述的装置，其进一步包括：
控制逻辑结构；以及
额外导电线结构，其在所述阶梯结构的所述步阶处电耦合到块中的每一个的所述导电结构。
10.根据权利要求9所述的装置，其中每一层的所述导电结构包括金属和合金中的一或多个。
11.根据权利要求1所述的装置，其中所述柱结构包括介电柱。
12.根据权利要求1所述的装置，其中半导体装置是3D NAND快闪存储器装置。
13.一种存储器装置，其包括：
块和槽的交替图案，其贯穿至少一个存储器区、至少一个虚设区和至少一个数据线接触区中的每一个基本上均匀地侧向延伸，所述块中的每一个包括：
层，其各自包括导电结构和与所述导电结构竖直相邻的绝缘结构；以及
阶梯结构，其具有包括所述层的侧向端的步阶；
竖直存储器串，其延伸穿过至少部分地位于所述至少一个存储器区内的所述块中的一或多个；
竖直柱，其延伸穿过至少部分地位于所述至少一个虚设区内的所述块中的一或多个；
竖直数据线触点，其延伸穿过至少部分地位于所述至少一个数据线接触区内的所述块中的一或多个；以及
数据线，其在所述竖直存储器串与所述竖直数据线触点之间延伸。
14.根据权利要求13所述的存储器装置，其中：
所述块中的每一个呈现基本上相同的最外侧向尺寸；且
所述槽中的每一个呈现基本上相同的最外侧向尺寸。
15.根据权利要求13所述的存储器装置，其中：
至少一个存储器区包括至少两个存储器区；
至少一个虚设区包括侧向定位在所述至少两个存储器区之间的至少两个虚设区；且
所述至少一个数据线接触区侧向定位在所述至少两个虚设区之间。
16.根据权利要求13所述的存储器装置，其中所述竖直柱包括竖直介电柱。
17.根据权利要求13所述的存储器装置，其进一步包括：
至少一个控制逻辑结构；以及
至少一个源极线。
18.根据权利要求17所述的存储器装置，其中所述块中的每一个进一步包括：
第一上部选择栅极结构，其上覆于所述层且限定第一子块的侧向边界；
第二上部选择栅极结构，其上覆于所述层且与所述第一上部选择栅极结构侧向相邻，所述第二上部选择栅极结构限定第二子块的侧向边界；以及
下部选择栅极结构，其位于所述层下面。
19.根据权利要求18所述的存储器装置，其中：
至少部分地位于所述存储器区内的所述块中的每一个包括在其第一子块和所述第二子块中的至少一个内的所述竖直存储器串的至少一列；
至少部分地位于所述虚设区内的所述块中的每一个包括在其第一子块和所述第二子块中的至少一个内的所述虚设柱的至少一列；且
至少部分地位于所述数据线接触区内的所述块中的每一个包括位于其所述第一子块和所述第二子块中的至少一个内的穿孔的至少一列，且所述竖直数据线触点中的至少一些含于所述穿孔的侧向边界内。
20.根据权利要求17所述的存储器装置，其进一步包括选择线，所述选择线电耦合到位于所述至少一个存储器区内的至少所述块的至少一个控制逻辑结构、所述下部选择栅极结构，以及所述第一上部选择栅极结构和所述第二上部选择栅极结构中的每一个。
21.根据权利要求17所述的存储器装置，其中所述竖直数据线触点从所述至少一个控制逻辑结构延伸穿过所述至少一个源极线和所述至少一个数据线接触区内的所述块中的所述一或多个，并且到达所述数据线。
22.根据权利要求17所述的存储器装置，其进一步包括存取线，所述存取线通过所述存储器区内的所述块中的每一个的所述阶梯结构电耦合到所述存储器区内的所述块中的每一个的所述层。
23.根据权利要求22所述的存储器装置，其进一步包括导电线，所述导电线通过所述数字线接触区内的所述块中的每一个的所述阶梯结构电耦合到所述数字线接触区内的所述块中的每一个的所述层。
24.根据权利要求17所述的存储器装置，其中所述块中的每一个的所述层中的每一个的所述导电结构包括金属材料。
25.根据权利要求24所述的存储器装置，其中所述金属材料包括钨。
26.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，其以可操作方式耦合到所述输入装置和所述输出装置；以及
存储器装置，其以可操作方式耦合到所述处理器装置并且包括：
控制逻辑结构；
源极线，其上覆于所述控制逻辑结构；
数据线，其上覆于所述源极线；
块阵列，其在所述源极线与所述数据线之间且贯穿存储器区、与所述存储器区侧向相邻的虚设区和与所述虚设区侧向相邻的数据线接触区侧向延伸，所述阵列的所述块基本上均匀地侧向间隔开且各自包括层，所述层各自包括导电结构和与所述导电结构竖直相邻的绝缘结构；
存储器串，其从所述数据线基本上竖直地延伸穿过所述存储器区内的所述阵列的所述块，并到达所述源极线；
虚设柱，其基本上竖直地延伸穿过所述虚设区内的所述阵列的所述块；以及
包括导电材料的数据线触点，其从所述数据线基本上竖直地延伸穿过所述数据线接触区内的所述阵列的所述块，并到达所述控制逻辑结构。
27.根据权利要求26所述的电子系统，其中所述存储器装置包括3D NAND快闪存储器装置。
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