CN114597215A - 微电子装置结构，以及相关的电子系统及方法 - Google Patents

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胡怡
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Abstract

本申请案涉及包含包括由槽结构分离的交错块结构的分层堆叠的微电子装置结构，以及相关的电子系统及方法。微电子装置包括堆叠结构，所述堆叠结构包括布置成层的导电结构及绝缘结构的垂直交替序列。所述堆叠结构包括第一块结构，所述第一块结构包括由顶部区域彼此间隔开的阶梯结构，所述阶梯结构各自包括界定在所述导电结构及所述绝缘结构的所述层的水平边缘处的台阶；及第二块结构，所述第二块结构水平邻近所述第一块结构并且包括由额外顶部区域彼此间隔开的额外阶梯结构，所述额外阶梯结构与所述第一块结构中的所述阶梯结构水平偏移，且槽结构延伸穿过所述堆叠结构并且插置在所述第一块结构与所述第二块结构之间。还描述了相关的微电子装置、电子系统及方法。

Description

微电子装置结构，以及相关的电子系统及方法
优先权主张
本申请案主张于2020年12月3日提交“包含包括由槽结构分离的交错块结构的分层堆叠的微电子装置结构，以及相关的电子系统及方法(MICROELECTRONIC DEVICESTRUCTURES INCLUSING TIERED STACKS COMPRISING STAGGERED BLOCK STRUCTURESSPARATED BY SLOT STRUCTIONS)”的美国专利申请案第17/111,275号的申请日期的权益。
技术领域
在各种实施例中，本公开大体上涉及微电子装置设计及制造领域。更具体地，本公开涉及微电子装置，以及相关的电子系统及形成所述微电子装置的方法。
背景技术
微电子工业的持续目标为增加例如非易失性存储器装置(例如，NAND快闪存储器装置)的存储器装置的存储器密度(例如，每存储器裸片的存储器单元的数目)。增加非易失性存储器装置中的存储器密度的一种方式为利用垂直存储器阵列(也称为“三维(3D)存储器阵列”)架构。常规垂直存储器阵列包含垂直存储器串，所述垂直存储器串延伸穿过导电结构层中的开口(例如，字线)以及在垂直存储器串及导电结构的每一结处的介电材料。与具有晶体管的常规平面(例如，二维)布置的结构相比，通过在裸片上向上(例如，纵向地、垂直地)构建阵列，此配置准许将更多数目个开关装置(例如，晶体管)定位在裸片区域单元中(即，所消耗作用表面的长度及宽度)。
常规垂直存储器阵列包含在导电结构与接入线(例如，字线)之间的电连接，以使得垂直存储器阵列中的存储器单元可唯一地选择用于写入、读取或擦除操作。形成此电连接的一种方法包含在导电结构层的边缘(例如，水平端)处形成所谓至少一个“楼梯”(或“阶梯”)结构。楼梯结构包含提供导电结构的接触区域的个别“台阶”，导电接触结构可定位在所述接触区域上以提供对导电结构的电接达。
随着垂直存储器阵列技术的进步，通过形成垂直存储器阵列以包含导电结构的额外层，且因此包含与其相关联的个别楼梯结构中的额外楼梯结构及/或额外台阶，已提供额外存储器密度。然而，增加堆叠结构的导电结构的层数(并且因此，楼梯结构的数量及/或个别楼梯结构中的台阶的数量)而不会不合意地增加堆叠结构的总宽度(例如，横向占用面积)结构可导致将导电结构电连接到存储器装置的额外组件(例如，串驱动器)的不合意的复杂且拥塞的布线路径。
发明内容
在一些实施例中，微电子装置包括堆叠结构，所述堆叠结构包括布置成层的导电结构及绝缘结构的垂直交替序列。堆叠结构包括第一块结构，所述第一块结构包括由顶部区域彼此间隔开的阶梯结构，所述阶梯结构各自包括界定在导电结构及绝缘结构的层的水平边缘处的台阶；及第二块结构，所述第二块结构水平邻近第一块结构并且包括由额外顶部区域彼此间隔开的额外阶梯结构。微电子装置进一步包括延伸穿过堆叠结构并插置在第一块结构与第二块结构之间的槽结构。
在其它实施例中，微电子装置包括：槽结构，其延伸穿过堆叠结构，所述堆叠结构包括交替的导电结构及绝缘结构的层，所述槽结构包括绝缘材料；堆叠结构的第一块结构，其在所述槽结构的第一侧上，所述第一块结构包括第一阶梯结构及第一顶部区域；及堆叠结构的第二块结构，其在所述槽结构的第二相对侧上，所述第二块结构包括与所述第一块结构的第一阶梯结构水平偏移的第二阶梯结构。
在其它实施例中，一种形成微电子装置的方法包括形成包括绝缘结构及额外绝缘结构的交替层级的层的堆叠结构；在堆叠结构内形成阶梯结构，所述阶梯结构由顶部区域彼此间隔开，形成包括延伸穿过堆叠结构的绝缘材料的支撑立柱结构，及形成穿过堆叠结构呈现非线性形状的槽，所述槽将堆叠结构分成包括第一组阶梯结构及第一组顶部区域的至少第一块结构，及包括第二组阶梯结构及第二组顶部区域的第二块结构，第一组阶梯结构中的阶梯结构与第二组阶梯结构中的阶梯结构水平偏移。
在其它实施例中，电子系统包括输入装置、输出装置、可操作地耦合到输入装置及输出装置的处理器装置，及可操作地耦合到处理器装置且包括至少一个微电子装置结构的存储器装置。至少一个微电子装置结构包括堆叠结构，所述堆叠结构包括呈现交错布局的块结构，块结构中的第一块结构引起阶梯结构在第一水平方向上与块结构中的第二块结构的阶梯结构水平偏移，第二块结构在第二水平方向上水平邻近第一块结构；及槽结构，所述槽结构呈现非线性形状并且延伸穿过堆叠结构及将堆叠结构分成块结构。
附图说明
图1A到图1M为根据本公开的实施例说明形成微电子装置结构的方法的简化剖面图(图1A、图1B、图1D到图1G、图1I、图1K及图1L)及俯视图(图1C、图1H、图1J及图1M)；
图1N是根据本公开的实施例的微电子装置结构的简化俯视图；
图2是根据本公开的实施例的微电子装置的部分剖面透视图；
图3是根据本公开的实施例的电子系统的框图；及
图4是根据本公开的实施例的基于处理器的系统的框图。
具体实施方式
与本公开一起包含的说明并不意味着为任何特定系统、微电子结构、微电子装置或其集成电路的实际视图，而仅仅为用于描述本文中的实施例的理想化表示。在图之间共用的元件及特征可保留相同的数字标记，除了为了便于以下描述之后，参考标号从引入或最充分描述元件的图式编号开始。
以下描述提供具体细节，例如材料类型、材料厚度及处理条件，以便提供对本文中所描述的实施例的全面描述。然而，所属领域的技术人员将理解，可在不使用这些特定细节的情况下实践本文中所揭示的实施例。实际上，可结合半导体工业中采用的常规制造技术来实践实施例。另外，本文中所提供的描述未形成用于制造微电子装置结构或微电子装置(例如，例如3D NAND快闪存储器装置的存储器装置)或完整微电子装置的完整处理流程。下文所描述结构不能形成完整的微电子装置。下文仅详细描述理解本文中所描述的实施例所需要的那些处理动作及结构。由结构形成完整的微电子装置的额外动作可通过常规技术来执行。
本文中所描述的材料可通过包含但不限于旋涂、毯式涂覆、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强型ALD或物理气相沉积(PVD)、等离子体增强化学气相沉积(PECVD)或低压力化学气相沉积(LPCVD)的常规技术形成。替代地，可原位生长所述材料。取决于待形成的特定材料，沉积或生长材料的技术可由所属领域的普通技术人员选定。材料的移除可通过任何合适的技术来完成，包含但不限于蚀刻、磨料平面化(例如，化学机械平面化)或其它已知方法，除非上下文另有指示。
如本文中所用，术语“经配置”是指至少一个结构及至少一个设备中的一或多个的大小、形状、材料组合物、定向及布置，其有助于以预先确定的方式操作结构及设备中的一或多个。
如本文中所使用，术语“纵向”、“垂直”、“横向”及“水平”是参考衬底(例如，基底材料，基础结构，基础构造等等)的主平面，在所述主平面中或其上形成一或多个结构及/或特征，且不一定由地球的引力场定义。“横向”或“水平”方向为基本上平行于衬底的主平面的方向，而“纵向”或“垂直”方向为基本上垂直于衬底的主平面的方向。衬底的主平面由与衬底的其它表面相比具有相对大面积的衬底的表面界定。
如本文中所使用，关于给定参数、性质或条件的术语“大体上”意指且包含所属领域的普通技术人员将理解给定参数、性质或条件满足方差程度，例如在可接受的容差范围内。通过实例的方式，取决于基本上满足的特定参数、性质或条件，参数、性质或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％，或甚至满足100.0％。
如本文中所用，对于特定参数的数值，“约”或“大约”包含数值且来自所属领域的普通技术人员将理解的数值的变化程度在特定参数的可接受容差范围内。例如，对于数值的“约”或“大约”可包含在数值的从90.0％到110.0％范围内的额外数值，例如在从数值的95.0％到105.0％的范围内，在从数值的97.5％到102.5％的范围内，在从数值的99.0％到101.0％的范围内，在从数值的99.5％到100.5％的范围内，或在从数值的99.9％到100.1％的范围内。
如本文中所用，空间相对术语，例如“下方”、“下面”、“下部”、“底部”、“上面”、“上部”、“顶部”、“前方”、“后方”、“左侧”、“右侧”等等为了便于描述可用于来描述一个元件或特征与另一元件或特征的关系，如图中所说明。除非另有所规定，否则空间相对术语旨在囊括除了图中所描绘的定向之外的材料的不同定向。例如，如果图中的材料被反转，那么描述为在其它元件或特征的“下面”或”“下方”或“之下”或“底部上”的元件将被定向在其它元件或特征的“上面”或“顶部上”。因此，取决于使用所述术语的上下文，术语“在...下方”可囊括在上面及下面的两个定向，这对于所属领域的普通技术人员来说是显而易见的。可以其它方式定向材料(例如，旋转90度、反转、翻转等等)，并相应地解释本文中使用的空间相对描述语。
如本文中所使用，经描述为彼此“邻近”的特征(例如，区域、材料、结构、装置)意指且包含所公开身份(或多个身份)的经定位彼此最接近(例如，最靠近)的特征。与“邻近”特征的所公开身份(或多个身份)不匹配的额外特征(例如，额外区域、额外材料、额外结构、额外装置)可安置在“邻近”特征之间。换句话说，“邻近”特征可经定位彼此直接相邻，使得无其它特征插入在“邻近”特征之间；或“邻近”特征可经定位彼此间接相邻，使得具有除与至少一个“邻近”特征相关联的身份之外的身份的至少一个特征定位于“邻近”特征之间。因此，经描述为彼此“垂直地邻近”的特征意指且包含所公开身份(或多个身份)的经定位彼此最垂直地接近(例如，垂直地最靠近)的特征。此外，经描述为彼此“水平地邻近”的特征意指且包含所公开身份(或多个身份)的经定位彼此水平地最接近(例如，水平地最靠近)特征。
如本文中所使用，术语“存储器装置”意指且包含呈现存储器功能但不一定限于存储器功能的微电子装置。换句话说，并且仅作为实例，术语“存储器装置”意味着并且不仅包括常规存储器(例如，常规易失性存储器，例如常规动态随机存取存储器(DRAM)；常规非易失性存储器，例如常规NAND存储器)，但也包含专用集成电路(ASIC)(例如，单片系统(SoC))、组合逻辑及存储器的微电子装置以及并入有存储器的图形处理单元(GPU))。
如本文中所使用，“导电材料”意指且包含导电材料，例如以下各项中的一或多个：金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))，合金(例如，Co基合金、Fe基合金、Ni基合金、Fe基及Ni基合金、Co基及Ni基合金、Fe基及Co基合金、Co基及Ni基及Fe基合金、Al基合金、Cu基合金、镁(Mg)基合金、Ti基合金、钢、低碳钢、无锈钢)，含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物及导电金属氧化物)，及导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)及导电掺杂硅锗(SiGe))。另外，“导电结构”意指且包含由导电材料且包含导电材料的结构。
如本文中所使用，“绝缘材料”意指且包含电绝缘材料，例如以下各项中的一或多个：至少一种介电氧化物材料(例如，氧化硅(SiOx)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化钽(TaOx)及氧化镁(MgOx)中的一或多个)，至少一种介电氮化物材料(例如，氮化硅(SiNy))，至少一种介电氮氧化物材料(例如，氮氧化硅(SiOxNy))及至少一种介电羧氮化物材料(例如，羧氮化硅(SiOxCzNy))。本文中包含“x”、“y”及“z”中的一或多个的化学式(例如，SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCzNy)表示一种材料，所述材料含有一个元素的“x”个原子、另一元素的“y”个原子及额外元素(若有)的“z”个原子与另一元素(例如，Si、Al、Hf、Nb、Ti)的每一原子的平均比率。因为化学式表示相对原子比率而非严格的化学结构，因此绝缘材料可包括一或多种化学计量化合物及/或一或多种非化学计量化合物，且值“x”、“y”及“z”(若有)可为整数，也可为非整数。如本文中所使用，术语“非化学计量化合物”意指且包含具有不能由明确定义的自然数的比率表示且违反定比定律的元素组合物的化合物。另外，“绝缘结构”意指且包含由绝缘材料形成且包含导电材料的结构。
根据本文中所描述的实施例，微电子装置包括堆叠结构，所述堆叠结构包括布置成层的交替导电结构及绝缘结构，每一层包括导电结构及绝缘结构。存储器单元串延伸穿过堆叠结构且可包括例如作为立柱结构的一部分延伸穿过堆叠结构的沟道材料。支撑立柱结构延伸穿过堆叠结构并且包括绝缘材料。堆叠结构可被划分为呈现交错布局并且由槽结构彼此分离的块结构。槽结构包括延伸穿过堆叠结构的绝缘材料。块结构各自包括阶梯结构，包含在导电结构及绝缘结构的层的水平边缘处界定的台阶。每一块结构的阶梯结构通过插入不包含台阶的顶部区域彼此隔开。顶部区域具有小于阶梯结构的对应水平尺寸的水平尺寸(例如，宽度)。在一些实施例中，阶梯结构包含比顶部区域更多数量的支撑立柱结构。在一些实施例中，块结构的阶梯结构延伸到邻近块结构的水平边界中并且邻近块结构的阶梯结构延伸到块结构的水平边界中。导电接触结构延伸穿过绝缘材料并且电耦合到导电结构。
块结构可呈现交错布局，其中一个块结构的阶梯结构水平地邻近水平邻近块结构的顶部区域。对于给定的存储器单元串密度，块结构的交错布局有助于阶梯结构的更大尺寸而不增加堆叠结构的面积。在一些实施例中，阶梯结构呈现比顶部区域的对应尺寸更大的尺寸。阶梯结构的增加的尺寸有助于电耦合到导电结构及支撑立柱结构的导电接触结构之间的容限增加。另外，块结构的交错布局有助于在阶梯区域的形成期间使用的掩模材料(例如，斩波掩模材料)的临界尺寸的增加。此外，在形成导电结构之后，例如在替换栅极工艺期间，块结构的布局有助于应力与堆叠结构的基本上均匀分布。
可通过形成包含延伸穿过初步(例如，初始)堆叠结构的沟道材料的立柱来形成微电子装置。初步堆叠结构包括层，所述层包括交替绝缘结构及额外绝缘结构。阶梯结构可形成在初始堆叠结构中，阶梯结构在第一水平方向及第二水平方向上与水平邻近的阶梯结构水平间隔开。顶部区域可水平地插入在第一水平方向上水平邻近的阶梯结构之间。可在阶梯结构上方形成介电材料并且可穿过介电材料及阶梯结构形成支撑立柱结构。槽可通过初步堆叠结构形成并且通常在第一水平方向上延伸以界定块结构，每一块结构包含一些阶梯结构及一些顶部区域，阶梯结构具有比顶部区域的对应尺寸更大的尺寸。额外绝缘结构可通过槽结构移除(例如，挖掘)并且用导电结构代替以形成堆叠结构。在形成导电结构之后，可用绝缘材料填充槽以形成槽结构，并且可形成与导电结构电连通的导电接触结构。
图1A到图1M说明根据本公开实施例的形成微电子装置结构100的方法。通过下文所提供的描述，所属领域的普通技术人员将容易明了，本文中参考图1A到图1L所描述的方法及结构可用于各种装置及电子系统的形成及配置。
图1A是微电子装置结构100的简化局部横截面图，其包括初步堆叠结构101，所述初步堆叠结构包含布置成层108的绝缘结构104及额外绝缘结构106的垂直交替(例如，在z方向上)序列。
绝缘结构104可各自单独地由以下形成，并且包含以下各项：例如，绝缘材料，例如氧化物材料(例如，二氧化硅(SiO2)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、二氧化钛(TiO2)、氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化铪(HfO2)、氧化钽(TaO2)、氧化镁(MgO)、氧化铝(Al2O3)或其组合)及非晶碳中的一或多种。在一些实施例中，绝缘结构104包括二氧化硅。
额外绝缘结构106可由相对于的绝缘结构104呈现蚀刻选择性的绝缘材料形成且包含所述绝缘材料。额外绝缘结构106可包含，例如，氮化物材料(例如，氮化硅(Si3N4))、氮氧化物材料(例如，氮氧化硅)。在一些实施例中，额外绝缘结构106包括氮化物材料，例如氮化硅。
尽管图1A说明绝缘结构104及额外绝缘结构106的特定数目个层108，但本公开不限于此。在一些实施例中，初步堆叠结构101包含所要数量的层108，例如六十四(64)个层108。在其它实施例中，初步堆叠结构101包含绝缘结构104及额外绝缘结构106的不同数目个层108，例如少于六十四(64)个层108(例如，小于或等于六十(60)个层108，小于或等于五十(50)个层108，小于约四十(40)个层108，小于或等于三十(30)个层108，小于或等于二十(20)个层108，小于或等于十(10)个层108)；或大于六十四(64)个层108(例如，大于或等于七十(70)个层108，大于或等于一百(100)个层108，大于或等于约一百二十八(128)个层108)。
绝缘结构104中最下面的一个(例如，在Z方向上)可经定位邻近源极结构110(例如，共用源极板(CSP))。源极结构110可由例如半导体材料形成且包含所述半导体材料，所述半导体材料掺杂有一或多种(例如，多晶硅，其经掺杂有至少一个P型掺杂剂，例如硼、铝及镓中的一或多种)或一或多种N型导电材料(例如，多晶硅，掺杂有至少一种N型掺杂剂，例如砷、磷、锑及铋中的一或多种)。尽管图1A已被描述及说明为包含直接垂直地(例如，在Z方向上)在源极结构110上方的初步堆叠结构101，但本公开不限于此。在其它实施例中，初步堆叠结构101上覆平台结构，所述平台结构包括绝缘结构104及额外绝缘结构106的额外层108，所述平台结构通过至少一个介电材料(例如平台间绝缘材料)与初步堆叠结构101分离。
介电材料112可定位于层108的最上部一个上方(例如，在Z方向上)。介电材料112可由电绝缘材料形成，且包含电绝缘材料，例如，一或多个磷硅酸盐玻璃(PSG)，硼硅酸盐玻璃(BSG)，氟硅酸盐玻璃(FSG)，硼磷硅酸盐玻璃(BPSG)及二氧化硅。在一些实施例中，介电材料112包括与绝缘结构104相同的材料组合物。在一些实施例中，介电材料112包括二氧化硅。
图1B及图1C说明在形成阶梯结构114(例如，第一阶梯结构114a、第二阶梯结构114b、第三阶梯结构114c及第四阶梯结构114d，本文中统称为阶梯结构114)(其在本文中也可被称为“楼梯结构”)之后的微电子装置结构100)。图1B是通过图1D的剖面线B-B截取的简化截面图，其是微电子装置结构100的俯视图。共同参考图1B，阶梯结构114各自包含由绝缘结构104及额外绝缘结构106的层108的水平(例如，横向)边缘(例如，端部)界定的台阶111。尽管图1B仅说明四个阶梯结构114，但本公开不限于此并且微电子装置结构100可包含更少(例如，一个、两个、三个)或更多(例如，五个、六个、七个、八个)阶梯结构114。阶梯结构114中的每一个在本文中可被称为所谓的“体育场”，因为阶梯结构114包含彼此面对(例如，相对、镜像)的台阶111。
阶梯结构114可各自包括前向楼梯结构113a及反向楼梯结构113b。从前向楼梯结构113a的顶部延伸到前向楼梯结构113a的底部的假想线可具有正斜率，且从反向楼梯结构113b的顶部延伸到反向楼梯结构113b的底部的另一假想线可具有负斜率。阶梯结构114的前向楼梯结构113a及反向楼梯结构113b可用作将初步堆叠结构101的层108中的一或多个连接到导电接触结构的冗余及/或替代构件。在另外实施例中，阶梯结构114呈现与图1B中所描绘的配置不同的配置。作为非限制性实例，阶梯结构114可经修改以包含前向楼梯结构113a但不包含反向楼梯结构113b(例如，反向楼梯结构113b可不存在)，或阶梯结构114可经修改以包含反向楼梯结构113b而不是前向楼梯结构113a(例如，前向楼梯结构113a可不存在)。
阶梯结构114可通过例如在微电子装置结构100上方形成光致抗蚀剂材料116及在对应于阶梯结构114的位置的位置处形成通过光致抗蚀剂材料116的开口来形成。绝缘结构104及额外绝缘结构106的交替层级的最上部层108可通过光致抗蚀剂材料116的开口暴露于蚀刻化学品。在通过开口移除最上部层108之后，可将光致抗蚀剂材料116暴露于修整化学品以横向移除部分光致抗蚀剂材料116并暴露对应于台阶111的宽度(在x方向上)的最上部层108的额外部分。在暴露最上部层108的新部分之后，将初步堆叠结构101暴露于蚀刻化学品以通过光致抗蚀剂材料116移除另一层108并在阶梯结构114中形成另一台阶111。修整光致抗蚀剂材料116以及蚀刻层108的过程可重复所要次数，以在阶梯结构114内形成所要数目个台阶111。
为了清楚且易于理解描述，图1B仅说明每一阶梯结构114中特定数目个台阶111。然而，将理解，阶梯结构114可包含比所说明阶梯更多的数目个台阶111。例如，阶梯结构114可各自包含多于十(10)个的台阶111、多于二十(20)个台阶111、大于三十(30)个台阶111，大于四十(40)个台阶111，大于五十(50)个台阶111,，或大于六十(60)个台阶111。
阶梯结构114可由顶部区域118(例如，平台区域)彼此间隔，其包括在形成阶梯结构114期间保持基本上未移除的初步堆叠结构101的区域(例如，初步堆叠结构101的区域在形成阶梯结构114期间由光致抗蚀剂材料116覆盖)。换句话说，顶部区域118可包含位于阶梯结构114的水平边界(例如，水平面积)外部的初步堆叠结构101的部分。为清楚且易于理解描述，顶部区域118在图1D中以虚线展示，但应理解，顶部区域118包括在阶梯结构114外部的初步堆叠结构101。在一些实施例中，顶部区域118的水平尺寸(例如，在X方向上)可与阶梯结构114的水平尺寸(例如，在X方向上)大致相同。在其它实施例中，顶部区域118的水平尺寸大于阶梯结构114的水平尺寸。
参考图1C，阶梯结构114中的一些可与阶梯结构114中的其它阶梯结构水平偏移(例如，在X方向上、在Y方向上、在X方向及Y方向两者上)，且可与阶梯结构114中的另外其它阶梯结构水平对准(例如，在X方向上，在Y方向上，在X方向及Y方向两者上)。类似地，顶部区域118中的一些可与顶部区域118中的其它顶部区域水平偏移(例如，在X方向上、在Y方向上、在X方向及Y方向两者上)，且可与顶部区域118中的另外其它顶部区域水平对准(例如，在X方向上，在Y方向上，在X方向及Y方向两者上)。如本文中将描述的，水平偏移(例如，在Y方向上)阶梯结构114可包括微电子装置结构100的不同块结构的阶梯结构114。
接下来参考图1D，其对应于图1B的横截面，在形成阶梯结构114之后，可从微电子装置结构100表面移除光致抗蚀剂材料116(图1B)。在移除光致抗蚀剂材料116之后，可在微电子装置结构100的部分上方，例如在阶梯结构114中的一些上方及内部且在顶部区域118上方形成第一斩波掩模材料120。
开口122可经形成穿过在阶梯结构114中的一些(例如第二阶梯结构114b及第三阶梯结构114c)上方的第一斩波掩模材料120。例如，开口122可仅暴露阶梯结构114的一部分(例如，约一半)。例如，第二阶梯结构114b的约一半及第三阶梯结构114c的约一半可通过开口122暴露而相应第二阶梯结构114b及第三阶梯结构114c的剩余约一半被第一斩波掩模材料120覆盖。在一些实施例中，仅阶梯结构114中的一些是通过第一斩波掩模材料120的开口122至少部分地暴露。在一些实施例中，阶梯结构114而不是水平末端(例如，在X方向上)阶梯结构114(例如，第一阶梯结构114a及第四阶梯结构114d)可通过第一斩波掩模材料120的开口122至少部分地暴露。换句话说，水平中央阶梯结构114可通过开口122至少部分地暴露，而水平端阶梯结构114被掩模材料120基本上完全覆盖。
继续参考图1D中，第二阶梯结构114b及第三阶梯结构114c可暴露于蚀刻化学品以通过开口122移除绝缘结构104及额外绝缘结构106的额外层108。在一些实施例中，通过第一斩波掩模材料120中的开口122使阶梯结构114部分地暴露于蚀刻化学品可使阶梯结构114中的前向楼梯结构113a的台阶111与反向楼梯结构113b的台阶111垂直地偏移(例如，在Z方向上)。例如，第二阶梯结构114b及第三阶梯结构114c可各自单独地包含台阶111，所述台阶与相应第二阶梯结构114b及第三阶梯结构114c的台阶111中的另一个垂直地偏移(例如，在Z方向上)。在一些此类实施例中，前向楼梯结构113a的台阶111可与第二阶梯结构114b及第三阶梯结构114c中的反向楼梯结构113b的台阶111垂直地偏移(例如，在Z方向上)。在一些实施例中，前向楼梯结构113a的台阶111中的至少一些(例如，所有)与第一阶梯结构114a的反向楼梯结构113b及第二阶梯结构114b的反向楼梯结构113b的台阶111中的至少一些(例如，全部)垂直地对准(例如，在Z方向上)。
现在参考图1E，其是通过与图1D相同的横截面截取的微电子装置结构100的简化横截面图，第一斩波掩模材料120(图1D)可从微电子装置结构100移除且第二斩波掩模材料124可形成在微电子装置结构100的部分上方。例如，第二斩波掩模材料124可形成在微电子装置结构100上方且开口可在对应于第二阶梯结构114b、第三阶梯结构114c及第四阶梯结构114d的位置处形成穿过第二斩波掩模材料124。
绝缘结构104及额外绝缘结构106的层108的暴露部分可通过暴露于一或多个蚀刻化学品而依序被移除，如上文所描述。在一些实施例中，将第一数目个层108移除以将第二阶梯结构114b垂直地(例如，在Z方向上)重新定位为低于第一阶梯结构114a。
在形成第二阶梯结构114b之后，在第二阶梯结构114b及第一阶梯结构114a上方形成掩模材料(例如，第三斩波掩模材料)(例如，移除第二斩波掩模材料124并且在第一阶梯结构114a及第二阶梯阶梯结构114b上方形成第三掩模材料；第二斩波掩模材料124保留在第一阶梯结构114a上方且第三掩模材料形成在第二阶梯结构114b上方)并且可将额外层108在第三阶梯结构114c及第四阶梯结构114d的暴露部分的水平边界内移除。在一些实施例中，将多个层108移除以将第三阶梯结构114c垂直地(例如，在Z方向上)重新定位为低于第一阶梯结构114a及第二阶梯结构114b。在形成第三阶梯结构114c之后，可在第三阶梯结构114c上方形成掩模材料(例如，第四斩波掩模材料)且可将额外层108在第四阶梯结构114d的暴露部分的水平边界内移除以将第四阶梯结构114d垂直地(例如，在Z方向上)定位低于第一阶梯结构114a、第二阶梯结构114b及第三阶梯结构114c。
在一些实施例中，第一阶梯结构114a、第二阶梯结构114b、第三阶梯结构114c及第四阶梯结构114d中的每一个的台阶111可与第一阶梯结构114a、第二阶梯结构114b、第三阶梯结构114c及第四阶梯结构114d中的其它阶梯结构的台阶111垂直地偏移。
尽管图1A到图1E已经描述并说明为以特定次序形成阶梯结构114(例如，通过一或多个斩波掩模中的开口将层108从对应于第一阶梯结构114a、第二阶梯结构114b、第三阶梯结构114c及第四阶梯结构114d中的每一个的区域移除，后续接着移除额外层108)，但本公开不限于此。在其它实施例中，可在微电子装置结构100的对应于第一阶梯结构114a、第二阶梯结构114b、第三阶梯结构114c及第四阶梯结构114d的一或多个区域上方形成一或多个斩波掩模，且层108可通过一或多个斩波掩模中的开口移除。在移除层108之后，可在微电子装置结构100上方形成额外掩模材料，并且可将微电子装置结构依序暴露于修整化学品以横向移除额外掩模的一部分，后续接着将层108暴露于蚀刻化学品以移除层108的暴露部分以形成阶梯结构。微电子装置结构100可暴露于所要数目个周期的修整化学品及蚀刻化学品，以移除层108的材料从而形成具有所要轮廓的阶梯结构114。
参考图1F到图1H，在形成阶梯结构114之后，可在阶梯结构114上方形成介电材料140。图1F是通过图1H的剖面线F-F截取的微电子装置结构100的简化横截面图，其是微电子装置结构100的简化俯视图。图1G是通过图1H的剖面线G-G截取的图1H的微电子装置结构100的简化横截面图。通过将微电子装置结构100暴露于平面化工艺，例如化学机械平面化(CMP)工艺，可移除在阶梯结构114外部的介电材料140。
介电材料140可包含绝缘材料。在一些实施例中，介电材料140包含上文参考绝缘结构104所描述的材料中的一或多种。在一些实施例中，介电材料140包括与介电材料140基本上相同的材料组合物。在一些实施例中，介电材料140包括二氧化硅。
在形成介电材料140之后，可穿过介电材料140、堆叠结构101及阶梯结构114形成支撑立柱结构115。支撑立柱结构115可各自包括垂直延伸穿过介电材料140、堆叠结构101及阶梯结构114并且到达或进入源极结构的第一材料117；以及在第一材料117的侧壁上的衬里材料119。衬里材料119可基本上环绕(例如，基本上水平且垂直地覆盖)第一材料117的侧壁。
第一材料117可由至少一种导电材料形成且包含至少一种导电材料，例如以下各项中的一或多个：金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au及Al)，合金(例如，Co基合金、Fe基合金、Ni基合金、Fe基及Ni基合金、Co基及Ni基合金、Fe基及Co基合金、Co基及Ni基及Fe基合金、Al基合金、Cu基合金、Mg基合金、Ti基合金、钢、低碳钢、无锈钢)，含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)，经导电掺杂半导体材料(例如，经导电掺杂Si、经导电掺杂Ge、经导电掺杂SiGe)。在一些实施例中，支撑立柱结构115中的每一个的第一材料117具有基本上相同的材料组合物。
在其它实施例中，第一材料117由绝缘材料形成并且包含绝缘材料。在一些此类实施例中，第一材料117可由至少一种介电材料形成且包含至少一种介电材料，例如以下各项中的一或多个：至少一种介电氧化物材料(例如，SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx及MgOx中的一或多个)，至少一种介电氮化物材料(例如，SiNy)，至少一种介电氮氧化物材料(例如，SiOxNy)及至少一种介电羧氮化物材料(例如，SiOxCzNy)，及非晶碳。在一些实施例中，第一材料117包括SiO2。在一些实施例中，例如在第一材料117包括绝缘材料的情况下，微电子装置结构100可不包含在第一材料117的侧壁上的衬里材料119且支撑立柱结构115可仅包括第一材料117(例如，绝缘材料)。
支撑立柱结构115可各自单独地呈现所要几何配置(例如，尺寸及形状)以及间距。支撑立柱结构115的几何配置及间距可至少部分地基于微电子装置结构100的其它组件(例如，待形成的阶梯结构的台阶、待形成与阶梯结构的台阶接触的导电接触结构、源极结构110)的配置及位置来选择。例如，支撑立柱结构115可各自单独地具有几何配置及间距，准许支撑立柱结构115垂直延伸(例如，在Z方向上)穿过初步堆叠结构101并且物理接触源极结构110的结构(例如，着陆在其上)以促进支撑立柱结构115的预定功能(例如，电互连功能、支撑功能)。在其它实施例中，支撑立柱结构115不包含电互连功能且起到支撑功能。支撑立柱结构115中的每一者可呈现与支撑立柱结构115中的每一个基本上相同几何配置(例如，相同尺寸及相同形状)及水平间隔(例如，在X方向上)，或支撑立柱结构115中的至少一些可呈现与支撑立柱结构115中的至少一些其它支撑立柱结构不同的几何组配置(例如，一或多个不同尺寸、不同形状)及/或不同水平间距。在一些实施例中，支撑立柱结构115在X方向上至少部分地均匀间隔开。在其它实施例中，支撑立柱结构115在X方向上至少部分地不均匀地间隔开。
支撑立柱结构115可在形成微电子装置结构100的一或多个组件期间及/或之后用作支撑结构。例如，支撑立柱结构115可用作在用导电结构替换额外绝缘结构106期间形成导电结构的支撑结构，如本文将使用所谓的“替换栅极”或“后栅极”处理动作所描述。
衬里材料119可水平地插置在支撑立柱结构115的第一材料117中的每一个与初步堆叠结构101的层108之间。换句话说，衬里材料119可水平环绕第一材料117。衬里材料119可由以下各项中的一或多个形成且包含以下各项中的一或多个：至少一种介电氧化物材料(例如，SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx，及MgOx中的一或多个)，至少一种介电氮化物材料(例如，SiNy)，至少一种介电氮氧化物材料(例如，SiOxNy)及至少一种介电羧氮化物材料(例如，SiOxCzNy)，及非晶碳。在一些实施例中，衬里材料119包括SiO2。在一些实施例中，衬里材料119具有与绝缘结构104不同的材料组合物。在其它实施例中，衬里材料119具有与绝缘结构104相同的材料组合物。在一些实施例中，衬里材料119包括响应于暴露于被配制及经配置以移除氮化硅的蚀刻化学品而基本上不被移除的材料组合物。
继续参考图1H，支撑立柱结构115中的至少一些可与支撑立柱结构115中的其它支撑立柱结构(例如，在X方向上，在Y方向上，在X方向及Y方向两者上)水平对准(例如，在X方向上、在Y方向上、在X方向及Y方向两者上)并且与支撑立柱结构115中的又一个水平偏移(例如，在X方向上，在Y方向上，在X方向及Y方向两者上)。在一些实施例中，在阶梯结构114的水平边界内的支撑立柱结构115与顶部区域118的水平边界内的支撑立柱结构115水平地偏移(例如，在X方向及Y方向上)。在其它实施例中，阶梯结构114中的支撑立柱结构115与顶部区域118中的支撑立柱结构115水平对准。
在一些实施例中，每一阶梯结构114可包含在阶梯结构114的水平面积内的约四(4)行支撑立柱结构115。支撑立柱结构115的行可布置在与台阶111延伸的方向(例如，X方向)垂直的水平方向(例如，Y方向)上。
参考图1I及图1J，在初步堆叠结构101内的所要高度(例如，在Z方向上)形成阶梯结构114之后，槽130(本文中也称为为“替换栅极槽”)可经形成延伸穿过微电子装置结构100的介电材料112及初步堆叠结构101。图1I是通过图1J的剖面线I-I截取的图1J的微电子装置结构100的简化横截面图。
参考图1J，槽130可在水平方向上(例如，在X方向上)延伸。槽130可将微电子装置结构100分成一或多个块结构132，分别水平地(例如，在Y方向上)定位在水平邻近的槽130。例如，槽130可将微电子装置结构100划分为第一块结构132a、第二块结构132b及第三块结构132c。块结构132中的每一个可水平彼此重叠(例如，在Y方向上)。换句话说，在一些实施例中，每一块结构132的至少一部分可位于与块结构132水平邻近的块结构132中的其它块结构的水平边界内。此外，每一块结构132的至少另一部分可位于与块结构132水平邻近的块结构132中的其它块结构的水平边界外部。例如，第二块结构132b的部分可位于第一块结构132a及第三块结构132c的水平边界内；且第二块结构132b的额外部分可位于第一块结构132a及第三块结构132c的水平边界外部。通过非限制性实例的方式，每一块结构132的阶梯结构114可位于与块结构132水平邻近的块结构132中通过非限制性实例的方式的其它块结构的水平边界内。尽管图1J说明三个块结构132，但本公开不限于此并且微电子装置结构100可包含更多数目(例如，多于三个、多于四个、多于六个，多于八个)块结构132。
槽130可单独地呈现非线性形状。槽130可包含一或多个弓形(例如，弯曲的表面)。在一些实施例中，每一槽130包含经定向与槽130的至少另一部分成非约零的角度的至少一个部分。在一些实施例中，槽130包含一或多个成角度部分131，所述成角度部分经配置使得槽130围绕阶梯结构114及顶部区域118的边缘延伸。一或多个成角度部分131可连接沿着阶梯结构114及顶部区域118的周边水平延伸的槽130的水平延伸(例如，在X方向上)部分。在一些实施例中，槽130围绕具有阶梯结构114的块结构132的周边延伸，所述阶梯结构具有比顶部区域118更大的横向尺寸
槽结构130在阶梯结构114之间的部分与顶部区域118之间的角度θ可在从约90度与约150度的范围内，例如从约90度到约110度、从约110度到约130度或从约130度到约150度。在一些实施例中，角度θ大于90度且小于180度。在一些实施例中，选择角度θ以促进槽结构130与邻近块结构132之间的所要水平距离及邻近块结构132之间水平间距(例如，在Y方向上)。
继续参考图1I及图1J，在一些实施例中，阶梯结构114内水平邻近的支撑立柱结构115之间的间距(例如，在Y方向上)不同于顶部区域118内水平邻近支撑立柱结构115之间的间距。例如，在阶梯结构114的水平边界内的水平邻近支撑立柱结构115之间的间距可大于顶部区域118的水平边界内的水平邻近支撑立柱结构115之间的间距。
阶梯结构114的水平边界内的支撑立柱结构115的数目可大于顶部区域118的水平边界内的支撑立柱结构115的数目。在一些实施例中，顶部区域118可包含与阶梯结构114一样多的支撑立柱结构115的约二分之一。
在一些实施例中，块结构的阶梯结构114的水平边界内的支撑立柱结构115与同一块结构132的顶部区域118的水平边界内的支撑立柱结构115水平对准(例如，在Y方向上)。在其它实施例中，块结构的阶梯结构114的水平边界内的支撑立柱结构115与同一块结构132的顶部区域118的水平边界内的支撑立柱结构115水平偏移(例如，在Y方向上)。第一块结构132的阶梯结构114的水平边界内的支撑立柱结构115可与水平邻近(例如，在Y方向上)块结构132的顶部区域118的水平边界内的支撑立柱结构115水平对准(例如，在X方向上)。在其它实施例中，第一块结构132的阶梯结构114的水平边界内的支撑立柱结构115可与水平邻近(例如，在Y方向上)块结构132的顶部区域118的水平边界内的支撑立柱结构115水平偏移(例如，在X方向上)。
在一些实施例中，阶梯结构114的水平面积可大于顶部区域118的水平面积。换句话说，阶梯结构114可构成块结构132的比顶部区域118更大的部分。
在一些实施例中，块结构132中的每一个可基本上相同。在一些实施例中，每隔一个块结构132可与其它块结构132(例如，在Y方向上)水平对准(例如，在X方向上)并且可与水平邻近的(例如，在Y方向上)块结构132水平偏移。例如，第一块结构132a可与第三块结构132c水平对准(例如，在X方向上)并且可与第二块结构132b水平偏移。换句话说，块结构132可彼此交错。与常规微电子装置结构相比，使块结构132交错可有助于增加支撑立柱结构115与待形成在块结构132的阶梯结构114内的导电接触结构之间的间隔。另外，与常规微电子装置结构相比，交错的块结构132可有助于给定区域内支撑立柱结构115的数目增加。在一些实施例中，微电子装置结构100是基本上对称的。换句话说，块结构132可经布置以呈现基本上对称的布置。
继续参考图1J，块结构132的阶梯结构114与水平邻近的(例如，在Y方向上)块结构132的顶部区域118水平对准(例如，在X方向上)且在同一方向上(例如，在X方向上)与每隔一个块结构132的阶梯结构114水平对准。例如，第一块结构132a的阶梯结构114与第二块结构132b的顶部区域118水平对准(例如，在X方向上)且也与第三块结构132c的阶梯结构114水平对准(例如，在X方向上)。另外，块结构132的顶部区域118与水平邻近的(例如，在Y方向上)块结构132的阶梯结构114水平对准(例如，在X方向上)且也在同一方向上(例如，在X方向上)与每隔一个块结构132的顶部区域118水平对准。例如，第一块结构132a的顶部区域118与第二块结构132b的阶梯结构114水平对准(例如，在X方向上)且也与第三块结构132c的顶部区域118水平对准(例如，在X方向上)。
在一些实施例中，块结构132的阶梯结构114的至少一部分位于水平邻近(例如，在Y方向上)块结构132的阶梯结构114的水平边界内。
在一些实施例中，顶部区域118中的每一个被同一块结构132的(例如，在X方向上)阶梯结构114水平环绕，且被水平邻近块结构132的阶梯结构114水平环绕(例如，在Y方向上)。类似地，块结构132的阶梯结构114可被同一块结构132的(例如，在X方向上)顶部区域118水平环绕，且可被水平邻近块结构132的顶部区域118水平环绕(例如，在Y方向上)。
现在参考图1K，微电子装置结构100可经受替换栅极处理以通过槽130移除额外绝缘结构106(图1I)并用导电结构134替换额外绝缘结构106，以形成包含绝缘结构104及导电结构134的层136的堆叠结构135。例如，额外绝缘结构106可通过槽130被选择性地移除(例如，挖掘)。此后，可用导电材料填充由额外绝缘结构106的移除部分形成的敞开体积(例如，空隙空间)以形成导电结构134。支撑立柱结构115可阻碍(例如，防止)在额外绝缘结构106的选择性移除期间的层崩溃。
堆叠结构135的层136的导电结构134可由至少一种导电材料形成且包含至少一种导电材料，例如金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))，合金(例如，Co基合金、Fe基合金、Ni基合金、Fe基及Ni基合金、Co基及Ni基合金、Fe基及Co基合金、Co基及Ni基及Fe基合金、Al基合金、Cu基合金、镁(Mg)基合金、Ti基合金、钢、低碳钢、无锈钢)，导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)及导电掺杂硅锗(SiGe))，含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物及导电金属氧化物)，或其组合。在一些实施例中，导电结构134由钨形成且包含钨。
导电结构134中的每一个可单独地包含至少一种导电材料的基本上均质分布，或至少一种导电材料制成的基本上异质分布。如本文中所使用，术语“均质分布”意指材料的量在结构的整个不同部分(例如，不同水平部分、不同垂直部分)中不变化。相反地，如本文中使用，术语“异质分布”意指材料的量在结构的整个不同部分中变化。材料的量在结构的整个不同部分可逐步变化(例如，突然改变)，或可连续地变化(例如，逐渐地改变，例如线性地、抛物线地)。在一些实施例中，堆叠结构135的层136中的每一个的导电结构134中的每一者呈现导电材料的基本上均质分布。在另外实施例中，堆叠结构135的层136中的至少一个的导电结构134中的至少一个呈现至少一个导电材料的基本上异质分布。导电结构134可例如由至少两种不同导电材料堆叠形成，且包含至少两种不同导电材料堆叠。堆叠结构135的层136中的每一个的导电结构134可各自为基本上平面的，且可各自呈现所要厚度。
在一些实施例中，导电结构134可包含围绕导电结构134的导电衬里材料，例如在导电结构134与绝缘结构104之间。导电衬里材料可包括例如可形成导电结构134的种子材料。导电衬里材料可由例如金属(例如，钛、钽)、金属氮化物(例如，氮化钨、氮化钛、氮化钽)或另一种材料形成，并且包含金属(例如，钛、钽)、金属氮化物(例如，氮化钨、氮化钛、氮化钽)或另一种材料。在一些实施例中，导电衬里材料包括氮化钛。
堆叠结构135的至少一个下部导电结构134可用作微电子装置结构100的至少一个下部选择栅极(例如，至少一个源极侧选择栅极(SGS))。在一些实施例中，堆叠结构135的垂直最下部层136的单一(例如，仅一个)导电结构134用作微电子装置结构100的下部选择栅极(例如，SGS)。另外，堆叠结构135的上部导电结构134可用作微电子装置结构100的上部选择栅极(例如，漏极侧选择栅极(SGD))。在一些实施例中，堆叠结构135的垂直最上部层136的水平邻近导电结构134用作微电子装置结构100的上部选择栅极(例如，SGD)。
现在参考图1L及图1M，导电接触结构138可经形成为与阶梯结构114的台阶111中的每一个电连通。图1L是通过图1M的剖面线L-L截取的图1M的微电子装置结构100的简化横截面图。
参考图1L，可在微电子装置结构100上方及阶梯结构114内形成介电材料140。通过将微电子装置结构100暴露于平面化工艺，例如化学机械平面化(CMP)工艺，可移除在阶梯结构114外部的介电材料140。
介电材料140可包含绝缘材料。在一些实施例中，介电材料140包含上文参考绝缘结构104所描述的材料中的一或多种。在一些实施例中，介电材料140包括与介电材料140基本上相同的材料组合物。在一些实施例中，介电材料140包括二氧化硅。
导电接触结构138可由导电材料形成且包含导电材料。在一些实施例中，导电接触结构138包括上文参考导电结构134所描述的材料中的一或多种。在一些实施例中，导电接触结构138包括与导电结构134基本上相同的材料组合物。在一些实施例中，导电接触结构138包括钨。
参考图1M，在一些实施例中，导电接触结构138可位于阶梯结构114的水平边界内且可不位于顶部区域118的水平边界内。块结构132的导电接触结构138可与同一块结构132中的其它导电接触结构138水平对准(例如，在Y方向上)。另外，第一块结构132的导电接触结构138可与第二块结构132的由第三块结构132与第一块结构132间隔开的对应的导电接触结构138水平对准(例如，在X方向上)。例如，第一块结构132a的导电接触结构138可与第三块结构132c中的对应导电接触结构138水平对准(例如，在X方向上)。换句话说，每隔一个块结构132的导电接触结构138可与同中间块结构132中的导电接触结构138水平对准(例如，在X方向上)且与其水平偏移。
在一些实施例中，块结构132的导电接触结构138可与同一块结构132的支撑立柱结构115水平偏移(例如，在X方向上，在Y方向上，在X方向及Y方向上)。例如，导电接触结构138可与同一阶梯结构114的水平边界内的支撑立柱结构115且与同一块结构132的顶部区域118的水平边界内的支撑立柱结构115水平偏移(例如，在X方向及Y方向上)。在其它实施例中，块结构132的导电接触结构138可与同一块结构132的支撑立柱结构115水平对准(例如，在Y方向上)。
在一些实施例中，块结构132的交错布局及阶梯结构114的增加的宽度(例如，在Y方向上)可有助于导电接触结构138与位于同一阶梯结构114内的支撑立柱结构115之间的容限的增加。例如，块结构132的交错布局可有助于横跨每一阶梯结构114的尺寸(例如，在Y方向上)置放四(4)个支撑立柱结构115，同时与常规微电子装置结构相比使支撑立柱结构115与导电接触结构138之间的距离(例如，容限)增加多达约50％。
继续参考图1M，在执行替换栅极工艺之后(例如，在形成槽130之后，通过槽130移除额外绝缘结构106，并且通过槽130形成导电结构134)，槽130可填充有绝缘材料以形成槽结构155。通过非限制性实例的方式，槽130可填充有介电材料(包含上文参考绝缘结构104所描述的材料中的一或多种)以形成槽结构155。在其它实施例中，可在槽130内形成包括绝缘材料的衬里，并且槽130的剩余部分可填充有另一种材料(例如，导电材料)形成槽结构155。
尽管图1A到图1M已被描述及说明为具有呈现特定形状及配置的槽130及槽结构155，但本公开不限于此。图1N是根据本公开的实施例的微电子装置结构150的简化俯视图。微电子装置结构150可大体上类似于上文参考图1M所描述的微电子装置结构100，除了微电子装置结构150可包含呈现不同于槽结构130(图1M)的形状的槽结构152。例如，槽结构152可呈现弓形(例如，弯曲)形状。在一些实施例中，槽结构152呈现编织形状以界定块结构132的水平边界。
在一些实施例中，使块结构132交错有助于在形成阶梯结构114期间掩模材料(例如，斩波掩模材料，例如第一斩波掩模材料、第二斩波掩模材料、第三斩波掩模材料)的水平尺寸(例如，在Y方向上)的增加。换句话说，块结构132的布局可有助于在阶梯结构114的制造期间掩模材料的临界尺寸的增加。另外，与常规微电子装置结构相比，交错的块结构132可有助于阶梯结构114的面积的增加。阶梯结构114的面积的增加有助于阶梯结构114的水平边界内的支撑立柱结构115的数目的增加以及支撑立柱结构115与导电接触结构138之间的距离更大(例如，容限更大)。更大的距离可显著减少或防止邻近支撑立柱结构115与导电接触结构138之间的短路。
图2说明包含微电子装置结构200的微电子装置201(例如，存储器装置，例如双平台3D NAND快闪存储器装置)的部分的部分剖面透视图。在先前参考图1M及图1N所描述的处理阶段之后，微电子装置结构200可基本上类似于微电子装置结构100、150。如在图2中所展示，微电子装置结构200可包含楼梯结构220(例如，包含阶梯结构114(图1L))，所述阶梯结构界定用于将接入线206连接到导电层205(例如，导电层、导电板，例如导电结构134(图1L))的接触区域。微电子装置结构200可包含彼此串联耦合的存储器单元203的垂直串207。垂直串207可垂直地(例如，在Z方向上)且正交于导电线及层205延伸，例如数据线202、源极层204(例如，源极结构110(图1L))、导电层205、接入线206、第一选择栅极208(例如，上选择栅极、漏极选择栅极(SGD))，选择线209及第二选择栅极210(例如，下选择栅极、源极选择栅极(SGS))。选择栅极208可被水平地划分(例如，在Y方向上)为多个块232(例如，块结构132(图1M，图1N))，所述块通过槽结构230(例如，填充槽，例如槽结构155(图1M)及/或槽结构152(图1N)，包括填充有一或多种绝缘材料的槽130(图1I，图J))彼此水平分离(例如，在Y方向上)。如上文所述，参考微电子装置结构100，槽结构230的大小、形状及定向可有助于阶梯结构114的尺寸的增加。
如所展示，垂直导电接触件211可将组件彼此电耦合。例如，选择线209可电耦合到第一选择栅极208且接入线206可电耦合到导电层205。微电子装置201还可包含控制单元212，所述控制单元定位在所述存储器阵列下方，所述存储器阵列可包含经配置以控制微电子装置201的其它特征(例如，存储器单元203的串207)的各种操作的逻辑装置。通过非限制性实例的方式，控制单元212可包含以下各项中的一或多个(例如，每一个)：电荷泵(例如，VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)，延迟锁定环(DLL)电路系统(例如，环形振荡器)，Vdd调节器，驱动器(例如，串驱动器)、解码器(例如，本地平台解码器、列解码器、行解码器)，感测放大器(例如，均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)、PMOS感测放大器(PSA))，修复电路系统(例如，列修复电路系统、行修复电路系统)，I/O装置(例如，本地I/O装置)，存储器测试装置，MUX，差错校验(ECC)装置，及自刷新/损耗均衡装置，以及其它芯片/平台控制电路系统。控制单元212可电耦合到数据线202、源极层204、接入线206、第一选择栅极208及第二选择栅极210。在一些实施例中，控制装置212包含CMOS(互补金属氧化物半导体)电路系统。在此类实施例中，控制单元212可经表征为具有“CMOS阵列下”(“CuA”)配置。
第一选择栅极208可在第一方向(例如，X方向)上水平延伸，并且可在存储器单元203的垂直串207的第一端(例如，上部端)处耦合到垂直串207的相应第一组。第二选择栅极210可以基本上平面的配置形成，并且可在存储器单元203的垂直串207的相对的第二端(例如，下部端)处耦合到垂直串207。
数据线202(例如，位线)可在第二方向上(例如，在Y方向上)水平延伸，所述第二方向与第一选择栅极208延伸的第一方向成角度(例如，垂直)。数据线202可在垂直串207的第一端部(例如，上部端)处耦合到垂直串207的相应第二组。耦合到相应第一选择栅极208的第一组垂直串207可与耦合到相应数据线202的第二组垂直串207共享特定垂直串207。因此，可在特定第一选择栅极208及特定数据线202的交点处选择特定垂直串207。因此，第一选择栅极208可用于选择存储器单元203的串207的存储器单元203。
导电层205(例如，字线板)，例如导电结构134(图1L)可在相应水平平面中延伸。导电层205可垂直堆叠，使得每一导电层205耦合到存储器单元203的所有垂直串207，且存储器单元203的垂直串207垂直延伸穿过导电层205的堆叠。导电层205可耦合到或可形成导电层205耦合到的存储器单元203的控制栅极。每一导电层205可耦合到存储器单元203的特定垂直串207的一个存储器单元203。
第一选择栅极208及第二选择栅极210可操作以在特定数据线202与源极层204之间选择存储器单元203的特定垂直串207。因此，特定存储器单元203可经选择并通过操作(例如，通过选择)耦合到特定存储器单元203的适当的第一选择栅极208、第二选择栅极210及导电层205来将其电耦合到数据线202。
楼梯结构220可经配置以通过垂直导电接触件211提供电连接接入线206与层205之间的电连接。换句话说，特定层级的层205可经由接入线206选择，所述接入线与相应导电接触件211电连通，所述相应导电接触件与特定层205电连通。
数据线202可通过导电接触结构234(例如，导电接触件(图1L))电耦合到垂直串207。
因此，根据本公开的实施例，微电子装置包括堆叠结构，所述堆叠结构包括布置成层的导电结构及绝缘结构的垂直交替序列。所述堆叠结构包括第一块结构，所述第一块结构包括由顶部区域彼此间隔开的阶梯结构，所述阶梯结构各自包括界定在所述导电结构及所述绝缘结构的所述层的水平边缘处的台阶；及第二块结构，所述第二块结构水平邻近所述第一块结构并且包括由额外顶部区域彼此间隔开的额外阶梯结构，所述额外阶梯结构与所述第一块结构中的所述阶梯结构水平偏移，且槽结构延伸穿过所述堆叠结构并且插置在所述第一块结构与所述第二块结构之间。
因此，根据本公开的额外实施例，微电子装置包括：槽结构，其延伸穿过堆叠结构，所述堆叠结构包括交替的导电结构及绝缘结构的层，所述槽结构包括绝缘材料；堆叠结构的第一块结构，其在所述槽结构的第一侧上，所述第一块结构包括第一阶梯结构及第一顶部区域；及堆叠结构的第二块结构，其在槽结构的第二相对侧上，所述第二块结构包括与第一块结构的第一阶梯结构水平偏移的第二阶梯结构。
因此，根据本公开的其它实施例，一种形成微电子装置的方法包括形成包括绝缘结构及额外绝缘结构的交替层级的层的堆叠结构；在堆叠结构内形成阶梯结构，所述阶梯结构由顶部区域彼此间隔开；形成包括延伸穿过堆叠结构的绝缘材料的支撑立柱结构；及形成穿过堆叠结构呈现非线性形状的槽，所述槽将堆叠结构分成包括第一组阶梯结构及第一组顶部区域的至少第一块结构以及包括第二组阶梯结构及第二组顶部区域的第二块结构，第一组阶梯结构中的阶梯结构与第二组阶梯结构中的阶梯结构水平偏移。
本公开的微电子装置(例如，微电子装置201)及微电子装置结构(例如，微电子装置结构100、200)可包含在本公开的电子系统的实施例中。例如，图3是根据本公开的实施例的电子系统303的框图。电子系统303可包括，例如，计算机或计算机硬件组件、服务器、或其它网络硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、Wi-Fi或具有蜂窝功能的平板，例如
Figure BDA0003387608930000211
或
Figure BDA0003387608930000212
平板、电子书、导航装置等。电子系统303包含至少一个存储器装置305。存储器装置305可包含，例如，本文中的微电子装置结构(例如，微电子装置结构100、200)及本文中先前所描述的微电子装置(例如，微电子装置201)中的一或多个的实施例。
电子系统303可进一步包含至少一个电子信号处理器装置307(通常称为“微处理器”)。电子信号处理器装置307可任选地包含本文中先前所描述的微电子装置及微电子装置结构中的一或多个的实施例。电子系统303可进一步包含一或多个输入装置309，用于由用户将信息输入到电子系统303，例如，鼠标或其它指示装置、键盘、触摸板、按钮或控制面板。电子系统303可进一步包含一或多个输出装置311，用于向用户输出信息(例如，视觉或音频输出)，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置309及输出装置311可包括可用于既将信息输入到电子系统303又将视觉信息输出到用户的单个触摸屏装置。输入装置309及输出装置311可与存储器装置305及电子信号处理器装置307中的一或多个电通信。
参考图4，描绘的是基于处理器的系统400。基于处理器的系统400可包含本文中先前所描述且根据本公开的实施例制造的微电子装置及微电子装置结构中的一或多个。
基于处理器的系统400可为多种类型中的任一个，例如计算机、寻呼机、蜂窝式电话、个人备忘记事本、控制电路或其它电子装置。基于处理器的系统400可包含一或多个处理器402(诸如，微处理器)以控制基于处理器的系统400中的系统功能及请求的处理。
基于处理器的系统400的处理器402及其他子组件可包含本文中先前所描述且根据本公开的实施例制造的微电子装置及微电子装置结构中的一或多个。
基于处理器的系统400可包含与处理器402可操作连通的电力供应器404。例如，如果基于处理器的系统400是便携式系统，那么电力供应器404可包含燃料电池、电力回收装置、永久电池、可替换电池及可再充电电池中的一或多个。电力供应器404也可包含AC适配器；因而，例如，基于处理器的系统400可插入到壁装插座中。例如，电力供应器404还可包含DC适配器，使得基于处理器的系统400可插入到车辆点烟器或车辆电源端口中。
取决于基于处理器的系统400执行的功能，各种其它装置可耦合到处理器402。例如，用户界面406可耦合到处理器402。用户界面406可包含输入装置，例如按钮、开关、键盘、光笔、鼠标、数字化器及手写笔、触摸屏、语音识别系统、麦克风或其组合。显示器408也可耦合到处理器402。显示器408可包含LCD显示器、SED显示器、CRT显示器、DLP显示器、等离子显示器、OLED显示器、LED显示器、三维投影、音频显示器或其组合。此外，RF子系统/基带处理器410也可耦合到处理器402。RF子系统/基带处理器410可包含耦合到RF接收器及RF发射器(未展示)的天线。通信端口412或多于一个通信端口412也可耦合到处理器402。例如，通信端口412可经调适以耦合到一或多个外围装置414(例如调制解调器、打印机、计算机、扫描仪或相机)或耦合到网络(例如局域网、远程区域网、内联网或因特网)。
处理器402可通过实施存储在存储器中的软件程序而控制基于处理器的系统400。例如，软件程序可包含操作系统、数据库软件、绘图软件、字处理软件、媒体编辑软件或媒体播放软件。存储器可操作地耦合到处理器402以存储并促进各种程序的执行。例如，处理器402可耦合到系统存储器416，所述系统存储器可包含自旋扭矩转移磁性随机存取存储器(STT-MRAM)、磁性随机存取存储器(MRAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、赛道存储器及其它已知存储器类型中的一或多个。系统存储器416可包含易失性存储器、非易失性存储器或其组合。系统存储器416通常较大，使得其可存储动态地加载的应用程序及数据。在一些实施例中，系统存储器416可包含半导体装置，例如微电子装置及微电子装置结构(本文中先前所描述)中的一或多个。
处理器402也可耦合到非易失性存储器418，此并不暗示系统存储器416必须为挥发性。非易失性存储器418可包含将与系统存储器416结合使用的STT-MRAM、MRAM、只读存储器(ROM)(例如EPROM、电阻式只读存储器(RROM))及快闪存储器中的一或多个。非易失性存储器418的大小通常经选择为以正好大到足以存储任何必要操作系统、应用程序及固定数据。另外，例如，非易失性存储器418可包含高容量存储器，例如磁盘驱动器存储器，例如包焊电阻式存储器或其它类型的非易失性固态存储器的混合驱动器。非易失性存储器418可包含微电子装置，例如本文先前所描述的微电子装置及微电子装置结构中的一或多个。
因此，根据本公开的实施例，电子系统包括输入装置、输出装置、可操作地耦合到输入装置及输出装置的处理器装置，以及可操作地耦合到处理器装置且包括至少一个微电子装置的存储器装置。至少一个微电子装置结构包括：堆叠结构，所述堆叠结构包括呈现交错布局的块结构，块结构中的第一块结构引起阶梯结构在第一水平方向上与块结构中的第二块结构的阶梯结构水平偏移，第二块结构在第二水平方向上水平邻近第一块结构；及槽结构，所述槽结构呈现非线性形状并且延伸穿过堆叠结构及将所述堆叠结构分成所述块结构。
下文陈述本公开的额外非限制实例实施例。
实施例1：一种微电子装置，其包括：堆叠结构，所述堆叠结构包括布置成层的导电结构及绝缘结构的垂直交替序列，所述堆叠结构包括：第一块结构，所述第一块结构包括由顶部区域彼此间隔开的阶梯结构，所述阶梯结构各自包括界定在所述导电结构及所述绝缘结构的所述层的水平边缘处的台阶；及第二块结构，所述第二块结构水平邻近所述第一块结构并且包括由额外顶部区域彼此间隔开的额外阶梯结构，所述额外阶梯结构与所述第一块结构中的所述阶梯结构水平偏移；及槽结构，所述槽结构延伸穿过所述堆叠结构并且插置在所述第一块结构与所述第二块结构之间。
实施例2：根据实施例1所述的微电子装置，其中所述槽结构包括非线性形状。
实施例3：根据实施例1或实施例2所述的微电子装置，其中所述第一块结构的所述顶部区域与所述第二块结构的所述额外阶梯结构水平对准。
实施例4：根据实施例1到3中任一项所述的微电子装置，其中所述第二块结构呈现与所述第一块结构基本上相同的配置并且与所述第一块结构水平偏移。
实施例5：根据实施例1到4中任一项所述的微电子装置，其中所述堆叠结构进一步包括第三块结构，所述第三块结构与所述第一块结构基本上相同并且通过所述第二块结构与所述第一块结构间隔开。
实施例6：根据实施例5所述的微电子装置，其中所述第三块结构的阶梯结构与具有相同垂直高度的所述第一块结构的阶梯结构水平对准。
实施例7：根据实施例1到6中任一项所述的微电子装置，其进一步包括延伸穿过所述堆叠结构的支撑立柱结构，所述阶梯结构在其水平边界内包含比所述顶部区域更多数目个所述支撑立柱结构。
实施例8：根据实施例1到7中任一项所述的微电子装置，其进一步包括延伸穿过所述堆叠结构的支撑立柱结构，所述阶梯结构的水平边界内的支撑立柱结构与所述顶部区域中的阶梯结构水平偏移。
实施例9：根据实施例1到8中任一项所述的微电子装置，其进一步包括：支撑立柱结构，其延伸穿过所述堆叠结构；及导电接触结构，其与所述导电结构电连通，所述导电结构与所述支撑立柱结构水平偏移。
实施例10：根据实施例1到9中任一项所述的微电子装置，其进一步包括延伸穿过所述堆叠结构的存储器单元串。
实施例11：一种微电子装置，其包括：槽结构，其延伸穿过堆叠结构，所述堆叠结构包括交替的导电结构及绝缘结构的层，所述槽结构包括绝缘材料；所述堆叠结构的第一块结构，其在所述槽结构的第一侧上，所述第一块结构包括第一阶梯结构及顶部区域；及所述堆叠结构的第二块结构，其在所述槽结构的第二相对侧上，所述第二块结构包括与所述第一块结构的所述第一阶梯结构水平偏移的第二阶梯结构。
实施例12：根据实施例11所述的微电子装置，其中所述槽结构包括成角度部分。
实施例13：根据实施例11或实施例12所述的微电子装置，其中所述槽结构包括弓形形状。
实施例14：根据实施例11到13中任一项所述的微电子装置，其进一步包括延伸穿过所述第一块结构及所述第二块结构内的所述堆叠结构的支撑立柱结构。
实施例15：根据实施例14所述的微电子装置，其中所述第一块结构的所述支撑立柱结构与所述第二块结构的所述支撑立柱结构水平对准。
实施例16：根据实施例11到15中任一项所述的微电子装置，其进一步包括延伸穿过所述堆叠结构并且与所述导电结构电连通的导电接触结构，所述第一块结构内的所述导电接触结构与所述第二块结构内的所述导电接触结构水平偏移。
实施例17：根据实施例11到16中任一项所述的微电子装置，其进一步包括所述第二块结构内的额外顶部区域，所述额外顶部区域与所述第一块结构的所述顶部区域水平偏移。
实施例18：根据实施例11到17中任一项所述的微电子装置，其进一步包括：支撑立柱结构，其在所述顶部区域内；及导电接触结构，其延伸穿过所述堆叠结构并且与所述导电结构电连通，所述导电接触结构与所述支撑立柱结构水平偏移。
实施例19：根据实施例11到18中任一项所述的微电子装置，其进一步包括支撑立柱结构，其在所述第一阶梯结构及所述顶部区域的水平边界内，所述第一阶梯结构内的所述支撑立柱结构之间的间距大于所述顶部区域内的所述支撑立柱结构之间的间距。
实施例20：一种形成微电子装置的方法，所述方法包括：形成包括绝缘结构及额外绝缘结构的交替层级的层的堆叠结构；在所述堆叠结构内形成阶梯结构，所述阶梯结构由顶部区域彼此间隔开，形成包括延伸穿过所述堆叠结构的绝缘材料的支撑立柱结构，及形成穿过所述堆叠结构呈现非线性形状的槽，所述槽将所述堆叠结构分成包括第一组所述阶梯结构及第一组所述顶部区域的至少第一块结构，及包括第二组所述阶梯结构及第二组所述顶部区域的第二块结构，所述第一组阶梯结构中的所述阶梯结构与所述第二组阶梯结构中的所述阶梯结构水平偏移。
实施例21：根据实施例20所述的方法，其中形成阶梯结构包括：在所述堆叠结构的部分上方形成斩波掩模材料；以及移除绝缘结构及其它绝缘结构的交替层级的所述层的部分。
实施例22：根据实施例20或实施例21的方法，其进一步包括在形成所述槽结构之前通过所述堆叠结构形成所述支撑立柱结构。
实施例23：根据实施例22所述的方法，其中形成所述支撑立柱结构包括在所述第一组阶梯结构内形成所述支撑立柱结构以与所述第一组顶部区域内的所述支撑立柱结构水平偏移。
实施例24：根据实施例20至23中任一项所述的方法，其进一步包括：通过所述槽移除所述额外绝缘结构；及在垂直邻近的绝缘结构之间形成导电结构。
实施例25：根据实施例24所述的方法，其进一步包括形成与所述导电结构电连通的导电接触结构。
实施例26：根据实施例25所述的方法，其中形成所述导电接触结构包括形成所述导电接触结构以与所述支撑立柱结构水平偏移。
实施例27：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置并且包括至少一个微电子装置结构，所述至少一个微电子装置结构包括：堆叠结构，其包括呈现交错布局的块结构，所述块结构中的第一块结构引起阶梯结构在第一水平方向上与所述块结构中的第二块结构的阶梯结构水平偏移，所述第二块结构在第二水平方向上水平邻近所述第一块结构；及槽结构，其呈现非线性形状并且延伸穿过所述堆叠结构及将所述堆叠结构划分成所述块结构。
虽然已结合各图描述特定说明性实施例，但所属领域普通技术人员将认识到并了解：由本公开囊括的实施例不限于本文中明确展示及描述的那些实施例。确切地说，可在不脱离本公开所涵盖的实施例(例如下文所主张的那些实施例，包含合法等效物)的范围的情况下对本文中所描述的实施例进行许多添加、删除和修改。另外，来自一个所公开实施例的特征可与另一所公开实施例的特征组合，同时仍然囊括在本公开的范围内。

Claims (27)

1.一种微电子装置，其包括：
堆叠结构，其包括布置成层的导电结构及绝缘结构的垂直交替序列，所述堆叠结构包括：
第一块结构，其包括由顶部区域彼此间隔开的阶梯结构，所述阶梯结构各自包括界定在所述导电结构及所述绝缘结构的所述层的水平边缘处的台阶；及
第二块结构，其水平邻近所述第一块结构并且包括通过额外顶部区域彼此间隔开的额外阶梯结构，所述额外阶梯结构与所述第一块结构的所述阶梯结构水平偏移；及
槽结构，其延伸穿过所述堆叠结构并且插置在所述第一块结构与所述第二块结构之间。
2.根据权利要求1所述的微电子装置，其中所述槽结构包括非线性形状。
3.根据权利要求1所述的微电子装置，其中所述第一块结构的所述顶部区域与所述第二块结构的所述额外阶梯结构水平对准。
4.根据权利要求1所述的微电子装置，其中所述第二块结构呈现与所述第一块结构基本上相同的配置并且与所述第一块结构水平偏移。
5.根据权利要求1所述的微电子装置，其中所述堆叠结构进一步包括第三块结构，所述第三块结构与所述第一块结构基本上相同并且通过所述第二块结构与所述第一块结构间隔开。
6.根据权利要求5所述的微电子装置，其中所述第三块结构的阶梯结构与具有相同垂直高度的所述第一块结构的阶梯结构水平对准。
7.根据权利要求1到6中任一项所述的微电子装置，其进一步包括延伸穿过所述堆叠结构的支撑立柱结构，所述阶梯结构在其水平边界内包含比所述顶部区域更多数目个所述支撑立柱结构。
8.根据权利要求1到6中任一项所述的微电子装置，其进一步包括延伸穿过所述堆叠结构的支撑立柱结构，所述阶梯结构的水平边界内的支撑立柱结构与所述顶部区域中的阶梯结构水平偏移。
9.根据权利要求1到6中任一项所述的微电子装置，其进一步包括：
支撑立柱结构，其延伸穿过所述堆叠结构；及
导电接触结构，其与所述导电结构电连通，所述导电结构与所述支撑立柱结构水平偏移。
10.根据权利要求1到6中任一项所述的微电子装置，其进一步包括延伸穿过所述堆叠结构的存储器单元串。
11.一种微电子装置，其包括：
槽结构，其延伸穿过堆叠结构，所述堆叠结构包括交替的导电结构及绝缘结构的层，所述槽结构包括绝缘材料；
所述堆叠结构的第一块结构，其在所述槽结构的第一侧上，所述第一块结构包括第一阶梯结构及顶部区域；及
所述堆叠结构的第二块结构，其在所述槽结构的第二相对侧上，所述第二块结构包括从所述第一块结构的所述第一阶梯结构水平偏移的第二阶梯结构。
12.根据权利要求11所述的微电子装置，其中所述槽结构包括成角度部分。
13.根据权利要求11所述的微电子装置，其中所述槽结构包括弓形形状。
14.根据权利要求11所述的微电子装置，其进一步包括延伸穿过所述第一块结构及所述第二块结构内的所述堆叠结构的支撑立柱结构。
15.根据权利要求14所述的微电子装置，其中所述第一块结构的所述支撑立柱结构与所述第二块结构的所述支撑立柱结构水平对准。
16.根据权利要求11到15中任一项所述的微电子装置，其进一步包括延伸穿过所述堆叠结构并且与所述导电结构电连通的导电接触结构，所述第一块结构内的所述导电接触结构与所述第二块结构内的所述导电接触结构水平偏移。
17.根据权利要求11到15中任一项所述的微电子装置，其进一步包括所述第二块结构内的额外顶部区域，所述额外顶部区域与所述第一块结构的所述顶部区域水平偏移。
18.根据权利要求11到15中任一项所述的微电子装置，其进一步包括：
支撑立柱结构，其在所述顶部区域内；及
导电接触结构，其延伸穿过所述堆叠结构并且与所述导电结构电连通，所述导电接触结构与所述支撑立柱结构水平偏移。
19.根据权利要求11所述的微电子装置，其进一步包括支撑立柱结构，其在所述第一阶梯结构及所述顶部区域的水平边界内，所述第一阶梯结构内的所述支撑立柱结构之间的间距大于所述顶部区域内的所述支撑立柱结构之间的间距。
20.一种形成微电子装置的方法，所述方法包括：
形成堆叠结构，所述堆叠结构包括绝缘结构及额外绝缘结构的交替层级的层；
在所述堆叠结构内形成阶梯结构，所述阶梯结构由顶部区域彼此间隔开；
形成支撑立柱结构，所述支撑立柱结构包括延伸穿过所述堆叠结构的绝缘材料；及
形成穿过所述堆叠结构呈现非线性形状的槽，所述槽将所述堆叠结构分成包括第一组所述阶梯结构及第一组所述顶部区域的至少第一块结构，及包括第二组所述阶梯结构及第二组所述顶部区域的第二块结构，所述第一组阶梯结构中的所述阶梯结构与所述第二组阶梯结构中的所述阶梯结构水平偏移。
21.根据权利要求20所述的方法，其中形成阶梯结构包括：
在所述堆叠结构的部分上方形成斩波掩模材料；及
移除绝缘结构及其它绝缘结构的交替层级的所述层的部分。
22.根据权利要求20所述的方法，其进一步包括在形成所述槽结构之前通过所述堆叠结构形成所述支撑立柱结构。
23.根据权利要求22所述的方法，其中形成所述支撑立柱结构包括在所述第一组阶梯结构内形成所述支撑立柱结构以与所述第一组顶部区域内的所述支撑立柱结构水平偏移。
24.根据权利要求20所述的方法，其进一步包括：
通过所述槽移除所述额外绝缘结构；及
在垂直邻近绝缘结构之间形成导电结构。
25.根据权利要求24所述的方法，其进一步包括形成与所述导电结构电连通的导电接触结构。
26.根据权利要求25所述的方法，其中形成所述导电接触结构包括形成所述导电接触结构以与所述支撑立柱结构水平偏移。
27.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及
存储器装置，其可操作地耦合到所述处理器装置并且包括至少一个微电子装置结构，所述至少一个微电子装置结构包括：
堆叠结构，其包括呈现交错布局的块结构，所述块结构中的第一块结构引起阶梯结构在第一水平方向上与所述块结构中的第二块结构的阶梯结构水平偏移，所述第二块结构在第二水平方向上水平邻近所述第一块结构；及
槽结构，所述槽结构呈现非线性形状并且延伸穿过所述堆叠结构及将所述堆叠结构分成所述块结构。
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Publication number Priority date Publication date Assignee Title
US8796778B2 (en) 2011-12-09 2014-08-05 Micron Technology, Inc. Apparatuses and methods for transposing select gates
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KR102432379B1 (ko) * 2017-10-16 2022-08-12 삼성전자주식회사 반도체 소자
US10580795B1 (en) 2019-08-15 2020-03-03 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11114459B2 (en) * 2019-11-06 2021-09-07 Sandisk Technologies Llc Three-dimensional memory device containing width-modulated connection strips and methods of forming the same

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