CN110807294A - 一种基于fpga的应答机数字aoc处理方法和装置 - Google Patents

Abstract

本发明公开了一种基于FPGA的应答机数字AOC处理方法和装置，将数字AOC装置作为应答机数字解调调制单元的一部分，用于生成门限控制信号，控制视频处理单元的灵敏度。通过数字AOC功能，降低应答速率，从而保护了发射机；抑制了应答机对较弱信号的应答，保证了对强信号的响应，提升了监视性能。本发明的效果是：(1)性能参数稳定：采用了数字电路实现，设计时采用同步逻辑设计，可靠稳定；(2)调试简单：采用数字电路后，参数固化在程序中，无需调试；(3)便于系统集成：由于采用数字逻辑实现，便于与其他数字处理逻辑集成，减少设备尺寸、重量、功耗，提升设备经济性；(4)该模块上升速率为0.1dB/ms，下降速率为0.083dB/ms，满足DoD AIMS 03‑1000A的要求。

Description

一种基于FPGA的应答机数字AOC处理方法和装置

技术领域

本发明涉及一种基于FPGA的应答机数字AOC处理方法和装置。

背景技术

应答速率控制，又称为自动过载控制(Automatic Rate Control，AOC)是应答机的重要功能、性能之一。按照民航附件10的要求：“为保护系统免受应答机过荷效应的影响，当已达到预定应答率时防止对较弱信号的应答，设备中必须带有降低灵敏度式应答限制控制”。通过AOC功能，能达到以下效果：

(1)当已达到预定应答率时防止对较弱信号的应答，保证了对强信号的响应，从而提升了对近距离雷达的响应，提升监视性能。

(2)通过降低应答速率，使发射机不过载，工作在额定值下，从而保护了发射机。

现有技术实现多采用模拟方式实现，图1为某型应答机的AOC功能电路，现有技术主要包含AOC鉴别及积分放大两个单元：AOC鉴别单元监测来自编码板的发射门信号(SIF_GATE及M2E_GAE)进行判别(是否过载)，当过载后生成指示信号至积分放大单元；积分放大单元对过载信号进行积分放大后生成门限控制信号至接收控制单元。

现有技术采用模拟电路设计，设计实施中采用了可调变阻器、放大器，比较器等模拟器件，工程上主要存在以下问题：

(1)参数不稳定：由于模拟电路的固有缺陷，在高低温情况下及长时间使用情况下，参数改变较大。

(2)调试困难：该模拟电路调试时须调试4个可变电阻，须专业调试工才能胜任。

(3)不便于系统集成：随着航空电子技术的发展，多采用数字技术进行调制、解调、译码、编码等，现有技术很难实现数字集成。

发明内容

针对背景技术的技术缺陷，为适应现在及未来综合航电的发展趋势，基于FPGA设计了一种数字AOC方法和装置。

本发明的目的是通过以下技术方案来实现的：

一种基于FPGA的应答机数字AOC处理方法，将数字AOC装置作为应答机数字解调调制单元的一部分，用于生成门限控制信号，控制视频处理单元的灵敏度。

作为优选方式，AOC装置的工作过程如下：

a)数字AOC装置检测来自编解码单元的应答指示信号；

b)当发现过载时，生成门限控制信号至视频处理单元；

c)当无过载时，控制视频处理单元迅速恢复灵敏度。

作为优选方式，数字AOC装置由部件1：过载检测单元及部件2：门限控制单元组成，功能如下：

部件1：通过对应答信号进行检测，检测是否过载，当检测到过载后，生成过载控制信号；

部件2：当收到过载控制信号后，降低灵敏度(增加门限控制信号)，当无过载控制信号，恢复灵敏度(减小门限控制信号至灵敏度)。

作为优选方式，过载检测单元：

过载检测单元应及时准确的输出过载指示信号，为了使系统响应迅速，设定检测上报周期为5ms，为了使系统检测准确，设定检测100ms内的应答脉冲；

过载检测单元包含部件1-1：10ms计数单元、部件1-2：FIFO、部件1-3：过载判别，各部分功能如下：

部件1-1：计算10ms内的应答数字，每10ms生成1个计数值；

部件1-2：对10ms计数值进行缓存(采用10级FIFIO结构)；

部件1-3：统计100ms内应答个数，每10ms生成一个过载指示(当过载时，生成一个过载指示脉冲，否则无脉冲输出)。

作为优选方式，门限控制单元：用于当发现过载信号后，快速升高门限，使灵敏度降低，从而过滤掉小信号，保留大信号，使系统免于过载；当未过载时，将灵敏度迅速降低至MTL。

作为优选方式，

门限控制单元采用状态机设计，共有五个状态：

状态0：初始状态，默认状态为应答机的灵敏度，检测到过载后，转至状态1；

状态1：门限升高状态，门限升高后，转至状态2；

状态2：12ms计时_升高状态，启动12ms计时，期间检测到过载，转至状态1，否则12ms后转至状态3；

状态3：门限降低状态，门限降低后，转至状态4；

状态4：12ms计时_降低状态：启动12ms计时，期间检测到过载，转至状态1；否则12ms后若门限>MTL，转至状态3，若门限≤MTL，转至状态0。

作为优选方式，

门限上升速率计算：

当检测到过载后，每10ms会抬升一次门限，抬升值为1dB，上升速率约为0.1dB/ms；

门限下降速率计算：

当不过载后，每12ms会降低一次门限，抬升值为1dB，下降速率为1/12dB/ms(约0.083dB/ms)；

通过计算的上升速率及下降速率满足DoD AIMS 03-1000A对上升/下降速率的要求：

上升速率：(0.075～0.1)dB/ms；

下降速率：(0.075～0.1)dB/ms。

一种基于FPGA的应答机数字AOC装置，数字AOC装置作为应答机数字解调调制单元的一部分，用于生成门限控制信号，控制视频处理单元的灵敏度；

AOC装置的工作过程如下：

a)数字AOC装置检测来自编解码单元的应答指示信号；

b)当发现过载时，生成门限控制信号至视频处理单元；

c)当无过载时，控制视频处理单元迅速恢复灵敏度；

所述的基于FPGA的应答机数字AOC装置包括：

过载检测单元，通过对应答信号进行检测，检测是否过载，当检测到过载后，生成过载控制信号；

门限控制单元组成，当收到过载控制信号后，降低灵敏度(增加门限控制信号)，当无过载控制信号，恢复灵敏度(减小门限控制信号至灵敏度)。

作为优选方式，过载检测单元应及时准确的输出过载指示信号，为了使系统响应迅速，设定检测上报周期为5ms，为了使系统检测准确，设定检测100ms内的应答脉冲；

过载检测单元包含部件1-1：10ms计数单元、部件1-2：FIFO、部件1-3：过载判别，各部分功能如下：

部件1-1：计算10ms内的应答数字，每10ms生成1个计数值；

部件1-2：对10ms计数值进行缓存(采用10级FIFIO结构)；

部件1-3：统计100ms内应答个数，每10ms生成一个过载指示(当过载时，生成一个过载指示脉冲，否则无脉冲输出)。

作为优选方式，门限控制单元采用状态机设计，共有五个状态：

状态0：初始状态，默认状态为应答机的灵敏度，检测到过载后，转至状态1；

状态1：门限升高状态，门限升高后，转至状态2；

状态2：12ms计时_升高状态，启动12ms计时，期间检测到过载，转至状态1，否则12ms后转至状态3；

状态3：门限降低状态，门限降低后，转至状态4；

状态4：12ms计时_降低状态：启动12ms计时，期间检测到过载，转至状态1；否则12ms后若门限>MTL，转至状态3，若门限≤MTL，转至状态0。

本发明的有益效果是：

现有技术基于FPGA实现，与现有技术相比，本发明的有益效果是：

(1)性能参数稳定：采用了数字电路实现，设计时采用同步逻辑设计，运行受环境影响较小，可靠稳定；

(2)调试简单：采用数字电路后，参数固化在程序中，无需调试；

(3)便于系统集成：由于采用数字逻辑实现，便于与其他数字处理逻辑集成，减少设备尺寸、重量、功耗，提升设备经济性；

(4)该模块上升速率为0.1dB/ms，下降速率为0.083dB/ms，满足DoD AIMS03-1000A的要求。

附图说明

为了更清楚地说明本发明实施方式的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为现有技术采用的模拟电路；

图2为数字AOC装置外部接口关系图；

图3为数字AOC装置组成；

图4为过载检测功能框图；

图5为门限控制单元状态转换图。

具体实施方式

下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。

为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。

实施例一

如图2所示，一种基于FPGA的应答机数字AOC处理方法，将数字AOC装置(图2中为数字AOC单元)作为应答机数字解调调制单元的一部分，用于生成门限控制信号，控制视频处理单元的灵敏度。

AOC装置的工作过程如下：

a)数字AOC装置检测来自编解码单元的应答指示信号；

b)当发现过载时，生成门限控制信号至视频处理单元；

c)当无过载时，控制视频处理单元迅速恢复灵敏度。

如图3所示，数字AOC装置由部件1：过载检测单元及部件2：门限控制单元组成，功能如下：

部件1：通过对应答信号进行检测，检测是否过载，当检测到过载后，生成过载控制信号；

部件2：当收到过载控制信号后，降低灵敏度(增加门限控制信号)，当无过载控制信号，恢复灵敏度(减小门限控制信号至灵敏度)。

过载检测单元：

过载检测单元应及时准确的输出过载指示信号，为了使系统响应迅速，设定检测上报周期为5ms，为了使系统检测准确，设定检测100ms内的应答脉冲；

过载检测单元结构如图4所示，主要包含部件1-1：10ms计数单元、部件1-2：FIFO、部件1-3：过载判别，各部分功能如下：

部件1-1：计算10ms内的应答数字，每10ms生成1个计数值；

部件1-2：对10ms计数值进行缓存(采用10级FIFIO结构)；

部件1-3：统计100ms内应答个数，每10ms生成一个过载指示(当过载时，生成一个过载指示脉冲，否则无脉冲输出)。

门限控制单元：用于当发现过载信号后，快速升高门限，使灵敏度降低，从而过滤掉小信号，保留大信号，使系统免于过载；当未过载时，将灵敏度迅速降低至MTL。

如图5所示，门限控制单元采用状态机设计，共有五个状态：

状态0：初始状态，默认状态为应答机的灵敏度，检测到过载后，转至状态1；

状态1：门限升高状态，门限升高后，转至状态2；

状态2：12ms计时_升高状态，启动12ms计时，期间检测到过载，转至状态1，否则12ms后转至状态3；

状态3：门限降低状态，门限降低后，转至状态4；

状态4：12ms计时_降低状态：启动12ms计时，期间检测到过载，转至状态1；否则12ms后若门限>MTL，转至状态3，若门限≤MTL，转至状态0。

系统性能分析/计算

门限上升速率计算：

当检测到过载后，每10ms会抬升一次门限，抬升值为1dB，上升速率约为0.1dB/ms；

门限下降速率计算：

当不过载后，每12ms会降低一次门限，抬升值为1dB，下降速率为1/12dB/ms(约0.083dB/ms)；

通过计算的上升速率及下降速率满足DoD AIMS 03-1000A对上升/下降速率的要求：

上升速率：(0.075～0.1)dB/ms；

下降速率：(0.075～0.1)dB/ms。

实施例二

一种基于FPGA的应答机数字AOC装置，数字AOC装置作为应答机数字解调调制单元的一部分，用于生成门限控制信号，控制视频处理单元的灵敏度；

AOC装置的工作过程如下：

a)数字AOC装置检测来自编解码单元的应答指示信号；

b)当发现过载时，生成门限控制信号至视频处理单元；

c)当无过载时，控制视频处理单元迅速恢复灵敏度；

所述装置包括：

过载检测单元，通过对应答信号进行检测，检测是否过载，当检测到过载后，生成过载控制信号；

门限控制单元组成，当收到过载控制信号后，降低灵敏度(增加门限控制信号)，当无过载控制信号，恢复灵敏度(减小门限控制信号至灵敏度)。

过载检测单元应及时准确的输出过载指示信号，为了使系统响应迅速，设定检测上报周期为5ms，为了使系统检测准确，设定检测100ms内的应答脉冲；

过载检测单元结构如图4所示，主要包含部件1-1：10ms计数单元、部件1-2：FIFO、部件1-3：过载判别，各部分功能如下：

部件1-1：计算10ms内的应答数字，每10ms生成1个计数值；

部件1-2：对10ms计数值进行缓存(采用10级FIFIO结构)；

部件1-3：统计100ms内应答个数，每10ms生成一个过载指示(当过载时，生成一个过载指示脉冲，否则无脉冲输出)。

门限控制单元采用状态机设计，共有五个状态：

状态0：初始状态，默认状态为应答机的灵敏度，检测到过载后，转至状态1；

状态1：门限升高状态，门限升高后，转至状态2；

状态2：12ms计时_升高状态，启动12ms计时，期间检测到过载，转至状态1，否则12ms后转至状态3；

状态3：门限降低状态，门限降低后，转至状态4；

状态4：12ms计时_降低状态：启动12ms计时，期间检测到过载，转至状态1；否则12ms后门限>MTL(最低触发门限)，转至状态3，若门限≤MTL，转至状态0。

由于本实施例所介绍的装置为实施本发明实施例中一种基于FPGA的应答机数字AOC处理方法所采用的装置，故而本发明实施例中所介绍的方法，本领域所属技术人员能够了解本实施例的装置的具体实施方式以及各种变化形式，所以在此对于装置如何实现本发明实施例中的方法不再详细介绍。只要本领域所属技术人员实施本发明实施例中的方法所采用的设备，都属于本发明的保护范围。

本发明整体架构可采用FPGA实现，可靠性高、便与集成、经济性好；为提高过载检测的速度与精度的矛盾问题，本发明设计了基于FIFO的过载检测(图4)；为实现灵敏度的自动抬升与降低，发明了状态机(图5)。

本领域的所属技术人员清楚，本发明的实施例可以为方法、系统、或计算机程序的产品。因此，本发明可采用完全硬件实施例、完全软件实施例或软硬件结合的实施例形式。而且，本发明可采用在一个或多个其中含有计算机程序代码的存储介质(包括磁盘存储器、CD-ROM、光学存储器)上实施的计算机程序产品。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

本发明具有以下几个优点：

(1)性能参数稳定：采用了数字电路实现，设计时采用同步逻辑设计，运行受环境影响较小，可靠稳定；

(2)调试简单：采用数字电路后，参数固化在程序中，无需调试；

(3)便于系统集成：由于采用数字逻辑实现，便于与其他数字处理逻辑集成，减少设备尺寸、重量、功耗，提升设备经济性。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，应当指出的是，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种基于FPGA的应答机数字AOC处理方法，其特征在于：将数字AOC装置作为应答机数字解调调制单元的一部分，用于生成门限控制信号，控制视频处理单元的灵敏度。

2.根据权利要求1所述的一种基于FPGA的应答机数字AOC处理方法，其特征在于，AOC装置的工作过程如下：

a)数字AOC装置检测来自编解码单元的应答指示信号；

b)当发现过载时，生成门限控制信号至视频处理单元；

c)当无过载时，控制视频处理单元迅速恢复灵敏度。

3.根据权利要求1所述的一种基于FPGA的应答机数字AOC处理方法，其特征在于：数字AOC装置由部件1：过载检测单元及部件2：门限控制单元组成，功能如下：

部件1：通过对应答信号进行检测，检测是否过载，当检测到过载后，生成过载控制信号；

部件2：当收到过载控制信号后，降低灵敏度，当无过载控制信号，恢复灵敏度。

4.根据权利要求3所述的一种基于FPGA的应答机数字AOC处理方法，其特征在于，过载检测单元：

过载检测单元设定检测上报周期为5ms，设定检测100ms内的应答脉冲；

过载检测单元包含部件1-1：10ms计数单元、部件1-2：FIFO、部件1-3：过载判别，各部分功能如下：

部件1-1：计算10ms内的应答数字，每10ms生成1个计数值；

部件1-2：对10ms计数值进行缓存；

部件1-3：统计100ms内应答个数，每10ms生成一个过载指示。

5.根据权利要求3所述的一种基于FPGA的应答机数字AOC处理方法，其特征在于，门限控制单元：用于当发现过载信号后，快速升高门限，使灵敏度降低，从而过滤掉小信号，保留大信号，使系统免于过载；当未过载时，将灵敏度迅速降低至MTL。

6.根据权利要求3所述的一种基于FPGA的应答机数字AOC处理方法，其特征在于，

门限控制单元采用状态机设计，共有五个状态：

状态0：初始状态，默认状态为应答机的灵敏度，检测到过载后，转至状态1；

状态1：门限升高状态，门限升高后，转至状态2；

状态2：12ms计时_升高状态，启动12ms计时，期间检测到过载，转至状态1，否则12ms后转至状态3；

状态3：门限降低状态，门限降低后，转至状态4；

状态4：12ms计时_降低状态：启动12ms计时，期间检测到过载，转至状态1；否则12ms后若门限>MTL，转至状态3，若门限≤MTL，转至状态0。

7.根据权利要求3所述的一种基于FPGA的应答机数字AOC处理方法，其特征在于：

门限上升速率计算：

当检测到过载后，每10ms会抬升一次门限，抬升值为1dB，上升速率约为0.1dB/ms；

门限下降速率计算：

当不过载后，每12ms会降低一次门限，抬升值为1dB，下降速率为1/12dB/ms；

通过计算的上升速率及下降速率满足DoD AIMS 03-1000A对上升/下降速率的要求：

上升速率：(0.075～0.1)dB/ms；

下降速率：(0.075～0.1)dB/ms。

8.一种基于FPGA的应答机数字AOC装置，其特征在于，数字AOC装置作为应答机数字解调调制单元的一部分，用于生成门限控制信号，控制视频处理单元的灵敏度；

AOC装置的工作过程如下：

a)数字AOC装置检测来自编解码单元的应答指示信号；

b)当发现过载时，生成门限控制信号至视频处理单元；

c)当无过载时，控制视频处理单元迅速恢复灵敏度；

所述装置包括：

过载检测单元，通过对应答信号进行检测，检测是否过载，当检测到过载后，生成过载控制信号；

门限控制单元组成，当收到过载控制信号后，降低灵敏度，当无过载控制信号，恢复灵敏度。

9.根据权利要求8所述的一种基于FPGA的应答机数字AOC装置，其特征在于：过载检测单元设定检测上报周期为5ms，设定检测100ms内的应答脉冲；

过载检测单元包含部件1-1：10ms计数单元、部件1-2：FIFO、部件1-3：过载判别，各部分功能如下：

部件1-1：计算10ms内的应答数字，每10ms生成1个计数值；

部件1-2：对10ms计数值进行缓存；

部件1-3：统计100ms内应答个数，每10ms生成一个过载指示。

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