CN110739211B - 使用等离子体改性的介电材料的选择性循环干式蚀刻工艺 - Google Patents

使用等离子体改性的介电材料的选择性循环干式蚀刻工艺 Download PDF

Info

Publication number
CN110739211B
CN110739211B CN201910653943.7A CN201910653943A CN110739211B CN 110739211 B CN110739211 B CN 110739211B CN 201910653943 A CN201910653943 A CN 201910653943A CN 110739211 B CN110739211 B CN 110739211B
Authority
CN
China
Prior art keywords
plasma
carbon
etching
etch
modified layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910653943.7A
Other languages
English (en)
Other versions
CN110739211A (zh
Inventor
R·H·J·沃乌尔特
小林伸好
堤隆嘉
堀胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ASM IP Holding BV
Original Assignee
ASM IP Holding BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ASM IP Holding BV filed Critical ASM IP Holding BV
Publication of CN110739211A publication Critical patent/CN110739211A/zh
Application granted granted Critical
Publication of CN110739211B publication Critical patent/CN110739211B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00595Control etch selectivity
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0227Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0245Pretreatment of the material to be coated by cleaning or etching by etching with a plasma
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B31/00Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08Etching
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08Etching
    • C30B33/12Etching in gas atmosphere or plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Geometry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

在一些实施例中,通过化学原子层蚀刻在反应室中相对于衬底的第二表面选择性循环(任选地干式)蚀刻所述衬底的第一表面包含使用第一等离子体形成改性层并蚀刻所述改性层。所述第一表面包含碳和/或氮化物,而所述第二表面不包含碳和/或氮化物。

Description

使用等离子体改性的介电材料的选择性循环干式蚀刻工艺
技术领域
本申请涉及蚀刻工艺,更具体地涉及含碳(和/或含氮)材料相对于不含碳(或不含氮化物)材料的选择性蚀刻工艺。
背景技术
如SiO2和SiN的介电材料已经在半导体中用作互连件、扩散阻挡层和蚀刻硬掩模的层间电介质。传统的蚀刻工艺严重依赖于反应离子蚀刻(RIE)。由于蚀刻速率高,RIE有利于蚀刻厚电介质(>100nm),但是对于薄电介质(<100nm)的蚀刻,蚀刻选择性和均匀性的精确控制相对困难。
发明内容
在一些实施例中,通过化学原子层蚀刻在反应室中相对于衬底的第二表面选择性循环蚀刻衬底的第一表面包含使用第一等离子体形成改性层并蚀刻改性层。第一表面包含碳和/或氮化物,而第二表面不包含碳和/或氮化物。在一些实施例中,第一表面包含氧化物,而第二表面不包含氧化物。
在一些实施例中,提供了与不含碳(和/或不含氮)材料相比的含碳(和/或氮化物)材料的选择性和均匀的循环蚀刻工艺。所述方法包含提供包含碳(和/或氮化物)的第一表面,提供缺少碳(和/或氮化物)的第二表面,并且用以下中的至少一种处理第一和第二表面:a)使用离子和/或自由基进行等离子体辅助工艺以形成等离子体改性层,或b)与反应气体进行热反应以形成等离子体改性层。所述方法进一步包含用以下中的至少一种处理第一和第二表面:c)利用含氟或含氯等离子体(或通常利用卤素源)对改性层进行等离子体蚀刻,d)利用含氢等离子体对改性层进行等离子体蚀刻,以及e)利用含氟或含氯气体对改性层进行热蚀刻。
附图说明
图1是示出根据所公开技术的一个实施例的衬底的加工的工艺流程图。
图2A-2C是STEM照片,其示出在曝露于H2等离子体之后在SiN和SiC上而非在SiO上形成改性层。图2中的结构是H2等离子体曝露在SiC、SiN和SiO上的结果。图2显示了SiN和SiC的改性。与图9结合,这表明通过改变等离子体,可以调节SiN、SiC和SiO之间的蚀刻选择性。
图3是示出使用具有H2等离子体和氟自由基的原子层蚀刻的SiO、SiCOH、SiC和SiN的蚀刻厚度的图式。
图4A是示出改变衬底偏置对每循环蚀刻厚度(EPC)的影响的图式。
图4B是比较改变SF6微波等离子体时间对移除表面氧化物之前和之后的每循环蚀刻厚度(EPC)的影响的图式。
图5A是示出在H2等离子体曝露之后在SiN凹陷图案上的改性层形成的STEM照片。
图5B是图5A的STEM高对比度图像。
图5C是示出作为施加偏置的函数的改性层厚度的图式。
图6A-6C是STEM照片,其示出在两个循环之后在等离子体改性步骤期间施加在SiN上的偏置对蚀刻轮廓的影响。
图7A是示出作为偏差的函数的EPC的图式。
图7B是示出作为偏置的函数的蚀刻各向异性的图式。
图8A是示出作为施加N2等离子体和氟自由基的时间的函数的蚀刻厚度的图式。
图8B是描绘SiN与SiC之间的蚀刻选择性的图式。
图9A-9C是STEM照片,其示出在N2等离子体曝露之后在SiC上而非在SiN或SiO上形成改性层。图9中的结构是SiC的N2等离子体曝露的结果。与图2结合,这表明通过改变等离子体,可以调节SiN、SiC和SiO之间的蚀刻选择性。
图10A-10I是示出根据本发明的一个实施例的加工衬底的方法的截面图。
图11是提供关于作为SF6微波等离子体曝露时间和偏置的函数的蚀刻厚度的指导的图式。
具体实施方式
存在各种电介质的RIE(反应离子蚀刻)方法。然而,许多这些RIE方法提供有限的蚀刻选择性和均匀性控制,这对于可能延伸超过10nm的可能的未来技术节点是不够的。另外,如上所述,RIE有利于厚电介质的蚀刻,但是对于薄电介质(<100nm)的蚀刻,蚀刻选择性和均匀性的精确控制是相对困难的。这在含碳材料(如SiC、SiCN、SiCO和SiCOH)中甚至更加困难,并且目前没有合适的原子层蚀刻工艺可用于解决这些问题。
本文提供的一些实施例使用其它化学物质和/或提供改进的工艺控制。本文提供的一些实施例提供了关于含碳(和/或氮化物)的材料相对于缺少碳的材料(或包括氧化物涂层和/或缺少氮化物的材料)的原子层蚀刻的蚀刻选择性的方法。一些实施例提供了关于含氧化物的材料相对于缺少氧化物的材料的原子层蚀刻的蚀刻选择性的方法。
在一些实施例中,提供了一种选择性蚀刻膜的方法。完成膜的蚀刻,使得与第二表面相比,第一表面被相对更多地蚀刻。这可以通过原子层蚀刻在反应室中完成。在一些实施例中,这通过使用第一等离子体形成改性层然后蚀刻改性层来实现。所述方法可包含一个或多个循环干式蚀刻工艺。为了选择性,第一表面可包含碳(和/或氮化物),而第二表面不含碳(和/或氮化物)(例如,相对地无碳和/或将包括氧化物涂层)。
图1是示出加工衬底的一些实施例的工艺流程图。将膜提供到衬底上100。在衬底上(在膜上方)进行等离子体改性102。吹扫反应气体104,随后使衬底(和膜)经受氟等离子体蚀刻106。吹扫反应气体108。这在膜表面的第一部分含有碳(和/或氮化物)且膜表面的第二部分不含碳(和/或氮化物)时引起选择性干式蚀刻110。等离子体改性102、吹扫反应气体104、氟等离子体蚀刻106以及吹扫反应气体108可以是循环的。也就是说,选择性干式蚀刻110可以重复至少一次并且任选地重复多次。可以重复循环蚀刻,直到获得所需的层厚度。
图2A-2C是STEM照片,其示出在曝露于H2等离子体以形成改性层之后的SiN、SiC和SiO层。在H2等离子体之前没有移除表面氧化物。通过在CCP型反应器中产生的SF6等离子体移除表面氧化物。通过PECVD在300℃下在Si衬底上沉积这些厚度为30nm的SiN、SiC和SiO膜。图2A示出了在SiN上形成改性层。图2B示出了在SiC上形成改性层。在2Pa下在100W的RF功率下进行H2等离子体改性。因为在H2等离子体之前没有移除表面氧化物,所以在图2B中在SiC顶部可以看到两层。图2C示出了在SiO上没有形成改性层。可以通过氟等离子体曝露(或本文提供的任何其它蚀刻选项)来移除改性层。
图3是示出使用具有H2等离子体和氟自由基的原子层蚀刻的SiO、SiCOH、SiC和SiN的蚀刻厚度的图式。通过PECVD或ALD将Si、SiOCH、SiC、SiN膜沉积在Si衬底上。蚀刻厚度是施加SF6微波等离子体的时间的函数。在移除表面氧化物之后,可以蚀刻SiN、SiC和SiCOH,在不同化合物之间具有选择性。可以观察到,蚀刻厚度最初作为SF6微波等离子体时间的函数快速增加,但是在更长的曝露时间内逐渐饱和,表明蚀刻工艺的自限性行为。
通过改变H2等离子体偏置功率、压力或预处理,可以调整材料之间的选择性。对于SiN,需要移除表面氧化物以获得蚀刻。对于SiC,不需要移除表面氧化物。因此,可以通过不进行预清洁处理来增加SiN与SiC之间的选择性。换句话说,原子层蚀刻受到表面氧化物的存在的强烈影响。因此,在改性等离子体和F自由基蚀刻工艺中应从等离子体中避免氧物种,因为氧夹杂物容易形成表面氧化物,这导致对蚀刻的抑制。
图4A是示出改变衬底偏置对每循环蚀刻厚度(“EPC”)的影响的图式。随着H2偏置功率的增加,SiC的EPC增加高于SiN的EPC增加。图4B是示出改变预处理对EPC的影响的图式。随着SF6微波等离子体的时间延长,SiC的EPC增加并逐渐饱和。对于SiC,与移除表面氧化物时相比,当不移除表面氧化物时,EPC略高。随着SF6微波等离子体的时间延长,当存在表面氧化物时,SiN的EPC不会增加。对于SiN,与不移除表面氧化物相比,当移除表面氧化物时,EPC更高。随着SF6微波等离子体的时间延长,当不移除表面氧化物时SiC与SiN的EPC之间的差异变得更大,这有助于SiC与SiN之间的蚀刻选择性。随着偏置功率的增加,EPC以不同的速率增加。因此,改变偏置功率可以进一步允许第一表面与第二表面之间的更大选择性。本文进一步预期,随着施加等离子体的时间延长,EPC以不同的速率增加。在一些实施例中,选择性蚀刻可以在超过两个不同表面之间发生。在一些实施例中,2、3、4、5、6个或更多个不同的表面可以均以不同的选择性蚀刻。
图5A是STEM照片,其示出由H2等离子体改性形成的改性层,其形成在SiN凹陷图案上。通过PEALD在300℃下在Si凹陷图案上沉积20nm厚的SiN膜。图5B是STEM照片,其示出图5A的高对比度图像。图5C是示出作为施加偏置的函数的改性层厚度的图式。
图6A-6C是STEM照片,其示出在两个ALE循环之后在等离子体改性步骤期间施加在SiN上的偏置对蚀刻轮廓的影响。图6A示出了在两个ALE循环之后施加0W的偏置时的等离子体改性。图6B示出了在两个ALE循环之后施加10W的偏置时的等离子体改性。图6C示出了在两个ALE循环之后施加20W的偏置时的等离子体改性。在所有图6A-6C中,在施加偏置之前进行移除氧化物的预清洁步骤。在一些实施例中,在需要时,可以在蚀刻之前添加初始轮廓。在一些实施例中,顶表面上的厚度随着偏置的增加而减小,而侧表面上的厚度受影响较小。
图7A是示出在凹陷图案的不同部分上的等离子体改性步骤期间作为偏置的函数的SiN的EPC的图式。凹陷图案的平面部分具有最高的每循环蚀刻,凹陷图案的顶部部分具有第二高的每循环蚀刻,凹陷图案的底部部分具有第三高的每循环蚀刻,左侧壁具有第二低的每循环蚀刻,而右侧壁具有最低的每循环蚀刻。图7B是示出作为施加到SiN的偏置的函数的蚀刻各向异性的图式。随着H2等离子体偏置的增加,蚀刻各向异性增加。在图7A和图7B两个图中,在用H2等离子体偏置处理之前,衬底经历预清洁步骤以移除表面氧化物。本文预期当施加偏置时EPC对于不同材料是不同的,并且随着偏置增加,EPC的增加对于不同材料是不同的。
图8是示出在N2等离子体处理之后SiC的蚀刻厚度随SF6微波等离子体的时间变化的图式。N2等离子体处理在100W的RF功率、2Pa下或在50WN2等离子体、2Pa下或在25WN2等离子体、2Pa下进行。随着N2等离子体处理的RF功率增加,SiC的蚀刻厚度增加。
图9A-9C是STEM照片,其示出在N2等离子体曝露之后在SiC上而非在SiN或SiO上形成改性层。图9A示出了在SiN上没有形成改性层。图9B示出了在SiC上形成改性层。图9C示出了在SiO上形成改性层。在改性之前未移除表面氧化物。因为对于SiN没有观察到改性层,所以在N2等离子体处理之后可以观察到SiC与SiN之间的蚀刻选择性。可以通过氟等离子体曝露来移除改性层。
如本文所述,当SiC曝露于N2等离子体或H2等离子体时,在SiC上形成改性层。当SiO曝露于N2和H2等离子体时,在SiO上不形成改性层。在SiN上形成的改性层曝露于H2等离子体,但不曝露于N2等离子体。本文预期通过改变等离子体来源,可以影响两种材料之间的蚀刻选择性。本文还预期通过增加预清洁步骤,例如移除氧化物层,也可以影响两种材料之间的蚀刻选择性。
图10A-10I是凹陷图案的横截面图,其示出根据本发明的一个实施例的用于使用自对准间隔物和块图案化加工衬底的方法。如图10A所示,通过热ALD在衬底200上沉积Al2O3层202。如图10B所示,通过PEALD将SiO2层204沉积在Al2O3层202上。如图10C所示,通过常规ArF浸没式光刻和原子层蚀刻来图案化SiO2层204以形成图案化的SiO2206。Al2O3202用于在SiO2的原子层蚀刻中的蚀刻停止层。
在图10D中,通过等离子体增强原子层沉积(PEALD)在图案化的SiO2206上共形地沉积SiN层208。图案化的SiO2206位于Al2O3层202的顶部,Al2O3层202位于衬底200的顶部上。在图10E中,使用间隔物图案化进行具有H2等离子体改性和F自由基蚀刻的SiN层208的循环干式蚀刻,使得保留图案化的SiN层210。图案化的SiN层210位于Al2O3层202的顶部,Al2O3层202位于衬底200的顶部上。在图10F中,SiC 212通过用于围绕SiN图案210的间隙填充工艺的CVD沉积。通过CMP(化学机械抛光)移除平坦区域中的SiC 212以形成SiC间隙填充。SiC212间隙填充,图案化的SiN层和图案化的SiO2206位于Al2O3层202的顶部,Al2O3层202位于衬底200的顶部上。
在图10G中,块图案化通过常规ArF浸没式光刻进行,并且通过使用H2等离子体改性和F自由基蚀刻的循环蚀刻来移除SiC以显露间隙214。间隙位于Al2O3层202的顶部,Al2O3层202位于衬底200的顶部上。在图10H中,通过ALD沉积ZnO 216,并且通过CMP移除平坦区域中的ZnO 216以形成ZnO间隙214。ZnO 216位于Al2O3层202的顶部,Al2O3层202位于衬底200的顶部上。在图10I中,通过原子层蚀刻移除SiO2206和SiC 212,其中由于高选择性,SiN206、ZrO 216、Al2O3202不被蚀刻。这导致图案化的SiN层210和ZnO 216位于Al2O3层202的顶部,Al2O3层202位于衬底200的顶部。衬底通常包含含Si的衬底,如Si、SiO2、SiCN、SiOC、SiOCH。通过在这些膜作为硬掩模的情况下使用原子层蚀刻,将衬底图案化为SADP(自对准双重图案)和SAB(自对准块)工艺。在此实施例中,使用H2等离子体改性和F或Cl自由基的原子层蚀刻与各种电介质(如Al2O3、SiO2、SiN、SiC和ZrO)之中的高蚀刻选择性一起使用。
在一些实施例中,第一等离子体可以是含氢等离子体。例如,含氢等离子体包含H2、NH3、H2/Ar或H2/N2。在一些实施例中,第一等离子体(用于产生改性层)可以是氢、氦和/或含氮化物的等离子体。在一些实施例中,改性层的等离子体蚀刻可以通过含氟或含氯的等离子体或含氟或含氯的气体来实现。
在一些实施例中,改性层的后续蚀刻可包括利用含氟或含氯气体进行热蚀刻。例如,含氟气体可包含XeF2或HF。通过使用含有氟的等离子体的方法也可以进行改性层的蚀刻。例如,含氟等离子体可包含SF6或NF3,且含氯等离子体可损害BCl3或SOCl2。含氟和含氯的等离子体可以利用微波等离子体来源产生。
上述蚀刻工艺可以在第一表面与第二表面之间产生高选择性。例如,当第一表面包含碳(和/或氮化物)并且第二表面不包含碳(和/或氮化物)时,干式蚀刻工艺可产生含碳(和/或含氮化物)的第一表面相对于不含碳(和/或不含氮化物)的第二表面之间的高选择性。
含碳(和/或含氮化物)材料可进一步包含硅。例如,含碳和硅的材料可包括SiC、SiCN或SiCOH。含碳(和/或含氮化物)材料可进一步包含金属。在一些实施例中,蚀刻程度也可以在不同的含碳(和/或氮化物)材料之间具选择性。也就是说,例如,第一表面可以是第一含碳(和/或氮化物)材料,而第二表面可以是不同的含碳(和/或氮化物)材料。在一些实施例中,第一表面是SiN或SiC,而第二表面是例如SiCOH。在一些实施例中,第一表面是SiCOH或SiC,而第二表面是SiO。在一些实施例中,含碳(和/或氮化物)的表面也可包括金属。在一些实施例中,含有碳(和/或氮化物)和金属的材料可包括TiC、HfC、WC或MoC。在一些实施例中,含有碳(和/或氮化物)和金属的材料可包括TiN、HfN等,用于将H2等离子体与F等离子体组合使用。在一些实施例中,只要金属氟化物是挥发性的,就可以蚀刻材料。在一些实施例中,可以使用第三反应步骤。例如,通过Ar离子轰击移除表面氟化物,或与另一种化学物质反应产生挥发性产物。
在一些实施例中,第二表面(例如,不含碳和/或不含氮化物)可包含含有氧化物或氮化物、或氧化物和氮化物的组合的材料。例如,含氧化物材料可包括氧化钛、氧化铪、氧化钨或氧化钼。
在一些实施例中,可通过选择两个表面的所需相对组成来实现任何所需的选择性水平。选择性可以表示为通过[(第一表面上的蚀刻)-(第二表面上的蚀刻)]/(第一表面上的蚀刻)计算的百分比。例如,含碳(和/或氮化物)的第一表面相对于不含碳(和/或不含氮化物)的第二表面的选择性可表示为[含碳第一表面上的蚀刻-不含碳(和/或不含氮化物)第二表面上的蚀刻/含碳(和/或氮化物)第一表面上的蚀刻。在一些实施例中,EPC可用作第一表面上的蚀刻或第二表面上的蚀刻的量度。
第一表面相对于第二表面的选择性蚀刻可以意味着选择性优选超过50%、55%、60%、65%、70%、75%、80%、90%,并且在一些情况下选择性可以超过95%甚至超过98%。在一些实施例中,选择性可以是99%、99.9%、99.99%或甚至更高。在一些实施例中,虽然可以将第一表面识别为被蚀刻,但是对于第二表面没有观察到可检测的或统计上显著的蚀刻。
在一些实施例中,循环干式蚀刻(或湿式蚀刻)工艺可包含用含氮化物的等离子体改性衬底。例如,含氮化物的等离子体可包含N2或N2/Ar。循环干式蚀刻工艺可以重复超过一次。
在一些实施例中,与等离子体蚀刻工艺相对,本文公开的原子层蚀刻(“ALE”)方法是热蚀刻工艺。因此,不需要在ALE蚀刻循环中使用等离子体反应物。虽然被称为热ALE工艺以区分使用等离子体反应物的工艺,但在一些实施例中,ALE反应可具有零活化能,且因此可能不需要任何额外的热能。因此,不使用等离子体反应物的这种反应在本文中也可称为化学蚀刻工艺。在某些情况下,热ALE方法可能比等离子体ALE方法更理想,因为热ALE方法对底层衬底的损害较小。此外,热ALE方法允许各向同性蚀刻非视距(NLOS)特征。因此,本文提供的所有等离子体方法也可以换成热ALE方法。
在一些实施例中,在每轮蚀刻之后,从衬底表面附近移除过量的反应物和任何反应副产物。借助于吹扫气体和/或真空,可以从衬底或衬底表面附近移除过量的反应物和任何反应副产物。在一些实施例中,通过例如用惰性气体吹扫从反应空间中移除过量的反应物和/或反应物副产物。在一些实施例中,可移动衬底以便于从衬底或衬底表面附近移除反应物和/或反应物副产物,例如,通过将衬底移动到不同的反应室。
在一些实施例中,在循环干式蚀刻工艺期间,在等离子体改性之后和氟等离子体蚀刻之后,吹扫反应物气体。在一些实施例中,在等离子体改性之后吹扫反应气体。在一些实施例中,在氟等离子体蚀刻之后吹扫反应气体。在一些实施例中,在循环干式蚀刻工艺中多次重复吹扫反应气体。
在一些实施例中,蚀刻工艺的保形性可以非常好,并且可以从三维结构的所有表面均匀地移除材料。在一些实施例中,竖直蚀刻的保形性大于约90%并且水平蚀刻的保形性大于约92%。在一些实施例中,竖直开口中的蚀刻的保形性为约50%或更高,约75%或更高,约85%或更高,约90%或更高,约95%或更高,约98%或更高,约99%或更高,且甚至高达约100%。在一些实施例中,在水平延伸(例如,从竖直开口水平延伸)的开口中蚀刻的保形性为约50%或更高,约75%或更高,约85%或更高,约90%或更高,约95%或更高,约98%或更高,约99%或更高,且甚至高达约100%。在一些实施例中,3D结构(如水平或横向腔)的保形性可以大于50%,或大于80%,或甚至大于90%,或甚至大于99%,且甚至大约100%。在一些实施例中,保形性可为约100%。
在一些实施例中,将包含待蚀刻材料的衬底(如半导体工件)装载到反应空间或反应器中。在一些实施例中,反应器可以是群集工具的一部分,集成电路形成中的各种不同过程在群集工具中执行。在一些实施例中,使用流动型反应器。在一些实施例中,使用错流反应器。在一些实施例中,使用淋浴头型反应器。在一些实施例中,使用空间分隔反应器。在一些实施例中,使用大批量制造能力的单晶片原子层沉积反应器。在一些实施例中,使用包含多种底物的间歇式反应器。在一些实施例中,晶片卡盘被偏置。在一些实施例中,所用的等离子体是原位等离子体。在一些实施例中,蚀刻是间隔物蚀刻并且是定向的。
可以使用的合适反应器的实例包括可商购的设备,例如F-
Figure BDA0002136228200000091
反应器、F-
Figure BDA0002136228200000094
反应器、
Figure BDA0002136228200000097
反应器(例如
Figure BDA0002136228200000093
2000和
Figure BDA0002136228200000092
3000)、
Figure BDA0002136228200000095
反应器和
Figure BDA0002136228200000098
400串联反应器,可从亚利桑那州凤凰城(Phoenix,Arizona)的ASM America,Inc.和荷兰阿尔梅勒(Almere,Netherlands)的ASM Europe B.V.获得。其它可商购的反应器包括来自ASM Japan K.K(日本东京(Tokyo,Japan)))的商品名为
Figure BDA0002136228200000096
XP和XP8的反应器。在一些实施例中,反应器是蚀刻反应器。
在一些实施例中,必要时,可以预处理工件的曝露表面以提供反应性位点以与ALE工艺的第一阶段反应。在一些实施例中,不需要单独的预处理步骤。在一些实施例中,对衬底进行预处理以提供所需的表面终止。在一些实施例中,用等离子体预处理衬底。
在一些实施例中,ALE在低于待蚀刻材料的沉积温度下执行。对于等离子体ALE,较低的温度更好,因为它避免了热蚀刻。在一些实施例中,ALE循环可在介于约20至约1200℃、约50至约800℃、约75至约600℃、约300℃至约500℃、或约350℃至约450℃范围内的温度下进行。在一些实施例中,温度高于约20、50或100℃,但低于约1000、800、600或500℃。在一些实施例中,循环在约450℃的温度下进行。
反应室中的压力通常为约10E-9托至约760托,或约0.001至约100托。然而,在某些情况下,压力将高于或低于此范围,如可由熟练的技术人员鉴于特定情况确定。在一些实施例中,使用小于2托的压力。在一些情况下,反应器可以在等温(例如热壁)或非等温(例如冷壁)条件下操作。在一些实施例中,反应器本身不与蚀刻化学物质相互作用,并且也可以不与衬底相互作用。在一些情况下,反应器可包括热壁、冷壁或暖壁型反应室。
在一些实施例中,ALE工艺具有约0.01至约
Figure BDA0002136228200000104
/循环的平均蚀刻速率。蚀刻速率定义为在每个循环后移除的材料量或膜厚度。在一些实施例中,可以如图所示调整蚀刻速率。出于实际原因,可以在1个蚀刻循环之后,在超过2个蚀刻循环之后或者在超过5个或甚至高于20个或有时高于50个循环之后计算蚀刻速率。在一些实施例中,每循环移除的材料量如果不是恒定的,则随时间变化是一致的。在一些实施例中,平均蚀刻速率为约0.05至约
Figure BDA0002136228200000102
/循环或0.1至约
Figure BDA0002136228200000103
/循环或在一些情况下甚至高于
Figure BDA0002136228200000101
/循环。
对于等离子体ALE,可以通过离子能量来调节蚀刻速率(例如,图5C和7A)。
在一些实施例中,蚀刻选择性,即从期望的表面/材料移除的材料与从非期望的表面/材料或表面/材料移除的材料(厚度、质量或原子/分子的量)的比率为大于约2:1,大于约3:1,大于约5:1,大于约7:1,大于约10:1,大于约15:1,大于约20:1,大于约30:1,大于约50:1,大于约100:1,大于约1000:1,大于约10,000比1,或者是可检测量的蚀刻量:不可检测的蚀刻量。在一些实施例中,没有从非所需表面/材料中移除大量材料。在一些实施例中,用于移除的所需表面包含碳和/或SiN(已移除其氧化表面)。在一些实施例中,非所需表面缺少碳,为SiO、氧化物或SiN(具有氧化物层)。
在一些实施例中,第一或第二反应物的流量可以等于或高于2sccm,可以等于或大于10sccm,或者有时甚至高于50sccm,或者可以高于100sccm或高于500sccm。在一些实施例中,第一反应物可以连续地流入反应室,而第二反应物间歇地流动。
在一些实施例中,循环蚀刻条件可包括:第一个半循环,CCP H2等离子体改性(曝露60秒),在100MHz、100W、100sccm、2Pa下;第二个半循环,微波SF6等离子体,在2.45GHz、50W、50sccm、2Pa(仅自由基)下,其可通过泵送/吹扫步骤分开,并且在25℃的衬底温度下。
在一些实施例中,等离子体改性工艺可以是30-500秒(例如,30、60、90、100、200、300、400、500秒或更长)。在一些实施例中,这可取决于离子能量和反应器设计,作为系统依赖性参数。在一些实施例中,等离子体改性工艺可以是在5-30MHz(例如,5、10、15、20、25或30MHz)下。在一些实施例中,等离子体改性工艺可以是在50-200W(例如50、60、70、80、90、100、110、120、130、140、150、160、170、180、190W或更高W)下。在一些实施例中,等离子体改性工艺可以是50-200sccm或更高(例如50、60、70、80、90、100、110、120、130、140、150、160、170、180、190、200sccm或更高)。在一些实施例中,等离子体改性工艺可以是0.1至10Pa,例如0.1、0.2、0.5、1、2、3、4、5、6Pa或更高Pa)。
在一些实施例中,第二工艺(其中蚀刻移除改性层)可以在1-6GHz(例如,1、2、3、4、5或6GHz)下。在一些实施例中,第二工艺(其中蚀刻移除改性层)可以在10-100W(例如,10、20、30、40、50、60、70、80、90或100W)下。在一些实施例中,第二工艺(其中蚀刻移除改性层)可以在10-100sccm(例如,10、20、30、40、50、60、70、80、90或100sccm)下。在一些实施例中,第二工艺(其中蚀刻移除改性层)可以在0.1至10Pa,例如0.1、0.2、0.5、1、2、3、4、5、6Pa或更高Pa)(仅自由基)下。
在一些实施例中,提供了含碳(和/或氮化物)材料的高选择性且均匀的循环(任选干式)蚀刻工艺。所述方法包含用以下中的至少一种处理一个或多个表面:a)使用离子和/或自由基进行等离子体辅助工艺,和/或b)与反应气体进行热反应。所述方法进一步包含以下中的至少一种:c)利用含氟等离子体对改性层进行等离子体蚀刻(任选地重复循环),和/或d)利用含氢等离子体对改性层进行重复循环(任选地重复循环),和/或e)利用含氟气体对改性层进行热蚀刻(任选地重复循环)。在一些实施例中,干式蚀刻工艺包含循环干式蚀刻工艺,其提供含碳(和/或氮化物)材料(将蚀刻)与不存在碳(和/或氮化物)的材料(例如氧化物和氮化物)之间的高选择性。
在一些实施例中,通过等离子体处理制备本文所述的改性层。在一些实施例中,经由使用离子和/或自由基的等离子体辅助工艺和/或使用反应气体的热反应制备改性层。
尽管在前面的描述中参考某些实施例说明了本发明,但是本发明并不局限于此。实际上,除了本文所示和所述的那些之外,本发明的各种修改对于本领域的技术人员而言从前面的描述将变得显而易见并且落入所附权利要求的范围内。本文引用的所有出版物、专利和专利申请均出于所有目的以全文引用的方式并入本文中,其程度如同每个单独的出版物、专利或专利申请被具体和单独地指出以引用的方式并入。在以下非限制性实例中提供了本发明的进一步细节。
实例1
在一些实施例中,通过首先使表面经受含H或含N等离子体以便在SiC表面上形成改性层,对含有第一SiC表面和第二SiO表面的膜进行干式蚀刻。改性层在SiC上而非在SiO上形成。利用XeF2或NbF5气体进行热蚀刻来蚀刻改性层。并且在十个原子层蚀刻循环之后,SiC相对于SiN的蚀刻厚度具有高选择性。
实例2
在一些实施例中,通过使用H2或NH3等离子体形成改性层来干式蚀刻含有第一SiCN表面和第二SiN表面的膜。通过XeF2气体进行热蚀刻来蚀刻改性层。改性层在SiCN和SiN上形成。在二十个原子层蚀刻循环之后,SiCN相对于SiN的蚀刻厚度具有高选择性。
实例3
使用一组以下起始层:SiN ALD层,约30nm厚;SiO ALD层,约25nm厚;SiC PECVD,约40nm厚;以及SiCOH PECVD,约200nm厚,这些层在以下条件下经受H2等离子体处理和SF6等离子体蚀刻:a)第1个半循环,CCP H2等离子体改性(曝露60秒),在100MHz、100W、100sccm、2Pa下;b)第2个半循环,微波SF6等离子体,在2.45GHz、50W、50sccm、2Pa(仅自由基)下,其中a和b利用泵送/吹扫步骤分开,并且其中衬底温度为25℃。结果在图3中示出,证明了各层之间的选择性蚀刻。在图3中也可以观察到作为F自由基曝露的函数的蚀刻工艺的自限性行为。对于SiN层,需要移除表面氧化物以获得蚀刻。
通过不从此类层移除表面氧化物,还可以提高SiN与其它含碳(和/或氮)层之间的蚀刻选择性。
实例4
蚀刻约30nm厚的SiN(ALD)起始层。工艺条件为a)第1个半循环,CCP H2等离子体改性(曝露60秒),在100MHz、100W、100sccm、2Pa与偏置2MHZ、0-20W下;和b)第2个半循环,微波SF6等离子体,在2.45GHz、50W、50sccm、2Pa(仅自由基)下。A和B通过泵送/吹扫步骤分开,并且衬底温度为25℃。
结果显示在图4A-5C中。如图4A所示,改变H2偏置功率,就改变了SiC与SiN层之间的相对蚀刻。如图4B所示,使用预处理(以移除表面氧化物)使得SiN被蚀刻(而在没有预处理的情况下其没有被显著蚀刻)。通过H2等离子体处理产生的改性层示于图5B(深黑色轮廓)中。另外,如图5C所示,改性层的厚度是所施加的偏置的函数(图5C)。图11还显示了关于偏差饱和的附加数据。图11显示了作为SF6微波等离子体曝露时间的函数的蚀刻厚度。在H2等离子体半循环期间,施加的衬底偏置在0至20W的范围内。对于仅SF6样品,不施加H2等离子体,显示当没有形成改性层时,SiN的蚀刻有限。
实例5
蚀刻约40nm厚的SiC(PECVD)起始层。工艺条件为:A)第1个半循环,CCP N2等离子体改性(曝露120秒),在100MHz、25-100W、100sccm、2-7Pa;和B)第2个半循环,微波SF6等离子体,在2.45GHz、50W、50sccm、2Pa(仅自由基)下。A和B通过泵送/吹扫步骤分开,并且衬底温度为25℃。结果显示在图8A和8B中。图8A示出了在等离子体改性步骤期间作为偏置的函数的每循环蚀刻厚度。图8B描绘了显示当使用N2等离子体时SiC与SiN之间的蚀刻选择性的图式。对于图8B,使用N2等离子体(100W、100MHz、2Pa)+SF6MW(50W、2MHz、2Pa)。
在整个本申请中,除非另有明确说明,否则单数的使用包括复数。在本申请中,除非另有明确说明,否则“或”的使用包括“和/或”。此外,术语“包括(include/including/included)”不是限制性的。

Claims (31)

1.一种通过化学原子层蚀刻在反应室中相对于衬底的第二表面选择性蚀刻所述衬底的第一表面上的膜的方法,所述方法包含一个或多个循环蚀刻工艺,其包含:
使用第一等离子体形成改性层;以及
使用含卤素气体蚀刻所述改性层,
其中所述第一表面和所述第二表面同时暴露于所述含卤素气体,
其中,所述第一表面和所述第二表面基本上在相同平面上,以及
其中所述第一表面包含碳和/或氮化物,而所述第二表面不包含碳或氮化物。
2.根据权利要求1所述的方法,其中所述第一表面包含碳,而所述第二表面不包含碳。
3.根据权利要求1所述的方法,其中所述第一表面包含氮化物,而所述第二表面不包含氮化物。
4.根据权利要求1所述的方法,其中所述含卤素气体包含不涉及氧的含氟或含氯等离子体。
5.根据权利要求1所述的方法,其中所述第一等离子体是含氢等离子体。
6.根据权利要求1所述的方法,其中蚀刻所述改性层包含含氢或含氮气体。
7.根据权利要求1所述的方法,其中蚀刻所述改性层使用等离子体。
8.根据权利要求2所述的方法,其中所述循环蚀刻工艺在含碳的所述第一表面与不含碳的所述第二表面之间产生高选择性。
9.根据权利要求1所述的方法,其中所述循环蚀刻工艺包含使用包含氦的等离子体改性所述衬底。
10.根据权利要求1所述的方法,其中所述循环蚀刻工艺包含使用包含氮的等离子体改性所述衬底。
11.根据权利要求1所述的方法,其中所述循环蚀刻工艺重复超过一次。
12.根据权利要求2所述的方法,其中所述含碳材料包括硅。
13.根据权利要求12所述的方法,其中含有碳和硅的所述材料包括SiC、SiCN、SiCO或SiCOH。
14.根据权利要求2所述的方法,其中所述含碳材料包含金属。
15.根据权利要求14所述的方法,其中含有碳和金属的所述材料包括TiC、HfC、WC、MoC、AlC或ZrC。
16.根据权利要求3所述的方法,其中所述含氮化物材料包含金属。
17.根据权利要求16所述的方法,其中所述含有氮化物和金属的材料包括TiN、HfN、WN、MoN、AlN或ZrN。
18.根据权利要求4所述的方法,其中所述含氟气体包含XeF2或HF。
19.根据权利要求2所述的方法,其中所述第二表面包含含有氧化物和氮化物的材料。
20.根据权利要求19所述的方法,其中所述含氧化物材料包括氧化钛、氧化铪、氧化钨、氧化钼、氧化铝或氧化锆中的至少一种。
21.根据权利要求5所述的方法,其中所述含氢等离子体包含H2、NH3、H2/Ar或H2/N2
22.根据权利要求10所述的方法,其中所述含氮等离子体包含N2或N2/Ar。
23.根据权利要求4所述的方法,其中所述含氟等离子体包含SF6或NF3
24.根据权利要求4所述的方法,其中所述含氟等离子体由微波等离子体源产生。
25.根据权利要求6所述的方法,其中蚀刻经由与反应气体进行热反应来实现。
26.一种含碳材料的选择性和均匀的循环干式蚀刻工艺,其包含:
提供包含具有碳的硅或具有碳的金属的第一表面;
提供包含不具有碳的硅或不具有碳的金属的第二表面;
用以下中的至少一种同时处理所述第一表面和所述第二表面:
a)使用离子和/或自由基进行等离子体辅助工艺以形成等离子体改性层,或
b)与反应气体进行热反应以形成等离子体改性层;以及
用以下中的至少一种同时处理所述第一表面和所述第二表面:
a)利用含氟等离子体对改性层进行等离子体蚀刻,或
b)利用含氟气体对所述改性层进行热蚀刻。
27.一种在反应室中相对于衬底的第二表面选择性蚀刻所述衬底的第一表面上的膜的原子层蚀刻工艺,其包括:
提供包含第一表面和第二表面的衬底,其中所述第一表面包括具有碳的硅或具有碳的金属,并且第二表面包含不具有碳的硅或不具有碳的金属;
进行至少一个蚀刻循环包含交替且顺序地同时使所述第一表面和所述第二表面的至少一部分与包含氦、氢或氮的改性等离子体接触,其中所述改性等离子体在所述第一表面上形成改性层;和
同时向所述第一表面和所述第二表面两者施加蚀刻反应物,其中所述蚀刻反应物包含含氟气体,其中所述蚀刻反应物相对于所述第二表面均匀且选择性地蚀刻所述第一表面上的所述改性层,以及
其中,所述第一表面和所述第二表面基本上在相同平面上。
28.根据权利要求27所述的工艺,其中,所述含碳表面包括SiC、SiCN、SiCO或SiCOH。
29.根据权利要求27所述的工艺,其中,所述含碳表面包括TiC、HfC、WC、MoC、AlC或ZrC。
30.根据权利要求27所述的工艺,其中,所述非含碳表面包含氧化物和氮化物。
31.根据权利要求27所述的工艺,其中,所述蚀刻反应物包括含氟等离子体。
CN201910653943.7A 2018-07-20 2019-07-19 使用等离子体改性的介电材料的选择性循环干式蚀刻工艺 Active CN110739211B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/041,044 US10720334B2 (en) 2018-07-20 2018-07-20 Selective cyclic dry etching process of dielectric materials using plasma modification
US16/041,044 2018-07-20

Publications (2)

Publication Number Publication Date
CN110739211A CN110739211A (zh) 2020-01-31
CN110739211B true CN110739211B (zh) 2021-07-23

Family

ID=69161974

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910653943.7A Active CN110739211B (zh) 2018-07-20 2019-07-19 使用等离子体改性的介电材料的选择性循环干式蚀刻工艺

Country Status (4)

Country Link
US (1) US10720334B2 (zh)
KR (1) KR102503671B1 (zh)
CN (1) CN110739211B (zh)
TW (1) TWI780345B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10937659B2 (en) * 2019-04-09 2021-03-02 Tokyo Electron Limited Method of anisotropically etching adjacent lines with multi-color selectivity
KR20210014577A (ko) * 2019-07-29 2021-02-09 에이에스엠 아이피 홀딩 비.브이. 불소 제거를 이용해서 구조물을 형성하는 방법
US20210313185A1 (en) * 2020-04-06 2021-10-07 California Institute Of Technology Atomic layer etching for smoothing of arbitrary surfaces
CN113808931A (zh) * 2020-06-11 2021-12-17 中国科学院微电子研究所 圆弧形鳍顶形成方法及鳍式场效应晶体管
CN116096837A (zh) * 2020-08-13 2023-05-09 恩特格里斯公司 氮化物蚀刻剂组合物和方法
US20220293430A1 (en) * 2021-03-12 2022-09-15 Applied Materials, Inc. Isotropic silicon nitride removal
WO2022197728A1 (en) * 2021-03-18 2022-09-22 Lam Research Corporation Etching of indium gallium zinc oxide
CN114395797B (zh) * 2021-11-26 2023-05-16 华灿光电(苏州)有限公司 高阻硅外延片生长方法及生长设备
US20230386830A1 (en) * 2022-05-27 2023-11-30 Applied Materials, Inc. Highly conformal metal etch in high aspect ratio semiconductor features
US20240128089A1 (en) * 2022-10-18 2024-04-18 Tokyo Electron Limited Method to selectively etch silicon nitride to silicon oxide using water crystallization

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104249070A (zh) * 2013-06-28 2014-12-31 株式会社日立国际电气 清洁方法、制造半导体器件的方法和基材加工设备

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070080141A1 (en) 2005-10-07 2007-04-12 Applied Materials, Inc. Low-voltage inductively coupled source for plasma processing
US7658802B2 (en) 2005-11-22 2010-02-09 Applied Materials, Inc. Apparatus and a method for cleaning a dielectric film
US20070161214A1 (en) 2006-01-06 2007-07-12 International Business Machines Corporation High k gate stack on III-V compound semiconductors
FR3000600B1 (fr) * 2012-12-28 2018-04-20 Commissariat Energie Atomique Procede microelectronique de gravure d'une couche
US9455349B2 (en) 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
FR3017241B1 (fr) 2014-01-31 2017-08-25 Commissariat Energie Atomique Procede de gravure plasma
JP6230954B2 (ja) * 2014-05-09 2017-11-15 東京エレクトロン株式会社 エッチング方法
US9773683B2 (en) 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
KR102227128B1 (ko) * 2014-09-03 2021-03-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
WO2016100873A1 (en) 2014-12-18 2016-06-23 The Regents Of The University Of Colorado, A Body Corporate Novel methods of atomic layer etching (ale) using sequential, self-limiting thermal reactions
US9396961B2 (en) 2014-12-22 2016-07-19 Lam Research Corporation Integrated etch/clean for dielectric etch applications
JP6568769B2 (ja) * 2015-02-16 2019-08-28 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP6498022B2 (ja) 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
TWI817756B (zh) 2015-09-22 2023-10-01 美商應用材料股份有限公司 清洗方法
US9997374B2 (en) 2015-12-18 2018-06-12 Tokyo Electron Limited Etching method
US9735024B2 (en) 2015-12-28 2017-08-15 Asm Ip Holding B.V. Method of atomic layer etching using functional group-containing fluorocarbon
US9972575B2 (en) 2016-03-03 2018-05-15 Applied Materials, Inc. Hybrid wafer dicing approach using a split beam laser scribing process and plasma etch process
JP7008918B2 (ja) 2016-05-29 2022-01-25 東京エレクトロン株式会社 選択的窒化シリコンエッチングの方法
US20170345673A1 (en) 2016-05-29 2017-11-30 Tokyo Electron Limited Method of selective silicon oxide etching
US10276504B2 (en) 2017-05-17 2019-04-30 Northrop Grumman Systems Corporation Preclean and deposition methodology for superconductor interconnects
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10720337B2 (en) 2018-07-20 2020-07-21 Asm Ip Holding B.V. Pre-cleaning for etching of dielectric materials

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104249070A (zh) * 2013-06-28 2014-12-31 株式会社日立国际电气 清洁方法、制造半导体器件的方法和基材加工设备

Also Published As

Publication number Publication date
CN110739211A (zh) 2020-01-31
US20200027740A1 (en) 2020-01-23
TWI780345B (zh) 2022-10-11
TW202011480A (zh) 2020-03-16
KR20200010105A (ko) 2020-01-30
US10720334B2 (en) 2020-07-21
KR102503671B1 (ko) 2023-02-24

Similar Documents

Publication Publication Date Title
CN110739211B (zh) 使用等离子体改性的介电材料的选择性循环干式蚀刻工艺
CN110739204B (zh) 用于介电材料的蚀刻的预清洁
US10559475B2 (en) Control of directionality in atomic layer etching
TW202104647A (zh) 使用氟移除形成一結構之方法
KR100519798B1 (ko) 향상된 생산성을 갖는 박막 형성 방법
US10199230B2 (en) Methods for selective deposition of metal silicides via atomic layer deposition cycles
CN109003880A (zh) 使用顺序沉积-蚀刻-处理加工的氧化硅和氮化硅的自底向上生长
KR20160107333A (ko) 3d 플래시 메모리 애플리케이션을 위한 유전체-금속 스택
CN111819669B (zh) 形成气隙的系统及方法
TW202035775A (zh) 清潔處理腔室的方法
CN110678972B (zh) 降低字线电阻的方法
JP2024504165A (ja) パルス高周波無線周波数(hfrf)プラズマを使用した間隙充填処理
TWI719269B (zh) 金屬膜之沉積
US10790157B1 (en) Achieving etching selectivity for atomic layer etching processes by utilizing material-selective deposition phenomena
US20230340661A1 (en) Gapfill Process Using Pulsed High-Frequency Radio-Frequency (HFRF) Plasma
US11171013B2 (en) Leveraging precursor molecular composition and structure for atomic layer etching
US20220199418A1 (en) Selective Etching with Fluorine, Oxygen and Noble Gas Containing Plasmas
CN110870044B (zh) 使用沉积-处理-蚀刻工艺的硅的选择性沉积
CN101459113A (zh) 浅沟槽隔离区形成方法
US20180294168A1 (en) Method for anisotropic dry etching of titanium-containing films

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant