CN110703523A - 显示装置 - Google Patents

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Abstract

本发明实施例提供一种显示装置，包括第一与第二基板、第一与第二晶体管、第一与第二数据线以及第一与第二栅极线。第一与第二基板在垂直投影方向彼此交叠。第一晶体管、第一数据线与第一栅极线设置于第一基板。第二晶体管、第二数据线与第二栅极线设置于第二基板。第一栅极线与第二栅极线在垂直投影方向上彼此交叠，且第一晶体管与第二晶体管在垂直投影方向上交叠。

Description

显示装置
技术领域
本发明涉及一种显示装置，且特别涉及一种具有双层主动阵列基板的显示装置。
背景技术
提高显示装置的分辨率一直是发展显示技术的重要目标之一。一般而言，可通过提高像素密度(pixel per inch，PPI)的方法来提高显示装置的分辨率。提高像素密度伴随着增加主动阵列中主动元件的数量，此将缩短相邻主动元件之间的间距以及主动元件中相邻构件之间的间距。如此一来，对于将主动阵列设置于同一基板的显示装置而言，提高像素密度会导致难以精准地控制相邻主动元件之间或主动元件的相邻构件之间的间距。
发明内容
本发明提供一种显示装置，具有双层主动阵列基板。
本发明实施例的显示装置包括第一基板、第二基板、多个第一晶体管、多条第一数据线、多条第一栅极线、多个第二晶体管、多条第二数据线以及多条第二栅极线。第一基板与第二基板彼此于垂直投影方向上交叠设置。多个第一晶体管设置于第一基板，且多个第一晶体管沿着第一方向与第二方向而阵列排列，其中第一方向与第二方向交错。多条第一数据线设置于第一基板。多条第一栅极线设置于第一基板，且多条第一数据线实质上沿第一方向延伸且多条第一栅极线实质上沿第二方向延伸，各第一数据线电性连接于多个第一晶体管的沿第一方向排列的一行第一晶体管，且各第一栅极线电性连接于多个第一晶体管的沿第二方向排列的一列第一晶体管。多个第二晶体管设置于第二基板，且多个第二晶体管分别沿着第一方向与第二方向而阵列排列。多条第二数据线设置于第二基板。多条第二栅极线设置于第二基板，且多条第二数据线实质上沿第一方向延伸且多条第二栅极线实质上沿第二方向延伸，各第二数据线电性连接于多个第二晶体管的沿第一方向排列的一行第二晶体管，且各第二栅极线电性连接于多个第二晶体管的沿第二方向排列的一列第二晶体管。多条第一栅极线与多条第二栅极线在垂直投影方向上彼此交叠，且多个第一晶体管与多个第二晶体管在垂直投影方向上交叠。
在一些实施例中，各第一晶体管包括第一漏极、第一源极以及第一通道结构，第一通道结构电性连接于第一漏极与第一源极，且各第一栅极线与第一通道结构在垂直投影方向上彼此交叠。各该第二晶体管包括第二漏极、第二源极以及第二通道结构，第二通道结构电性连接于第二漏极与第二源极，且各第二栅极线与第二通道结构在垂直投影方向上彼此交叠。
在一些实施例中，各第一通道结构包括第一漏极延伸部、第一源极延伸部以及第一连接部，第一漏极延伸部连接于第一漏极，第一源极延伸部连接于第一源极，第一连接部电性连接于第一漏极延伸部与第一源极延伸部，且各第一栅极线在垂直投影方向上交叠于各第一漏极延伸部与各第一源极延伸部。第二通道结构还包括第二漏极延伸部、第二源极延伸部以及第二连接部，第二漏极延伸部连接于第二漏极，第二源极延伸部连接于第二源极，第二连接部电性连接于第二漏极延伸部与第二源极延伸部，且各第二栅极线在垂直投影方向上交叠于各第二漏极延伸部与各第二源极延伸部。
在一些实施例中，各第一通道结构与各第二通道结构沿第二方向延伸。
在一些实施例中，多条第一数据线与多条第二数据线在垂直投影方向上彼此不交叠，且多条第一数据线与多条第二数据线分别沿第二方向交替排列。
在一些实施例中，多个第一晶体管与多个第二晶体管部分重叠。
在一些实施例中，多条第一数据线与多条第二数据线在垂直投影方向上彼此交叠，且多个第一晶体管实质上完全地与多个第二晶体管于垂直投影方向上交叠。
在一些实施例中，显示装置还包括多个遮光条，沿第一方向延伸且设置于第一基板或第二基板上，其中各遮光条位于两相邻的第一数据线之间或两相邻的第二数据线之间。
在一些实施例中，显示装置还包括多个第一像素电极与多个第二像素电极。多个第一像素电极设置于第一基板的一侧上且电性连接于多个第一晶体管，其中多个第一像素电极位于遮光条与两相邻的第一数据线之间，或位于遮光条与两相邻的第二数据线之间。多个第二像素电极设置于该第二基板的一侧上且电性连接于多个第二晶体管。
在一些实施例中，多条第一数据线与多条第二数据线于垂直投影方向上重叠，且多条第一栅极线与多条第二栅极线于垂直投影方向上部分重叠。
在一些实施例中，显示装置还包括多个遮光条，沿第二方向延伸且设置于第一基板或第二基板上，其中各遮光条位于两相邻的第一栅极线或两相邻的第二栅极线之间。
在一些实施例中，各第二晶体管的通道结构包括第二漏极延伸部以及第二源极延伸部，第二漏极延伸部连接于各第二晶体管的漏极，第二源极延伸部连接于各第二晶体管的源极，第二漏极延伸部与第二源极延伸部相交，且各第二栅极线在垂直投影方向上交叠于各第二漏极延伸部与各第二源极延伸部。各第一晶体管的通道结构包括第一漏极延伸部、第一源极延伸部以及第一连接部，第一漏极延伸部连接于各第一晶体管的漏极，第一源极延伸部连接于各第一晶体管的源极，第一连接部电性连接于第一漏极延伸部与第一源极延伸部，且各第一栅极线在垂直投影方向上交叠于各第一漏极延伸部与各第一源极延伸部。
在一些实施例中，各第二栅极线包括主体部与多个延伸部，主体部沿第二方向延伸，多个延伸部自主体部朝第一方向延伸，多个主体部在垂直投影方向上与多个第一栅极线交叠，且各延伸部在垂直投影方向交叠于各第二漏极延伸部。
在一些实施例中，各第二栅极线位于交叠于各第二栅极线的多个第二晶体管的多个漏极与交叠于各第二栅极线的多个第一晶体管的多个漏极之间。
基于上述，本发明实施例的显示装置具有在垂直投影方向上彼此交叠的第一基板与第二基板。一部分的主动阵列形成于第一基板上，而另一部分的主动阵列形成于第二基板上。此两部分的主动阵列可至少部分地相互交叠。因此，在一些实施例中，可缩短显示装置中相邻主动元件之间的间距，且还可放宽单一基板上相邻主动元件之间的间距以及主动元件中相邻构件之间的间距。如此一来，可提高像素密度，也可提升工艺裕度。在一些实施例中，分别形成于第一基板与第二基板上的栅极线可彼此交叠，且可同时接收一组信号而控制位于栅极线相对两侧的两个子像素区。如此一来，可提高显示装置的画面更新率(frame rate)。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。
附图说明
图1A是依照本发明一些实施例的显示装置的第一基板的示意图。
图1B是依照本发明一些实施例的显示装置的第二基板的示意图。
图1C是依照本发明一些实施例的显示装置的第一基板与第二基板的组合示意图。
图2A是依照本发明另一些实施例的显示装置的第一基板的示意图。
图2B是依照本发明另一些实施例的显示装置的第二基板示意图。
图2C是依照本发明另一些实施例的显示装置的第一基板与第二基板的组合示意图。
图3A是依照本发明又一些实施例的显示装置的第一基板的示意图。
图3B是依照本发明又一些实施例的显示装置的第二基板的示意图。
图3C是依照本发明又一些实施例的显示装置的第一基板与第二基板的组合示意图。
图4A是依照本发明再一些实施例的显示装置的第一基板的示意图。
图4B是依照本发明再一些实施例的显示装置的第二基板的示意图。
图4C是依照本发明再一些实施例的显示装置的第一基板与第二基板的组合示意图。
图5A是依照本发明又再一些实施例的显示装置的第一基板的示意图。
图5B是依照本发明又再一些实施例的显示装置的第二基板的示意图。
图5C是依照本发明又再一些实施例的显示装置的第一基板与第二基板的组合示意图。
图6A是依照本发明其他实施例的显示装置的第一基板的示意图。
图6B是依照本发明其他实施例的显示装置的第二基板的示意图。
图6C是依照本发明其他实施例的显示装置的第一基板与第二基板的组合示意图。
附图标记说明：
10、10a、10b、10c、20、20a：显示装置
100：第一基板
200：第二基板
B：主体部
BS、BS1：遮光条
C1：第一连接部
C2：第二连接部
CH1、CH1a：第一通道结构
CH2、CH2a：第二通道结构
D1：第一方向
D2：第二方向
DE1：第一漏极延伸部
DE2、DE2a：第二漏极延伸部
DL1：第一数据线
DL2：第二数据线
DR1、DR1a：第一漏极
DR2、DR2a：第二漏极
E：延伸部
GL1、GL1a：第一栅极线
GL2：第二栅极线
IS1、IS2：内表面
OS1、OS2：外表面
PE1：第一像素电极
PE2：第二像素电极
SE1：第一源极延伸部
SE2、SE2a：第二源极延伸部
SR1、SR1a：第一源极
SR2、SR2a：第二源极
T1、T1a：第一晶体管
T2、T2a：第二晶体管
W、W1、W2、W3：开口区
具体实施方式
图1A至图1C是依照本发明一些实施例的显示装置10的分解以及组合示意图。具体而言，图1A为显示装置10的第一基板100的示意图。图1B为显示装置10的第二基板200的示意图。图1C为显示装置10的第一基板100与第二基板200的组合示意图。
请参照图1A至图1C，本发明实施例的显示装置10包括第一基板100与第二基板200。在一些实施例中，第一基板100与第二基板200分别为透明基板，例如是玻璃基板。第一基板100与第二基板200于垂直投影方向上彼此交叠设置。在本文中，第一基板100的面对第二基板200的表面称为内表面IS1，而第一基板100的相对于第二基板200的表面称为外表面OS1。另一方面，第二基板200的面对第一基板100的表面称为内表面IS2，而第二基板200的相对于第一基板100的表面称为外表面OS2。在一些实施例中，主动阵列的一部分可形成于第一基板100的内表面IS1上，而主动阵列的另一部分可形成于第二基板200的内表面IS2上。将第一基板100的内表面IS1与第二基板200的内表面IS2相互结合之后，形成于第一基板100上的主动阵列的一部分与形成于第二基板200的主动阵列的另一部分组合而形成完整的主动阵列。在一些实施例中，可在第一基板100与第二基板200之间形成绝缘层(省略示出)，以电性隔离主动阵列的上述两个部分。此外，在一些实施例中，背光源(未示出)可设置于第一基板100的外侧，而使光线自第一基板100的外表面OS1依序穿过第一基板100与第二基板200。
请参照图1A，形成于第一基板100的内表面IS1上的主动阵列包括多个第一晶体管T1、多条第一数据线DL1与多条第一栅极线GL1。多个第一晶体管T1沿第一方向D1与第二方向D2阵列排列，而形成沿第一方向D1延伸的多数行以及沿第二方向D2延伸的多数列。以简洁起见，图1A仅示出单行的第一晶体管T1。第一方向D1与第二方向D2实质上平行于第一基板100的内表面IS1，且相互交错。在一些实施例中，第一方向D1与第二方向D2实质上相互垂直。此外，多个第一晶体管T1所形成的阵列可为矩形或非矩形，例如是圆形、菱形等。另一方面，多条第一数据线DL1实质上沿第一方向D1延伸，而各第一数据线DL1电性连接于单行的第一晶体管T1。本文所述的电性连接意指两构件之间能够电性导通，且包括结构上的直接连接以及结构上的间接连接。以简洁起见，图1A仅示出单条的第一数据线DL1。此外，多条第一栅极线GL1实质上沿第二方向D2延伸，而各第一栅极线GL1电性连接于单列的第一晶体管T1。在一些实施例中，第一数据线DL1可呈锯齿状地沿第一方向D1延伸，而第一栅极线GL1可交错于锯齿状的第一数据线DL1的转折部分。在其他实施例中，第一数据线DL1也可为直线或斜线。所属领域中技术人员可依据设计需求调整数据线的图案，本发明并不以此为限。
在一些实施例中，第一晶体管T1包括第一漏极DR1、第一源极SR1以及第一通道结构CH1。第一通道结构CH1电性连接于第一漏极DR1与第一源极SR1之间。在一些实施例中，各第一数据线DL1可电性连接于同一行的第一晶体管T1的第一源极SR1。在一些实施例中，第一漏极DR1、第一源极SR1以及第一通道结构CH1的材料可包括非晶硅、低温多晶硅(lowtemperature polysilicon，LTPS)、氧化物半导体或其类似者。此外，第一漏极DR1、第一源极SR1与第一通道结构CH1可经掺杂为第一导电型或互补于第一导电型的第二导电型。举例而言，第一导电型可为n型且第二导电型可为p型，但本发明并不以此为限。在一些实施例中，第一漏极DR1与第一源极SR1的掺杂浓度可分别高于第一通道结构CH1的掺杂浓度。
在一些实施例中，第一通道结构CH1包括第一漏极延伸部DE1、第一源极延伸部SE1以及第一连接部C1。第一漏极延伸部DE1连接于第一漏极DR1，而第一源极延伸部SE1连接于第一源极SR1。第一连接部C1电性连接于第一漏极延伸部DE1与第一源极延伸部SE1之间。在一些实施例中，第一漏极延伸部DE1与第一源极延伸部SE1实质上沿第一方向D1延伸，而第一连接部C1实质上沿第二方向D2延伸于第一漏极延伸部DE1与第一源极延伸部SE1之间。在此些实施例中，第一通道结构CH1的上视图形可类似于倒U形(以下称U形通道结构)。此外，在一些实施例中，第一源极延伸部SE1的长度可大于第一漏极延伸部DE1的长度。另一方面，第一栅极线GL1在垂直投影方向上交叠于第一通道结构CH1的第一漏极延伸部DE1与第一源极延伸部SE1。第一栅极线GL1与第一通道结构CH1之间可形成有栅介电层(省略示出)。如此一来，各第一栅极线GL1与下伏的第一漏极DR1、第一源极SR1与第一通道结构CH1可形成场效晶体管。
在一些实施例中，可在第一基板100的内表面IS1上形成多个第一像素电极PE1。在一些实施例中，第一像素电极PE1电性连接于第一晶体管T1的第一漏极DR1。如此一来，第一栅极线GL1与第一数据线DL1可分别接受信号而控制第一晶体管T1的开关状态以及输出电压，进而控制第一像素电极PE1的电位。
在一些实施例中，还可在第一晶体管T1与第一基板100之间形成遮光层(未示出)。遮光层可在垂直投影方向交叠于第一通道结构CH1的至少一部分。举例而言，遮光层可交叠于第一栅极线GL1与下覆的第一通道结构CH1的一部分。通过设置遮光层，可避免由设置于第一基板100的外侧的背光源直接照射到第一晶体管T1的通道区(亦即第一通道结构CH1的交叠于第一栅极线GL1的部分)，进而可抑制由背光源引起的漏电。在一些实施例中，遮光层的材料可包括金属。
请参照图1A与图1B，相似于形成在第一基板100的内表面IS1上的主动阵列，形成于第二基板200的内表面IS2上的主动阵列包括多个第二晶体管T2、多条第二数据线DL2(图1B仅示出一条第二数据线DL2)与多条第二栅极线GL2。需注意的是，为便于理解第一基板100与第二基板200的结合，图1B与图1C的其中一者所示出的第二基板200上的构件是左右相反的。多个第二晶体管T2沿第一方向D1与第二方向D2阵列排列，而形成沿第一方向D1延伸的多数行以及沿第二方向D2延伸的多数列。以简洁起见，图1B仅示出单行的第二晶体管T2。在一些实施例中，多个第二晶体管T2所形成的阵列可为矩形或非矩形，例如是圆形、菱形等。多条第二数据线DL2(图1B仅示出一条第二数据线DL2)实质上沿第一方向D1延伸，而各第二数据线DL2电性连接于单行的第二晶体管T2。此外，多条第二栅极线GL2实质上沿第二方向D2延伸，而各第二栅极线GL2电性连接于单列的第二晶体管T2。在一些实施例中，第二数据线DL2可呈锯齿状地沿第一方向D1延伸，而第二栅极线GL2可交错于锯齿状的第二数据线DL2的转折部分。在其他实施例中，第二数据线DL2也可为直线或斜线。所属领域中技术人员可依据设计需求调整数据线的图案，本发明并不以此为限。
在一些实施例中，第二晶体管T2包括第二漏极DR2、第二源极SR2以及第二通道结构CH2。第二通道结构CH2电性连接于第二漏极DR2与第二源极SR2之间。在一些实施例中，各第二数据线DL2可电性连接于同一行的第二晶体管T2的第二源极SR2。在一些实施例中，第二漏极DR2、第二源极SR2以及第二通道结构CH2的材料可包括非晶硅、低温多晶硅、氧化物半导体或其类似者。此外，第二漏极DR2、第二源极SR2与第二通道结构CH2可经掺杂为第一导电型或互补于第一导电型的第二导电型。在一些实施例中，第二漏极DR2与第二源极SR2的掺杂浓度可分别高于第二通道结构CH2的掺杂浓度。
在一些实施例中，第二通道结构CH2包括第二漏极延伸部DE2、第二源极延伸部SE2以及第二连接部C2。第二漏极延伸部DE2连接于第二漏极DR2，而第二源极延伸部SE2连接于第二源极SR2。第二连接部C2电性连接于第二漏极延伸部DE2与第二源极延伸部SE2之间。在一些实施例中，第二漏极延伸部DE2与第二源极延伸部SE2实质上沿第一方向D1延伸，而第二连接部C2实质上沿第二方向D2延伸。在此些实施例中，第二通道结构CH2的上视图形可类似于倒U形(以下称为U形通道结构)。此外，在一些实施例中，第二源极延伸部SE2的长度可大于第二漏极延伸部DE2的长度。另一方面，第二栅极线GL2在垂直投影方向上交叠于第二通道结构CH2的第二漏极延伸部DE2与第二源极延伸部SE2。第二栅极线GL2与第二通道结构CH2之间可形成有栅介电层(省略示出)。如此一来，各第二栅极线GL2与下伏的第二漏极DR2、第二源极SR2与第二通道结构CH2可形成场效晶体管。
在一些实施例中，可在第二基板200的内表面IS2上形成多个第二像素电极PE2。在一些实施例中，第二像素电极PE2电性连接于第二晶体管T2的第二漏极DR2。如此一来，第二栅极线GL2与第二数据线DL2可分别接受信号而控制第二晶体管T2的开关状态以及输出电压，进而控制第二像素电极PE2的电位。
在一些实施例中，还可在第二基板200与第二晶体管T2之间形成遮光层(未示出)。遮光层可在垂直投影方向交叠于第二通道结构CH2的至少一部分。举例而言，遮光层可交叠于第二栅极线GL2与下覆的第二通道结构CH2的一部分。通过设置遮光层，可遮蔽由设置于第二基板200的外侧照射到第二晶体管T2的通道区(亦即第二通道结构CH2的交叠于第二栅极线GL2的部分)的外界光，进而可抑制由外界光引起的漏电。
请参照图1A至图1C，形成于第一基板100上的主动阵列与形成于第二基板200上的主动阵列可经配置以使第一基板100与第二基板200结合后第一晶体管T1与第二晶体管T2在垂直投影方向上至少部分地交叠，且第一栅极线GL1与第二栅极线GL2也在该垂直投影方向上至少部分地交叠。请参照图1，在一些实施例中，第一晶体管T1的第一源极延伸部SE1可部分地交叠于上覆的第二晶体管T2的第二漏极DR2与第二漏极延伸部DE2。在其他实施例中，可调整第一晶体管T1及/或第二晶体管T2的位置，以使第一晶体管T1的第一源极SR1可部分地交叠于上覆的第二晶体管T2的第二漏极DR2与第二漏极延伸部DE2。尽管图1C未示出，第一晶体管T1的第一漏极DR1与第一漏极延伸部DE1可部分地交叠于上覆的第二晶体管T2的第二源极SR2与第二源极延伸部SE2。此外，第一栅极线GL1可实质上完全地交叠于第二栅极线GL2。另一方面，第一数据线DL1与第二数据线DL2在垂直投影方向上彼此不交叠，而沿第一方向D1交替排列。在一些实施例中，第一数据线DL1在垂直投影方向上部分地交叠于第一晶体管T1以及第二晶体管T2。然而，第一数据线DL1仅电性连接于第一晶体管T1，且经由绝缘层(未示出)而与第二晶体管T2电性隔离。相似地，第二数据线DL1在垂直投影方向上部分地交叠于第一晶体管T1与第二晶体管T2，但第二数据线DL2仅电性连接于第二晶体管T2，而经由绝缘层(未示出)而与第一晶体管T1电性隔离。
将第一基板100与第二基板200接合之后，相邻的第一数据线DL1与第二数据线DL2之间可形成开口区W。多个第一像素电极PE1与多个第二像素电极PE2可分别位于此些开口区W中。此外，第一像素电极PE1与第二像素电极PE2沿第二方向D2交替地排列于多个开口区W中。由此可知，两相邻的第一数据线DL1或两相邻的第二数据线DL2之间具有两行开口区W。换言之，两相邻的第一数据线DL1或两相邻的第二数据线DL2之间具有两行子像素区。在一些实施例中，开口区W在第一方向D1上的边界(例如是图1C所示的上边界与下边界)可分别由在第一方向D1上相邻的晶体管(第一晶体管T1或第二晶体管T2)来界定。在一些实施例中，沿第一方向D1排列的同一行的多个像素电极(第一像素电极PE1或第二像素电极PE2)可交替地往两侧(例如是图1C所示的左右两侧)斜向地延伸。如此一来，同一行的多个像素电极(第一像素电极PE1或第二像素电极PE2)可形成类似于锯齿状的不连续图形。
基于上述，本发明实施例的显示装置具有在垂直投影方向上彼此交叠的第一基板与第二基板。一部分的主动阵列形成于第一基板上，而另一部分的主动阵列形成于第二基板上。此两部分的主动阵列可至少部分地相互交叠。因此，可缩短显示装置中相邻主动元件之间的间距。此外，还可放宽单一基板上相邻主动元件之间的间距以及主动元件中相邻构件之间的间距。如此一来，可提高像素密度，也可提升工艺裕度。在一些实施例中，显示装置的像素密度可大于2000ppi。单一基板上相邻主动元件之间的最短距离(例如是在第二方向D2上相邻的第一晶体管T1之间的最短距离)的范围可达到约5μm至10μm。此外，在一些实施例中，主动元件中的漏极区与源极区之间的最短距离(例如是第一漏极区DR1与第一源极区SR1之间的最短距离或第二漏极区DR2与第二源极区SR2之间的最短距离)可在1.9μm至2.0μm的范围内。
图2A至图2C是依照本发明一些实施例的显示装置10a的分解与结合的示意图。具体而言，图2A为显示装置10a的第一基板100的示意图。图2B为显示装置10a的第二基板200的示意图。图2C为显示装置10a的第一基板100与第二基板200的组合示意图。图2A至图2C所示的显示装置10a相似于图1A至图1C所示的显示装置10，以下仅描述两者的差异处，相同或相似处则不再赘述。
请参照图1A至图1C与图2A至图2C，显示装置10a与显示装置10的差异主要包括晶体管的结构，且包括晶体管、栅极线、数据线与像素电极之间的配置关系。举例而言，图1A至图1C的实施例的晶体管(第一晶体管T1与第二晶体管T2)可为低温多晶硅薄膜晶体管，而图2A至图2C的实施例的晶体管(第一晶体管T1a与第二晶体管T2a)可为单晶硅薄膜晶体管。具体而言，于图2A的实施例中，设置于第一基板100上的第一晶体管T1a包括第一漏极DR1a、第一源极SR1a以及电性连接于第一漏极DR1a与第一源极SR1a之间的第一通道结构CH1a。在一些实施例中，第一通道结构CH1a沿第二方向D2延伸，而形成条状结构。第一漏极DR1a与第一源极SR1a可形成于第一通道结构CH1a的相对于第一基板100的一侧上，以使第一通道结构CH1a位于第一基板100与第一漏极DR1a/第一源极SR1a之间。在一些实施例中，各第一数据线DL1可电性连接于同一行的第一晶体管T1a的第一源极SR1a。另外，第一栅极线GL1a可形成于第一通道结构CH1a与第一基板100之间。如此一来，各第一栅极线GL1a与上覆的第一漏极DR1a、第一源极SR1a与第一通道结构CH1a可形成场效晶体管。
相似地，请参照图2B，设置于第二基板200上的第二晶体管T2a包括第二漏极DR2a、第二源极SR2a以及电性连接于第二漏极DR2a与第二源极SR2a之间的第二通道结构CH2a。在一些实施例中，第二通道结构CH2a沿第二方向D2延伸，而形成条状结构。第二通道结构CH2a可位于第二基板200与第二漏极DR2a/第二源极SR2a之间。在一些实施例中，各第二数据线DL2可电性连接于同一行的第二晶体管T2a的第二源极SR2a。另外，第二栅极线GL2a可形成于第二通道结构CH2a与第二基板200之间。如此一来，各第二栅极线GL2a与上覆的第二漏极DR2a、第二源极SR2a与第二通道结构CH2a可形成场效晶体管。
请参照图2C，将第一基板100与第二基板200接合之后可形成显示装置10a。在显示装置10a中，第一晶体管T1a的第一源极SR1a可部分地交叠于上覆的第二晶体管T2a的第二漏极DR2a以及第二通道结构CH2a。此外，相邻的第一数据线DL1与第二数据线DL2之间可形成开口区W1。在一些实施例中，开口区W1在第一方向D1上的边界(例如是图2C所示的上边界与下边界)可分别由在第一方向D1上相邻的晶体管(第一晶体管T1a或第二晶体管T2a)来界定。多个第一像素电极PE1与多个第二像素电极PE2可分别位于此些开口区W1中。第一像素电极PE1与第一漏极DR1a电性相连，而第二像素电极PE2与第二漏极DR2a电性相连。此外，第一像素电极PE1与第二像素电极PE2沿第二方向D2交替地排列于多个开口区W1中。尽管图1A至图1C中的第一像素电极PE1与第二像素电极PE2是以类似平行四边形的形状示出，而图2A至图2C中的第一像素电极PE1与第二像素电极PE2是以类似梳状的形状示出，但本发明并不以像素电极的形状为限。
图3A至图3C是依照本发明一些实施例的显示装置10a的分解与结合的示意图。具体而言，图3A为显示装置10b的第一基板100的示意图。图3B为显示装置10b的第二基板200的示意图。图3C为显示装置10b的第一基板100与第二基板200的组合示意图。图3A至图3C所示的显示装置10b相似于图1A至图1C所示的显示装置10，以下仅描述两者的差异处，相同或相似处则不再赘述。
请参照图1C与图3C，显示装置10b与显示装置10的差异主要在于显示装置10b的第一晶体管T1与第二晶体管T2在垂直投影方向上实质上完全重叠，且第一数据线DL1与第二数据线DL2在垂直投影方向上也彼此交叠。换言之，在将第一基板100与第二基板200结合之后，在上视图中不会观察到第一数据线DL1与第二数据线DL2沿第二方向D2交替排列的图案。
在一些实施例中，显示装置10b还包括多条遮光条BS。在一些实施例中，多条遮光条BS可设置于第一基板100上。在其他实施例中，多条遮光条BS也可设置于第二基板200上。各遮光条BS位于相邻的第一数据线DL1或相邻的第二数据线DL2之间。在一些实施例中，遮光条BS交叠于沿第一方向D1排列的同一行的第一晶体管T1与第二晶体管T2的第一漏极DR1与第二漏极DR2。在一些实施例中，相似于第一数据线DL1与第二数据线DL2，遮光条BS也可呈锯齿状地沿第一方向D1延伸。遮光条BS与相邻的第一数据线DL1或第二数据线DL2定义出开口区W2在第二方向D2上的边界(例如是图2所示的左边界与右边界)。另一方面，在第一方向D1上相邻的晶体管(第一晶体管T1或第二晶体管T2)定义出开口区W2在第一方向D1上的边界(例如是图2所示的上边界与下边界)。
多个第一像素电极PE1与多个第二像素电极PE2可设置于多个开口区W2中。第一像素电极PE1与第二像素电极PE2可分别设置于遮光条BS的相对两侧(例如是图2中的右侧与左侧)的开口区W2中。位于遮光条BS相对两侧的第一像素电极PE1与第二像素电极PE2分别电性连接至第一晶体管T1的第一漏极DR1与第二晶体管T2的第二漏极DR2。在一些实施例中，相互交叠的第一晶体管T1与第二晶体管T2设置于遮光条BS的同一侧(例如是图2所示的右侧)。在此些实施例中，设置于遮光条BS的相对于第一晶体管T1与第二晶体管T2的一侧的第二像素电极PE2可横跨遮光条BS而电性连接于第二晶体管T2(或第一晶体管T1)。在一些实施例中，通过设置遮光条BS，可避免相邻像素之间的显示光互相干扰。
图4A至图4C是依照本发明一些实施例的显示装置10c的分解与结合的示意图。具体而言，图4A为显示装置10c的第一基板100的示意图。图4B为显示装置10c的第二基板200的示意图。图4C为显示装置10c的第一基板100与第二基板200的组合示意图。
请参照图2A至图2C、图3A至图3C与图4A至图4C，图4A至图4C所示的显示装置10c大体上是以图2A至图2C所示的晶体管(第一晶体管T1a与第二晶体管T2a)代换图3A至图3C所示的显示装置10b中的晶体管(第一晶体管T1与第二晶体管T2)。图3A至图3C的实施例的晶体管(第一晶体管T1与第二晶体管T2)可为低温多晶硅薄膜晶体管，而图2A至图2C的实施例的晶体管(第一晶体管T1a与第二晶体管T2a)可为单晶硅薄膜晶体管。请参照图4C，第一晶体管T1a与第二晶体管T2a在垂直投影方向上实质上完全重叠，且第一数据线DL1与第二数据线DL2在垂直投影方向上也彼此交叠。以简洁起见，显示装置10c与图2A至图2C、图3A至图3C所示的显示装置10a、显示装置10b的其他相同或相似处则不再赘述。
图5A至图5C是依照本发明一些实施例的显示装置20的分解与结合的示意图。具体而言，图5A为显示装置20的第一基板100的示意图。图5B为显示装置20的第二基板200的示意图。图5C为显示装置20的第一基板100与第二基板200的组合示意图。图5A至图5C所示的显示装置20相似于图1所示的显示装置10，以下仅描述两者的差异处，相同或相似处则不再赘述。
请参照图1A至图1C与图5A至图5C，显示装置20与显示装置10的差异主要在于第一数据线DL1与第二数据线DL2在垂直投影方向上实质上完全地重叠。换言之，在第一基板100与第二基板200结合之后，在上视图中不会观察到第一数据线DL1与第二数据线DL2沿第二方向D2交替排列的图案。此外，第一栅极线GL1与第二栅极线GL2于垂直投影方向上至少部分地重叠。在一些实施例中，第二栅极线GL2的实质上所有部分交叠于第一栅极线GL1的主体(亦即如下所述的主体部B)，而并未交叠于第一栅极线GL1的一延伸部分(亦即如下所述的延伸部E)。在一些实施例中，两相邻的栅极线(第一栅极线GL1或第二栅极线GL2)之间可设置有遮光条BS1。遮光条BS1可实质上平行于第一栅极线GL1与第二栅极线GL2，亦即实质上沿第二方向D2延伸。遮光条BS1与栅极线(第一栅极线GL1或第二栅极线GL2)定义出开口区W3在第一方向D1上的边界(例如是图5C所示的上边界与下边界)，而两相邻的第一数据线DL1(或两相邻的第二数据线DL2)定义出开口区W3在第二方向D2上的边界(例如是图5C所示的右边界与左边界)。在此些实施例中，相邻的数据线(第一数据线DL1或第二数据线DL2)之间具有单行的开口区W3。换言之，相邻的第一数据线DL1或相邻的第二数据线DL2之间可具有单行的子像素区。
多个第一像素电极PE1与多个第二像素电极PE2可设置于多个开口区W3中。在第一方向D1上相邻的第一像素电极PE1与第二像素电极PE2可分别设置于遮光条BS1的相对两侧(例如是图5C中遮光条BS1的上下两侧)的开口区W3中。位于遮光条BS1相对两侧的第一像素电极PE1与第二像素电极PE2分别电性连接至第一晶体管T1的第一漏极DR1与第二晶体管T2的第二漏极DR2。在一些实施例中，位于遮光条BS1的一侧(例如是图5C中遮光条BS1的下侧)的第一像素电极PE1与第一晶体管T1的第一漏极DR1可彼此电性连接，而位于遮光条BS1的另一侧(例如是图5C中遮光条BS1的上侧)的第二像素电极PE2与第二晶体管T2的第二漏极DR2可彼此电性连接。在此些实施例中，第一栅极线GL1(或第二栅极线GL2)位于交叠于该第一栅极线GL1(或第二栅极线GL2)的第二晶体管T2的第二漏极DR2与第一晶体管T1的第一漏极DR1之间，且此第一晶体管T1与第二晶体管T2分别控制位于此第一栅极线GL1(或第二栅极线GL2)的相对两侧的像素电极(第一像素电极PE1与第二像素电极PE2)。此外，在一些实施例中，遮光条BS1设置于第一基板100上。在其他实施例中，遮光条BS1也可设置于第二基板200上。
图5B所示的形成于第二基板200上的第二晶体管T2的第二通道结构CH2包括彼此相连的第二漏极延伸部DE2a以及第二源极延伸部SE2a。第二漏极延伸部DE2a的一端连接于第二漏极DR2，而第二源极延伸部SE2a的一端连接于第二源极SR2。在一些实施例中，第二源极延伸部SE2a沿第一方向D1延伸，而第二漏极延伸部DE2a沿第二方向D2延伸。在此些实施例中，第二通道结构CH2的形状类似于L形(以下称为L形通道结构)，且第二漏极DR2与第二源极SR2分别连接于此L形通道结构的两端。在一些实施例中，连接于L形第二通道结构CH2的两端的第二漏极DR2与第二源极SR2位于栅极线(第一栅极线GL1或第二栅极线GL2)的相对两侧。相较于图1A至图1C、图3A至图3C所示的U形通道结构(第一通道结构CH1或第二通道结构CH2)，图5B所示的L形第二通道结构CH2所占的面积较小。因此，图5B所示的L形第二通道结构CH2的位于开口区W3的面积可小于图1A至图1C、图3A至图3C所示的开口区W(或开口区W2)的面积。如此一来，可有助于提高显示装置的开口率。
在一些实施例中，第二栅极线GL2包括主体部B与延伸部E。第二栅极线GL2的主体部B沿第二方向D2延伸，而实质上完全交叠于第一栅极线GL1(如图5C所示)。延伸部E由主体部B沿第一方向D1朝外延伸。第二栅极线GL2的主体部B与延伸部E在垂直投影方向上可分别交叠于第二通道结构CH2的第二源极延伸部SE2a与第二漏极延伸部DE2a。各第二栅极线GL2可具有单一主体部B与多个延伸部E，以使多个延伸部E交叠于同一列的多个第二晶体管T2。
另一方面，在图5A至图5C所示的实施例中，第一晶体管T1与第二晶体管T2的布局(layout)不同。具体而言，图5A所示的第一晶体管T1具有U形通道结构，而图5B所示的第二晶体管T2则具有L形通道结构。图5A中形成于第一基板100上的第一晶体管T1与图1A、图3A所示的第一晶体管T1相似，仅第一通道结构CH1的尺寸与配置方向不尽相同。图5A所示的U形第一通道结构CH1的两端朝上，而图1A所示的第一通道结构CH1的两端朝下。此外，图5A的U形第一通道结构CH1的两端之间的间距可小于图1A所示的U形第一通道结构CH1的两端之间的间距。然而，所属领域中技术人员可依据产品需求而调整第一晶体管、第二晶体管的布局、尺寸以及配置方向，本发明并不以此为限。另外，请参照图5C，在一些实施例中，连接于U形第一通道结构CH1的两端的第一漏极DR1可位于栅极线(第一栅极线GL1或第二栅极线GL2)的同一侧，且连接于L形第二通道结构CH2的一端的第二漏极DR2可位于栅极线(第一栅极线GL1或第二栅极线GL2)的另一侧。如此一来，第一晶体管T1与第二晶体管T2可分别控制位于栅极线(第一栅极线GL1或第二栅极线GL2)的相对两侧的子像素区。
在一些实施例中，在图5A至图5C所示的显示装置20中，形成于单一基板上相邻的主动元件之间的最短距离(例如是相邻的第一晶体管T1或第二晶体管T2之间的最短距离)可小于图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4C所示的单一基板上相邻主动元件之间的最短距离。举例而言，在图5A至图5C所示的显示装置20中，形成于单一基板上相邻的主动元件之间的最短距离(例如是相邻的第一晶体管T1或第二晶体管T2之间的最短距离)的范围可为5μm至10μm。
在图5A至图5C所示的一些实施例中，彼此交叠的第一栅极线GL1与第二栅极线GL2可同时自驱动电路接收一组栅极信号。交叠于此第一栅极线GL1与第二栅极线GL2的第一晶体管T1与第二晶体管T2可分别电性连接至栅极线(第一栅极线GL1或第二栅极线GL2)的相对两侧的像素电极。因此，可同时控制位于栅极线(第一栅极线GL1或第二栅极线GL2)相对两侧的子像素区。如此一来，可提高显示装置的画面更新率(frame rate)。
图6A至图6C是依照本发明一些实施例的显示装置20a的分解与结合的示意图。具体而言，图6A为显示装置20b的第一基板100的示意图。图6B为显示装置20b的第二基板200的示意图。图6C为显示装置20b的第一基板100与第二基板200的组合示意图。
请参照图2A至图2C、图5A至图5C与图6A至图6C，图6A至图6C所示的显示装置20a大体上是以图2A至图2C所示的晶体管(第一晶体管T1a与第二晶体管T2a)代换图5A至图5C所示的显示装置20中的晶体管(第一晶体管T1与第二晶体管T2)，且显示装置20的第二栅极线GL2不具有延伸部。图5A至图5C的实施例的晶体管(第一晶体管T1与第二晶体管T2)可为低温多晶硅薄膜晶体管，而图6A至图6C的实施例的晶体管(第一晶体管T1a与第二晶体管T2a)可为单晶硅薄膜晶体管。请参照图6C，第一晶体管T1a与第二晶体管T2a在垂直投影方向上重叠，且第一数据线DL1与第二数据线DL2在垂直投影方向上也彼此交叠。以简洁起见，显示装置20a与图2A至图2C、图5A至图5C所示的显示装置10a、显示装置20的其他相同或相似处则不再赘述。
综上所述，本发明实施例的显示装置具有在垂直投影方向上彼此交叠的第一基板与第二基板。一部分的主动阵列形成于第一基板上，而另一部分的主动阵列形成于第二基板上。此两部分的主动阵列可至少部分地相互交叠。因此，在一些实施例中，可缩短显示装置中相邻主动元件之间的间距。此外，还可放宽单一基板上相邻主动元件之间的间距以及主动元件中相邻构件之间的间距。如此一来，可提高像素密度，也可提升工艺裕度。在一些实施例中，分别形成于第一基板与第二基板上的栅极线可彼此交叠，且可同时接收一组信号而控制位于栅极线相对两侧的子像素区。如此一来，可提高显示装置的画面更新率。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (14)

1.一种显示装置，包括：
一第一基板；
一第二基板，该第一基板与该第二基板彼此于一垂直投影方向上交叠设置；
多个第一晶体管，设置于该第一基板，且所述多个第一晶体管沿着一第一方向与一第二方向而阵列排列，其中该第一方向与该第二方向交错；
多条第一数据线，设置于该第一基板；
多条第一栅极线，设置于该第一基板，且所述多条第一数据线实质上沿该第一方向延伸且所述多条第一栅极线实质上沿着该第二方向延伸，各该第一数据线电性连接于所述多个第一晶体管的沿该第一方向排列的一行第一晶体管，且各该第一栅极线电性连接于所述多个第一晶体管的沿该第二方向排列的一列第一晶体管；
多个第二晶体管，设置于该第二基板，且所述多个第二晶体管分别沿着该第一方向与该第二方向而阵列排列；
多条第二数据线，设置于该第二基板；以及
多条第二栅极线，设置于该第二基板，且所述多条第二数据线实质上沿该第一方向延伸且所述多条第二栅极线实质上沿着该第二方向延伸，各该第二数据线电性连接于所述多个第二晶体管的沿该第一方向排列的一行第二晶体管，且各该第二栅极线电性连接于所述多个第二晶体管的沿该第二方向排列的一列第二晶体管，
其中所述多条第一栅极线与所述多条第二栅极线在该垂直投影方向上彼此交叠，且所述多个第一晶体管与所述多个第二晶体管在该垂直投影方向上交叠。
2.如权利要求1所述的显示装置，
其中各该第一晶体管包括一第一漏极、一第一源极以及一第一通道结构，该第一通道结构电性连接于该第一漏极与该第一源极，且各该第一栅极线与该第一通道结构在该垂直投影方向上彼此交叠，
且其中各该第二晶体管包括一第二漏极、一第二源极以及一第二通道结构，该第二通道结构电性连接于该第二漏极与该第二源极，且各该第二栅极线与该第二通道结构在该垂直投影方向上彼此交叠。
3.如权利要求2所述的显示装置，
其中各该第一通道结构包括一第一漏极延伸部、一第一源极延伸部以及一第一连接部，该第一漏极延伸部连接于该第一漏极，该第一源极延伸部连接于该第一源极，该第一连接部电性连接于该第一漏极延伸部与该第一源极延伸部，且各该第一栅极线在该垂直投影方向上交叠于各该第一漏极延伸部与各该第一源极延伸部，
且其中该第二通道结构还包括一第二漏极延伸部、一第二源极延伸部以及一第二连接部，该第二漏极延伸部连接于该第二漏极，该第二源极延伸部连接于该第二源极，该第二连接部电性连接于该第二漏极延伸部与该第二源极延伸部，且各该第二栅极线在该垂直投影方向上交叠于各该第二漏极延伸部与各该第二源极延伸部。
4.如权利要求2所述的显示装置，其中各该第一通道结构与各该第二通道结构沿该第二方向延伸。
5.如权利要求1所述的显示装置，其中所述多条第一数据线与所述多条第二数据线在该垂直投影方向上彼此不交叠，且所述多条第一数据线与所述多条第二数据线分别沿该第二方向交替排列。
6.如权利要求5所述的显示装置，其中所述多个第一晶体管与所述多个第二晶体管部分重叠。
7.如权利要求1所述的显示装置，其中所述多条第一数据线与所述多条第二数据线在该垂直投影方向上彼此交叠，且所述多个第一晶体管实质上完全地与所述多个第二晶体管于该垂直投影方向上交叠。
8.如权利要求7所述的显示装置，还包括多个遮光条，沿该第一方向延伸且设置于该第一基板或该第二基板上，其中各该遮光条位于两相邻的第一数据线之间或两相邻的第二数据线之间。
9.如权利要求8所述的显示装置，还包括：
多个第一像素电极，设置于该第一基板的一侧上且电性连接于所述多个第一晶体管，其中所述多个第一像素电极位于该遮光条与该两相邻的第一数据线之间，或位于该遮光条与该两相邻的第二数据线之间；以及
多个第二像素电极，设置于该第二基板的一侧上且电性连接于所述多个第二晶体管。
10.如权利要求1所述的显示装置，其中所述多条第一数据线与所述多条第二数据线于该垂直投影方向上重叠，且所述多条第一栅极线与所述多条第二栅极线于该垂直投影方向上部分重叠。
11.如权利要求10所述的显示装置，还包括多个遮光条，沿该第二方向延伸且设置于该第一基板或该第二基板上，其中各该遮光条位于两相邻的第一栅极线或两相邻的第二栅极线之间。
12.如权利要求10所述的显示装置，
其中各该第二晶体管的一通道结构包括一第二漏极延伸部以及一第二源极延伸部，该第二漏极延伸部连接于各该第二晶体管的一漏极，该第二源极延伸部连接于各该第二晶体管的一源极，该第二漏极延伸部与该第二源极延伸部相交，且各该第二栅极线在该垂直投影方向上交叠于各该第二漏极延伸部与各该第二源极延伸部，
且其中各该第一晶体管的一通道结构包括一第一漏极延伸部、一第一源极延伸部以及一第一连接部，该第一漏极延伸部连接于各该第一晶体管的一漏极，该第一源极延伸部连接于各该第一晶体管的一源极，该第一连接部电性连接于该第一漏极延伸部与该第一源极延伸部，且各该第一栅极线在该垂直投影方向上交叠于各该第一漏极延伸部与各该第一源极延伸部。
13.如权利要求12所述的显示装置，其中各该第二栅极线包括主体部与多个延伸部，该主体部沿该第二方向延伸，所述多个延伸部自该主体部朝该第一方向延伸，所述多个主体部在该垂直投影方向上与所述多条第一栅极线交叠，且各该延伸部在该垂直投影方向交叠于各该第二漏极延伸部。
14.如权利要求13所述的显示装置，其中各该第二栅极线位于交叠于各该第二栅极线的所述多个第二晶体管的所述多个漏极与交叠于各该第二栅极线的所述多个第一晶体管的所述多个漏极之间。
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