CN110673679A - 数字稳压器 - Google Patents

Abstract

本发明提供一种数字稳压器，至少包括：一比较器、一磁滞比较器、一第一控制电路、一第二控制电路、一第一晶体管，以及一第二晶体管。该比较器用于比较一参考电位和一内部电位，以产生一第一控制电位。该磁滞比较器用于比较该参考电位和该内部电位，以产生一第二控制电位。该第一晶体管耦接于一较高内部电位和一控制节点之间，并由该第一控制电路根据该第一控制电位和该第二控制电位来进行控制。该第二晶体管耦接于该控制节点和该内部电位之间，并由该第二控制电路根据该第一控制电位和该第二控制电位来进行控制。本发明所提的数字稳压器的操作性能和速度皆能有效地提升，且不会增加额外的电路面积。

Description

数字稳压器

技术领域

本发明是关于一种数字稳压器(Digital Regulator)，特别是关于可加快电路的操作速度的数字稳压器。

背景技术

随着动态随机存取存储器(Dynamic Random Access Memory，DRAM)的规格不断演进，其外部电位越来越趋近内部电位，但操作频率却越来越快。以现有的第三代双倍数据率动态随机存取存储器(Low Power Double Data Rate 3，LPDDR3)为例，其外部电位仅较内部电位高0.2V。然而，较低的外部电位容易降低电路性能及操作速度。因此，低压差稳压器(Low Dropout Regulator，LDO)的反应速度和输出能力都越趋重要。已知的低压差稳压器包括模拟式与数字式，其中模拟式的低压差稳压器体积较大，而不利于微型化的需求，数字式的低压差稳压器则有内部电压摆幅较大的问题。有鉴于此，势必要提出一种全新设计方式来取代传统模拟式的低压差稳压器，方能在较小的总电路面积下提供较大的输出驱动电流，从而加快整体电路的操作速度。

发明内容

在较佳实施例中，本发明提供一种数字稳压器，包括：一比较器，耦接至一第一外部电位，其中该比较器用于比较一参考电位和一内部电位，以产生一第一控制电位；一磁滞比较器，耦接至该第一外部电位，其中该磁滞比较器用于比较该参考电位和该内部电位，以产生一第二控制电位；一第一位准移位器，耦接至一较高内部电位，其中该第一位准移位器根据该第一控制电位来产生一预控制电位；一预驱动器，耦接至该较高内部电位，其中该预驱动器根据该预控制电位来于一控制节点处产生一门控制电位；一第一控制电路，根据该第一控制电位和该第二控制电位来产生一第三控制电位；一第二控制电路，根据该第一控制电位和该第二控制电位来产生一第四控制电位；一第一晶体管，具有一控制端、一第一端，以及一第二端，其中该第一晶体管的该控制端用于接收该第三控制电位，该第一晶体管的该第一端耦接至该较高内部电位，而该第一晶体管的该第二端耦接至该控制节点；一第二晶体管，具有一控制端、一第一端，以及一第二端，其中该第二晶体管的该控制端用于接收该第四控制电位，该第二晶体管的该第一端耦接至该内部电位，而该第二晶体管的该第二端耦接至该控制节点；以及一第三晶体管，具有一控制端、一第一端，以及一第二端，其中该第三晶体管的该控制端耦接至该控制节点，该第三晶体管的该第一端耦接至该内部电位，而该第三晶体管的该第二端耦接至一第二外部电位。

本发明所提的数字稳压器100的操作性能和速度皆能有效地提升，且不会增加额外的电路面积。

附图说明

图1是显示根据本发明一实施例所述的数字稳压器的示意图。

图2是显示根据本发明一实施例所述的数字稳压器的电位波形图。

图3是显示根据本发明一实施例所述的第一控制电路的示意图。

图4是显示根据本发明一实施例所述的第二控制电路的示意图。

附图标号

100～数字稳压器；

110～比较器；

120～磁滞比较器；

131～第一位准移位器；

132～第二位准移位器；

133～第三位准移位器；

140～预驱动器；

150～第一控制电路；

160～第二控制电路；

171～第一反相器；

172～第二反相器；

173～第三反相器；

181～第一反相延迟链；

182～第二反相延迟链；

183～第三反相延迟链；

184～第四反相延迟链；

191～第一与非门；

192～第二与非门；

193～第三与非门；

194～第四与非门；

195～第五与非门；

196～第六与非门；

197～第七与非门；

198～第八与非门；

M1～第一晶体管；

M2～第二晶体管；

M3～第三晶体管；

N1～第一节点；

N2～第二节点；

N3～第三节点；

N4～第四节点；

N5～第五节点；

N6～第六节点；

N7～第七节点；

N8～第八节点；

N9～第九节点；

N10～第十节点；

N11～第十一节点；

N12～第十二节点；

N13～第十三节点；

N14～第十四节点；

N15～第十五节点；

N16～第十六节点；

N17～第十七节点；

NC～控制节点；

T1、T2、T3～时间区间；

T4、T5～时间区间；

V9～第九节点的电位；

V16～第十六节点的电位；

VINT～内部电位；

VC1～第一控制电位；

VC2～第二控制电位；

VC3～第三控制电位；

VC4～第四控制电位；

VEXT1～第一外部电位；

VEXT2～第二外部电位；

VGAT～门控制电位；

VH～较高内部电位；

VPRE～预控制电位；

VREF～参考电位；

VSS～接地电位。

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合所附图式，作详细说明如下。

在说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”一词为开放式的用语，故应解释成“包含但不仅限定于”。“大致”一词则是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，达到所述基本的技术效果。此外，“耦接”一词在本说明书中包含任何直接及间接的电连接手段。因此，若文中描述一第一装置耦接至一第二装置，则代表该第一装置可直接电连接至该第二装置，或经由其它装置或连接手段而间接地电连接至该第二装置。

图1是显示根据本发明一实施例所述的数字稳压器100的示意图。在图1的实施例中，数字稳压器100包括：一比较器110、一磁滞比较器(Hysteresis Comparator)120、一第一位准移位器(Level Shifter)131、一预驱动器140、一第一控制电路150、一第二控制电路160、一第一晶体管M1、一第二晶体管M2，以及一第三晶体管M3。

比较器110可为运算放大器。比较器110耦接于第一外部电位VEXT1和接地电位VSS之间，并由第一外部电位VEXT1来进行供电。大致而言，比较器110用于比较参考电位VREF和内部电位VINT，以产生第一控制电位VC1。于本实施例中，比较器110的正输入端可接收参考电位VREF，比较器110的负输入端可接收内部电位VINT，而比较器110的输出端可输出第一控制电位VC1。请一并参考图2，当内部电位VINT低于参考电位VREF时，第一控制电位VC1可等于第一外部电位VEXT1；反之，当内部电位VINT高于参考电位VREF时，第一控制电位VC1可等于接地电位VSS。

磁滞比较器120可具有滞后特性。磁滞比较器120耦接于第一外部电位VEXT1和接地电位VSS之间，并由第一外部电位VEXT1供电。大致而言，磁滞比较器120用于比较参考电位VREF和内部电位VINT，以产生第二控制电位VC2。于本实施例中，磁滞比较器120的正输入端可接收参考电位VREF，负输入端可接收内部电位VINT，而输出端可输出第二控制电位VC2。请一并参考图2，当内部电位VINT低于参考电位VREF减去一电位差VD(VREF-VD)时，第二控制电位VC2将可由接地电位VSS爬升至第一外部电位VEXT1；反之，当内部电位VINT高于参考电位VREF加上电位差VD(VREF+VD)时，第二控制电位VC2将可由第一外部电位VEXT1下降至接地电位VSS。于一实施例中，电位差VD的大小由磁滞比较器120内部的元件尺寸决定。举例而言，参考电位VREF可为1V，电位差VD可为0.05V，但本发明不为此限。

第一位准移位器131耦接于较高内部电位VH和接地电位VSS之间，并由较高内部电位VH来进行供电。大致而言，第一位准移位器131根据第一控制电位VC1来产生一预控制电位VPRE，其中第一控制电位VC1和预控制电位VPRE具有不同操作范围。例如，第一控制电位VC1的上限可为第一外部电位VEXT1，第一控制电位VC1的下限可为接地电位VSS，预控制电位VPRE的上限可为较高内部电位VH，而预控制电位VPRE的下限可为接地电位VSS。第一位准移位器131可由一反相电路来实施(例如：一反相器，但不限于此)，使得预控制电位VPRE和第一控制电位VC1可具有互补的逻辑位准。

预驱动器140耦接于较高内部电位VH和接地电位VSS之间，并由较高内部电位VH来进行供电。大致而言，预驱动器140根据预控制电位VPRE在控制节点NC产生门控制电位VGAT。预驱动器140可由具有较强输出电流驱动能力的一反相器来实施。例如，预驱动器140的晶体管尺寸可大于第一位准移位器131的晶体管尺寸。因此，门控制电位VGAT和预控制电位VPRE可具有互补的逻辑位准，而门控制电位VGAT和第一控制电位VC1可具有相同的逻辑位准。

第一控制电路150根据第一控制电位VC1和第二控制电位VC2产生第三控制电位VC3。第二控制电路160根据第一控制电位VC1和第二控制电位VC2产生第四控制电位VC4。

第一晶体管M1可为一P型金属氧化物场效应晶体管。详细而言，第一晶体管M1的控制端接收第三控制电位VC3，第一晶体管M1的第一端耦接至较高内部电位VH，而第一晶体管M1的第二端耦接至控制节点NC。

第二晶体管M2可为一N型金属氧化物场效应晶体管。详细而言，第二晶体管M2的控制端用于接收第四控制电位VC4，第二晶体管M2的第一端耦接至内部电位VINT，而第二晶体管M2的第二端耦接至控制节点NC。

第三晶体管M3可为一N型金属氧化物场效应晶体管。详细而言，第三晶体管M3的控制端耦接至控制节点NC以接收门控制电位VGAT，第三晶体管M3的第一端耦接至内部电位VINT，而第三晶体管M3的第二端耦接至第二外部电位VEXT2。数字稳压器100输出内部电位VINT，并通过负反馈机制来微调比较器110和磁滞比较器120的操作，使得内部电位VINT可进行自动校正并可维持于最佳化的输出范围。

必须注意的是，本说明书中所谓“内部”的电位是指电子装置的内部电路所产生的电位，而所谓“外部”的电位是指由使用者所供应的外加电位。在一些实施例中，较高内部电位VH高于第一外部电位VEXT1，而第一外部电位VEXT1高于第二外部电位VEXT2。

图2是显示根据本发明一实施例所述的数字稳压器100的电位波形图，其中横轴代表时间，而纵轴代表各电位的位准。根据图2，第三控制电位VC3的切换条件可如下列所述。于时间区间T2，响应于第二控制电位VC2由接地电位VSS爬升至第一外部电位VEXT1(亦即，第二控制电位VC2的上升边缘)，第三控制电位VC3将会由较高内部电位VH下降至接地电位VSS。于时间区间T3，响应于第一控制电位VC1由第一外部电位VEXT1下降至接地电位VSS(亦即，第一控制电位VC1的下降边缘)，第三控制电位VC3将会由接地电位VSS爬升至较高内部电位VH。换言之，将第三控制电位VC3下拉至低逻辑位准的条件可包括当内部电位VINT低于参考电位VREF减去电位差VD，而将第三控制电位VC3上拉至高逻辑位准的条件可包括内部电位VINT高于参考电位VREF。因此，当内部电位VINT太低时，第一晶体管M1的导通操作可使门控制电位VGAT充电上升，从而可将内部电位VINT拉高回正常位准(例如：参考电位VREF)。

再者，如图2所示，第四控制电位VC4的切换条件可如下列所述。于时间区间T4，响应于第二控制电位VC2由第一外部电位VEXT1下降至接地电位VSS(亦即，第二控制电位VC2的下降边缘)，第四控制电位VC4将会由接地电位VSS爬升至较高内部电位VH。于时间区间T5，响应于第一控制电位VC1由接地电位VSS爬升至第一外部电位VEXT1(亦即，第一控制电位VC1的上升边缘)，第四控制电位VC4将会由较高内部电位VH下降至接地电位VSS。换言之，将第四控制电位VC4上拉至高逻辑位准的条件可包括内部电位VINT高于参考电位VREF加上电位差VD，而将第四控制电位VC4下拉至低逻辑位准的条件可包括内部电位VINT低于参考电位VREF。因此，当内部电位VINT太高时，第二晶体管M2的导通操作可使门控制电位VGAT放电下降，从而可将内部电位VINT拉低回正常位准(例如：参考电位VREF)。

图3是显示根据本发明一实施例所述的第一控制电路150的示意图。在本实施例中，第一控制电路150包括第一反相器171、第二反相器172、第一反相延迟链181、第二反相延迟链182、第一与非门191、第二与非门192、第三与非门193、第四与非门194，以及第二位准移位器132。第一反相延迟链181和第二反相延迟链182各自包括奇数个串联的反相器，其中此奇数大于或等于3，例如：3、5、7、9，或更多。必须理解的是，这些反相器、与非门皆耦接于第一外部电位VEXT1和接地电位VSS之间，并皆由第一外部电位VEXT1供电。第一反相器171的输入端用于接收第一控制电位VC1，而第一反相器171的输出端耦接至第一节点N1。第一反相延迟链181的输入端耦接至第一节点N1，而第一反相延迟链181的输出端耦接至第二节点N2。第一与非门191的第一输入端耦接至第一节点N1，第一与非门191的第二输入端耦接至第二节点N2，而第一与非门191的输出端耦接至第三节点N3。第二反相延迟链182的输入端耦接至第四节点N4以接收第二控制电位VC2，而第二反相延迟链182的输出端耦接至第五节点N5。第二与非门192的第一输入端耦接至第四节点N4，第二与非门192的第二输入端耦接至第五节点N5，而第二与非门192的输出端耦接至第六节点N6。第三与非门193的第一输入端耦接至第三节点N3，第三与非门193的第二输入端耦接至第七节点N7，而第三与非门193的输出端耦接至第八节点N8。第四与非门194的第一输入端耦接至第八节点N8，第四与非门194的第二输入端耦接至第六节点N6，而第四与非门194的输出端耦接至第七节点N7。第二反相器172的输入端耦接至第八节点N8，而第二反相器172的输出端耦接至第九节点N9。第二位准移位器132耦接于较高内部电位VH和接地电位VSS之间，并由较高内部电位VH供电。大致而言，第二位准移位器132根据第九节点N9的电位V9来产生第三控制电位VC3，其中第九节点N9的电位V9和第三控制电位VC3具有不同操作范围。例如，第九节点N9的电位V9的操作范围可介于第一外部电位VEXT1与接地电位VSS之间，第三控制电位VC3的操作范围可介于较高内部电位VH与接地电位VSS之间。第二位准移位器132可由一反相电路来实施(例如：一反相器，但不限于此)，使得第三控制电位VC3和第九节点N9的电位V9可具有互补的逻辑位准。第一控制电路150可视为一边缘触发电路和一锁存电路的组合，其可用于检测第二控制电位VC2的上升边缘和第一控制电位VC1的下降边缘。

图4是显示根据本发明一实施例所述的第二控制电路160的示意图。在本实施例中，第二控制电路160包括第三反相器173、第三反相延迟链183、第四反相延迟链184、第五与非门195、第六与非门196、第七与非门197、第八与非门198，以及第三位准移位器133。第三反相延迟链183和第四反相延迟链184各自包括奇数个串联的反相器，其中此奇数大于或等于3。必须理解的是，这些反相器、与非门皆耦接于第一外部电位VEXT1和接地电位VSS之间，并皆由第一外部电位VEXT1供电。第三反相器173的输入端用于接收第二控制电位VC2，而第三反相器173的输出端耦接至第十节点N10。第三反相延迟链183的输入端耦接至第十节点N10，而第三反相延迟链183的输出端耦接至第十一节点N11。第五与非门195的第一输入端耦接至第十节点N10，第五与非门195的第二输入端耦接至第十一节点N11，而第五与非门195的输出端耦接至第十二节点N12。第四反相延迟链184的输入端耦接至第十三节点N13以接收第一控制电位VC1，而第四反相延迟链184的输出端耦接至第十四节点N14。第六与非门196的第一输入端耦接至第十三节点N13，第六与非门196的第二输入端耦接至第十四节点N14，而第六与非门196的输出端耦接至第十五节点N15。第七与非门197的第一输入端耦接至第十二节点N12，第七与非门197的第二输入端耦接至第十六节点N16，而第七与非门197的输出端耦接至第十七节点N17。第八与非门198的第一输入端耦接至第十七节点N17，第八与非门198的第二输入端耦接至第十五节点N15，而第八与非门198的输出端耦接至第十六节点N16。第三位准移位器133耦接于较高内部电位VH和接地电位VSS之间，并由较高内部电位VH供电。大致而言，第三位准移位器133根据第十六节点N16的电位V16来产生第四控制电位VC4，其中第十六节点N16的电位V16和第四控制电位VC4具有不同操作范围。例如，第十六节点N16的电位V16的操作范围可介于第一外部电位VEXT1与接地电位VSS之间，第四控制电位VC4的操作范围可介于较高内部电位VH与接地电位VSS之间。第三位准移位器133可为一反相电路(例如：一反相器，但不限于此)，使得第四控制电位VC4和第十六节点N16的电位V16可具有互补的逻辑位准。第二控制电路160可视为另一边缘触发电路和另一锁存电路的组合，其可用于检测第二控制电位VC2的下降边缘和第一控制电位VC1的上升边缘。

必须理解的是，若预驱动器140的门控制电位VGAT的回转率(Slew Rate)太大，则第三晶体管M3会有过大的输出驱动电流，将导致内部电位VINT变得太高；反之，若预驱动器140的门控制电位VGAT的回转率太小，则第三晶体管M3会有过小的输出驱动电流，将导致内部电位VINT变得太低。太高或太低的内部电位VINT均可能对数字稳压器100的操作性能和速度造成负面影响。有鉴于此，本发明使用第一晶体管M1、第二晶体管M2及其对应的比较器和控制电路，可自动且动态地调整门控制电位VGAT的回转率，从而能限缩及最佳化内部电位VINT的操作范围。另外，磁滞比较器120的加入可减少所需的参考电位VREF的数量，从而可简化整体电路复杂度及降低整体制造成本。在此设计下，本发明所提的数字稳压器100的操作性能和速度皆能有效地提升，且不会增加额外的电路面积。

值得注意的是，以上所述的电位、电位差，以及其他元件参数皆非为本发明的限制条件。设计者可以根据不同需要调整这些设定值。本发明的数字稳压器并不仅限于图1-图4所图示的状态。本发明可以仅包括图1-图4的任何一个或多个实施例的任何一项或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的数字稳压器当中。

在本说明书以及权利要求中的序数，例如“第一”、“第二”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (15)

1.一种数字稳压器，其特征在于，包括：

一比较器，耦接至一第一外部电位，其中该比较器被配置为比较一参考电位和一内部电位，以产生一第一控制电位；

一磁滞比较器，耦接至该第一外部电位，其中该磁滞比较器被配置为比较该参考电位和该内部电位，以产生一第二控制电位；

一第一位准移位器，耦接至一较高内部电位，其中该第一位准移位器根据该第一控制电位来产生一预控制电位；

一预驱动器，耦接至该较高内部电位，其中该预驱动器根据该预控制电位来于一控制节点处产生一门控制电位；

一第一控制电路，根据该第一控制电位和该第二控制电位来产生一第三控制电位；

一第二控制电路，根据该第一控制电位和该第二控制电位来产生一第四控制电位；

一第一晶体管，具有一控制端、一第一端，以及一第二端，其中该第一晶体管的该控制端用于接收该第三控制电位，该第一晶体管的该第一端耦接至该较高内部电位，而该第一晶体管的该第二端耦接至该控制节点；

一第二晶体管，具有一控制端、一第一端，以及一第二端，其中该第二晶体管的该控制端用于接收该第四控制电位，该第二晶体管的该第一端耦接至该内部电位，而该第二晶体管的该第二端耦接至该控制节点；以及

一第三晶体管，具有一控制端、一第一端，以及一第二端，其中该第三晶体管的该控制端耦接至该控制节点，该第三晶体管的该第一端耦接至该内部电位，而该第三晶体管的该第二端耦接至一第二外部电位。

2.如权利要求1所述的数字稳压器，其特征在于，该第一晶体管为P型金属氧化物场效应晶体管，该第二晶体管为N型金属氧化物场效应晶体管，该第三晶体管为N型金属氧化物场效应晶体管。

3.如权利要求1所述的数字稳压器，其特征在于，该较高内部电位高于该第一外部电位，而该第一外部电位高于该第二外部电位。

4.如权利要求1所述的数字稳压器，其特征在于，响应于该内部电位低于该参考电位，该第一控制电位等于该第一外部电位；响应于该内部电位高于该参考电位，该第一控制电位等于一接地电位。

5.如权利要求1所述的数字稳压器，其特征在于，响应于该内部电位低于该参考电位减去一电位差，该第二控制电位自一接地电位爬升至该第一外部电位；响应于该内部电位高于该参考电位加上该电位差，该第二控制电位自该第一外部电位下降至该接地电位。

6.如权利要求1所述的数字稳压器，其特征在于，该第一控制电位的上限为该第一外部电位，而该预控制电位的上限为该较高内部电位。

7.如权利要求1所述的数字稳压器，其特征在于，该预驱动器包括一反相器，且该预驱动器的该反相器的输出电流驱动能力大于该第一位准移位器的输出电流驱动能力。

8.如权利要求1所述的数字稳压器，其特征在于，响应于该第二控制电位爬升至该第一外部电位，该第三控制电位自该较高内部电位下降至一接地电位；响应于该第一控制电位下降至该接地电位，该第三控制电位自该接地电位爬升至该较高内部电位。

9.如权利要求1所述的数字稳压器，其特征在于，响应于该第二控制电位下降至一接地电位，该第四控制电位自该接地电位爬升至该较高内部电位；响应于该第一控制电位爬升至该第一外部电位，则该第四控制电位自该较高内部电位下降至该接地电位。

10.如权利要求1所述的数字稳压器，其特征在于，该第一控制电路包括：

一第一反相器，具有一输入端和一输出端，其中该第一反相器的该输入端用于接收该第一控制电位，而该第一反相器的该输出端耦接至一第一节点；

一第一反相延迟链，具有一输入端和一输出端，其中该第一反相延迟链的该输入端耦接至该第一节点，而该第一反相延迟链的该输出端耦接至一第二节点；

一第一与非门，具有一第一输入端、一第二输入端，以及一输出端，其中该第一与非门的该第一输入端耦接至该第一节点，该第一与非门的该第二输入端耦接至该第二节点，而该第一与非门的该输出端耦接至一第三节点；

一第二反相延迟链，具有一输入端和一输出端，其中该第二反相延迟链的该输入端耦接至一第四节点以接收该第二控制电位，而该第二反相延迟链的该输出端耦接至一第五节点；

一第二与非门，具有一第一输入端、一第二输入端，以及一输出端，其中该第二与非门的该第一输入端耦接至该第四节点，该第二与非门的该第二输入端耦接至该第五节点，而该第二与非门的该输出端耦接至一第六节点；

一第三与非门，具有一第一输入端、一第二输入端，以及一输出端，其中该第三与非门的该第一输入端耦接至该第三节点，该第三与非门的该第二输入端耦接至一第七节点，而该第三与非门的该输出端耦接至一第八节点；

一第四与非门，具有一第一输入端、一第二输入端，以及一输出端，其中该第四与非门的该第一输入端耦接至该第八节点，该第四与非门的该第二输入端耦接至该第六节点，而该第四与非门的该输出端耦接至该第七节点；

一第二反相器，具有一输入端和一输出端，其中该第二反相器的该输入端耦接至该第八节点，而该第二反相器的该输出端耦接至一第九节点；以及

一第二位准移位器，耦接至该较高内部电位，其中该第二位准移位器根据该第九节点的电位来产生该第三控制电位。

11.如权利要求10所述的数字稳压器，其特征在于，该第九节点的该电位的上限为该第一外部电位，而该第三控制电位的上限为该较高内部电位。

12.如权利要求10所述的数字稳压器，其特征在于，该第一反相延迟链和该第二反相延迟链各自包括奇数个串联的反相器，且该奇数大于或等于3。

13.如权利要求1所述的数字稳压器，其特征在于，该第二控制电路包括：

一第三反相器，具有一输入端和一输出端，其中该第三反相器的该输入端用于接收该第二控制电位，而该第三反相器的该输出端耦接至一第十节点；

一第三反相延迟链，具有一输入端和一输出端，其中该第三反相延迟链的该输入端耦接至该第十节点，而该第三反相延迟链的该输出端耦接至一第十一节点；

一第五与非门，具有一第一输入端、一第二输入端，以及一输出端，其中该第五与非门的该第一输入端耦接至该第十节点，该第五与非门的该第二输入端耦接至该第十一节点，而该第五与非门的该输出端耦接至一第十二节点；

一第四反相延迟链，具有一输入端和一输出端，其中该第四反相延迟链的该输入端耦接至一第十三节点以接收该第一控制电位，而该第四反相延迟链的该输出端耦接至一第十四节点；

一第六与非门，具有一第一输入端、一第二输入端，以及一输出端，其中该第六与非门的该第一输入端耦接至该第十三节点，该第六与非门的该第二输入端耦接至该第十四节点，而该第六与非门的该输出端耦接至一第十五节点；

一第七与非门，具有一第一输入端、一第二输入端，以及一输出端，其中该第七与非门的该第一输入端耦接至该第十二节点，该第七与非门的该第二输入端耦接至一第十六节点，而该第七与非门的该输出端耦接至一第十七节点；

一第八与非门，具有一第一输入端、一第二输入端，以及一输出端，其中该第八与非门的该第一输入端耦接至该第十七节点，该第八与非门的该第二输入端耦接至该第十五节点，而该第八与非门的该输出端耦接至该第十六节点；以及

一第三位准移位器，耦接至该较高内部电位，其中该第三位准移位器根据该第十六节点的电位来产生该第四控制电位。

14.如权利要求13所述的数字稳压器，其特征在于，该第十六节点的该电位的上限为该第一外部电位，而该第四控制电位的上限为该较高内部电位。

15.如权利要求13所述的数字稳压器，其特征在于，该第三反相延迟链和该第四反相延迟链各自包括奇数个串联的反相器，且该奇数大于或等于3。

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