CN110660726B - 半导体装置及其形成方法 - Google Patents

Abstract

本公开涉及半导体装置及其形成方法。在接触插塞的黏合层上使用氮等离子体处理，氮等离子体处理的结果为氮并入到黏合层中。当接触插塞沉积在开口中时，在接触插塞和黏合层之间形成金属氮化物中间层。在绝缘层中的开口上使用氮等离子体处理，氮等离子体处理的结果为氮并入到开口处的绝缘层中。当接触插塞沉积在开口中时，在接触插塞和绝缘层之间形成金属氮化物中间层。

Description

半导体装置及其形成方法

技术领域

本发明实施例涉及半导体制造技术，且特别有关于增加半导体装置的导电插塞的附着力的方法及其形成的半导体装置。

背景技术

半导体装置用于各种电子应用中，例如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体基底上依序沉积绝缘或介电层、导电层和半导体材料层，并使用光刻技术将各种材料层图案化，以在半导体基底上形成电路组件和元件来制造半导体装置。

半导体工业通过持续缩减最小部件尺寸，而持续改善各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这让更多元件整合到给定区域中。但是，随着最小部件尺寸的缩减，出现了需要克服的其他问题。

发明内容

根据一些实施例，提供半导体装置的形成方法。此方法包含在结构的绝缘层中形成开口，以及在开口中沉积粘合层。此方法还包含将氮原子并入粘合层中，以及沉积金属到开口中，此金属形成介于金属插塞和粘合层之间的中间层，中间层包含金属和氮的化合物。

根据一些实施例，提供半导体装置的形成方法。此方法包含在绝缘层中形成开口，开口具有侧壁和底部，以及用氮基等离子体工艺处理开口的侧壁和底部，氮基等离子体工艺将自由氮原子并入开口的侧壁和底部。此方法还包含在开口中形成金属插塞，金属插塞包含金属，此金属与自由氮原子结合，以在金属插塞与开口的侧壁和底部之间形成中间层。

根据一些实施例，提供半导体装置。此半导体装置包含目标区域，以及在目标区域上方的绝缘层。此半导体装置还包含金属插塞设置在绝缘层内，金属插塞从绝缘层的顶部延伸到目标区域，金属插塞包含第一材料。此半导体装置也包含中间层设置在金属插塞和绝缘层之间，中间层包含第一材料和氮的化合物，自由氮原子围绕中间层。

附图说明

为了让本发明实施例能更容易理解，以下配合说明书附图作详细说明。应该注意，根据工业上的标准范例，各个部件未必按照比例绘制。实际上，为了让讨论清晰易懂，各个部件的尺寸可以被任意放大或缩小。

图1为鳍式场效晶体管(fin field effect transistor，FinFET)的范例的三维示意图。

图2A至图23C为根据一些实施例说明形成鳍式场效晶体管的过程的各个中间阶段。

图24为根据一些实施例，说明一些被处理的示范材料的润湿状态，并且以百分比说明比较一些实施例的工艺的去湿润和当实施例的工艺未使用时的去湿润。

图25至图32为根据一些实施例说明在绝缘层上形成金属的各个中间阶段。

图33为根据一些实施例说明接触件的材料性质的图表。

附图标记说明：

30～鳍式场效晶体管(FinFET)；

50～基底；

52～半导体条；

54～隔离区；

56～鳍片；

53、62、72～遮罩；

53A、62A～第一遮罩层；

53B、62B～第二遮罩层；

55～沟槽；

H₀～高度；

W₀～宽度；

58～虚置介电层；

60～虚置栅极层；

70～虚置栅极；

75～轻掺杂源极/漏极(LDD)区；

80～栅极间隔物层；

80A～第一栅极间隔物层；

80B～第二栅极间隔物层；

80C～第三栅极间隔物层；

82～源极/漏极区；

83～硅化物；

87～蚀刻停止层；

88、96～层间介电质(ILD)；

90～凹槽；

92～栅极介电质；

94～栅极电极；

100～区域；

102、104～接触开口；

106、107、430、440～金属层；

108～金属氮化物层；

110、330、420～等离子体处理工艺；

112～富含氮的金属氮化物层；

113、345、435～薄膜中间层；

114、340～接触插塞；

116、118、320、350～接触；

122～间隔物；

124～凹陷；

D₁～深度；

205、210、215、220～元件；

300、400～膜堆叠；

310、315、410～膜层；

325～开口；

335、425～处理区域；

225、230、235、240～线；

245、250、255～带。

具体实施方式

以下内容提供许多不同实施例或范例，以实现本发明实施例的不同部件(feature)。以下描述组件和配置方式的具体范例，以简化本发明实施例。当然，这些仅仅是范例，而非意图限制本发明实施例。举例而言，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明实施例可在各个范例中重复参考标号及/或字母。此重复是为了简化和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。

另外，为了容易描述附图中示出的一个元件或部件与另一个元件或部件之间的关系，在此可以使用空间相关用语，例如“在…下方”、“在…底下”、“较低”、“在…上方”、”之上”、“较高”等类似的空间相关用语。这些空间相关用语意欲涵盖除了附图描绘的方向以外，在使用或操作中的装置的不同方位。设备可以用其他方向定位(旋转90度或在其他方向)，且在此描述中所使用的空间相关用语可以依此做相应的解读。

在此详细描述了一些实施例，其涉及特定背景的鳍式场效晶体管(FinFET)装置及其形成方法。实施例可以形成导电插塞，并且使得导电插塞与其周围和下面的材料之间的附着力增加。然而，本发明所属技术领域中技术人员可以理解，以下的这些关于鳍式场效晶体管(FinFET)装置而详细描述的技术也可以应用在其他背景中。

在鳍式场效晶体管(FinFET)的背景下对实施例的讨论，其并非意图以任何方式限制这些技术的应用。在此所讨论的FinFET的形成，包含FinFET的源极/漏极区、栅极结构和通道区是作为示范，这些工艺可以在讨论的实施例的考虑范围内做变化。

在半导体基底上形成的装置有时通过设置在例如层间介电质(interlayerdielectric ILD)或类似材料的介电层或半导体层中的金属插塞(metal plugs)或接触件(contacts)提供电性连接。随着装置的尺寸缩减，其容许的接触件尺寸也随之减小。有时在接触插塞和接触目标区域之间使用黏合层，以增加接触插塞和接触目标区域之间的附着力，其使得电阻降低和减少漏电问题。对于可靠的微电子和纳米电子装置而言，界面黏合是重要的。

在典型的接触件形成工艺中，可在接触开口中使用TiN黏合层。当作为Ti和/或Co接触插塞的黏合层(也称为胶层)的TiN层的沉积技术产生结晶膜时，例如使用原子层沉积(atomic layer deposition，ALD)，由于其高结晶TiN(111)取向而显示出良好的粘着效能。后续形成的Ti和/或Co接触插塞，可以通过例如物理气相沉积(physical vapordeposition，PVD)进行沉积。

随着尺寸缩减和采用其他沉积工艺，举例而言，一些沉积技术例如化学气相沉积(chemical vapor deposition，CVD)型工艺会产生非结晶膜，TiN或Ti层可能会遭受较差的附着力。然而，在工艺上仍然可能会考虑使用CVD沉积技术，借此对在下层材料上的沉积提供高选择性。

在此所述的实施例的工艺在黏合层上使用等离子体处理，以提供黏合层的附着力改善。在黏合层上进行氮气(N₂/H₂)等离子体处理，氮气(N₂/H₂)等离子体处理的结果为氮被并入处理过的黏合层中，其增加了后续形成的接触插塞的附着力。当金属插塞沉积在粘合层上时，通过处理过的材料中的有效氮和金属M的结合，在金属插塞和黏合层的界面处形成超薄的MxN层(金属M的氮化物)。此工艺的细节参照各种实施例描述如下。

由于金属氮化物(MxN)的面心立方(face centered cubic，fcc)结构(例如，其中M是Co，CoxN的晶体结构)与金属M(例如，Co插塞的晶体结构)的面心立方(fcc)结构之间仅有小的晶格不匹配，此金属氮化物(MxN)材料对于金属具有强的附着力。

此N₂/H₂等离子体处理也可以直接用在SiO或SiN基底上，借此得以直接附着而不需要粘合层。换言之，氮等离子体处理可以用于无胶层(glue-layer-free)工艺，并且接触件(例如Co接触件)的间隙填充不需要额外的薄膜沉积。

图1以三维示意图示出说明鳍式场效晶体管(FinFET)30的范例，鳍式场效晶体管(FinFET)30可以与图23A、图23B和图23C所示区域100中形成的FinFET(省略了一些部件)相似。鳍式场效晶体管30包含在基底50上的鳍片(fin)56，鳍片56从其基部(又称为半导体条)52延伸，其中鳍片56或鳍片56的一部分可以由基底50形成。基底50包含隔离区54，并且鳍片56从相邻的隔离区54之间突出于隔离区54之上。栅极介电质92沿着鳍片56的侧壁，并且在鳍片56的顶表面上方，栅极电极94在栅极介电质92上方。源极/漏极区82相对于栅极介电质92和栅极电极94，设置在鳍片56的两侧。图1还示出在后续附图中使用的参考剖面，剖面A-A跨越鳍式场效晶体管30的通道、栅极介电质92和栅极电极94；剖面C-C在平行于剖面A-A的平面中，并且跨越通道外的鳍片56；剖面BB垂直于剖面AA，沿着鳍片56的纵长轴，并且在例如源极/漏极区82之间的电流方向上。为了清楚起见，后续的附图参照这些参考剖面。

图2A至图23A-图23C是根据一些实施例，制造鳍式场效晶体管(FinFET)的中间阶段的剖面示意图。在图2A至图23A-图23C中，以“A”标记结尾的附图是沿着图1中所示的参考剖面A-A示出；以“B”标记结尾的附图是沿图1中所示的参考剖面B-B示出；且以“C”标记结尾的附图是沿着图1中所示的参考剖面C-C示出。在一些情况下，省略了某些步骤中的剖面图，例如，如果没有具体地讨论省略的剖面。

图2A示出基底50，基底50可以是半导体基底，例如整体(bulk)半导体、绝缘体上的半导体(semiconductor-on-insulator，SOI)基底、或类似基底，基底50可以是掺杂的(例如具有p型或n型掺杂物)或未掺杂的。基底50可以是晶圆，例如硅晶圆。通常，SOI基底包含在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋藏氧化物(buried oxide，BOX)层、氧化硅层或类似的层。绝缘体层设置在基板上，通常是硅或玻璃基板。也可以使用其他基底，例如多层或梯度基底。在一些实施例中，基底50的半导体材料可包含硅；锗；化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或前述的组合。

基底50还可包含集成电路装置(未示出)，本发明所属技术领域中技术人员可以理解，可在基底50中和/或基底50上形成各种集成电路装置，例如晶体管、二极管、电容器、电阻器、类似装置或前述的组合，以产生鳍式场效晶体管(FinFET)的设计所要得到的结构和功能要求，并且可以使用任何合适的方法形成集成电路装置。

在一些实施例中，基底50可包含多个区域，例如区域100。一些区域可以用于形成n型装置，例如n型金属氧化物半导体(n-type metal oxide semiconductor，NMOS)晶体管，例如n型鳍式场效晶体管(FinFETs)。其他区域可以用于形成p型装置，例如p型金属氧化物半导体(PMOS)晶体管，例如p型FinFETs。因此，区域100可以是NMOS或PMOS区。在此描述的步骤可以用于例如形成NMOS区时遮蔽PMOS区，然后去除遮罩；遮蔽NMOS区，然后形成PMOS区。或者，可以先形成PMOS区，然后形成NMOS区，也可以考虑其他类型的晶体管，或者其他主动或被动装置。

图2A示出在基底50上方形成遮罩53，遮罩53可用于后续的蚀刻步骤中，将基底50图案化(参见图3A)。在一些实施例中，遮罩53可包含第一遮罩层53A和第二遮罩层53B。第一遮罩层53A可以是硬遮罩层。在一些实施例中，第一遮罩层53A可包含氮化硅、氮氧化硅、碳化硅、碳氮化硅、前述的组合或类似材料，并且可以使用任何合适的工艺形成，例如原子层沉积(atomic layer deposition，ALD)、物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)、前述的组合或类似工艺。第一遮罩层53A可用于在后续的蚀刻步骤中，防止或最小化对第一遮罩层53A底下的基底50的蚀刻(参见图3A)。第二遮罩层53B可包含光刻胶，并且在一些实施例中，可以用于将第一遮罩层53A图案化，以用于上述讨论的后续蚀刻步骤。第二遮罩层53B可通过使用旋涂技术形成，并且可以使用合适的光刻技术将其图案化。在一些实施例中，遮罩53可包含三层或更多的遮罩层。

图3A示出在基底50中形成半导体条52。首先，可将遮罩层53A和53B图案化，遮罩层53A和53B中的开口暴露出基底50中即将形成沟槽55的区域。接下来，可以进行蚀刻工艺，蚀刻工艺通过遮罩53中的开口在基底50中产生沟槽55，在图案化的遮罩53底下的基底50的剩余部分形成多个半导体条52。可以通过任何合适的蚀刻工艺进行蚀刻，例如反应性离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)、类似工艺或前述的组合，蚀刻工艺可以是非等向性的。在一些实施例中，半导体条52可具有介于约50nm与约60nm之间的高度H₀，以及介于约6nm与约8nm之间的宽度W₀。

图4A示出在相邻半导体条52之间的沟槽55(参见图3A)内形成绝缘材料，以形成隔离区54。绝缘材料可以是氧化物，例如氧化硅；氮化物，例如氮化硅；类似材料或前述的组合，并且可以通过高密度等离子体化学气相沉积(high density plasma CVD，HDP-CVD)、可流动化学气相沉积(flowable CVD，FCVD)(例如，在远程等离子体系统中基于CVD的材料沉积，以及后固化使其转化为另一种材料，例如氧化物)、类似工艺或前述的组合形成，也可以使用由任何合适的工艺形成的其他绝缘材料。

此外，在一些实施例中，隔离区54可包含在用隔离区54的绝缘材料填充沟槽55之前，在沟槽55(参见图3A)的侧壁和底表面上形成的衬层(liner)(未示出)。在一些实施例中，衬层可包含半导体(例如硅)氮化物、半导体(例如硅)氧化物、半导体(例如硅)的热氧化物、半导体(例如硅)氮氧化物、聚合物介电质、前述的组合或类似材料。衬层的形成可包含任何合适的方法，例如ALD、CVD、HDP-CVD、PVD、前述的组合或类似工艺。

仍参考图4A，平坦化工艺例如化学机械研磨(chemical mechanical polishing，CMP)可以去除隔离区54的任何多余的绝缘材料，使得隔离区54的顶表面和半导体条52的顶表面共平面(在工艺变化范围内)。在一些实施例中，化学机械研磨(CMP)也可以去除遮罩53。在其他实施例中，可以使用与化学机械研磨分开的湿法清洁工艺来去除遮罩53。

图5A示出说明隔离区54的凹陷，以形成浅沟槽隔离(shallow trench isolation，STI)区。将隔离区54凹陷，使得鳍片56从相邻的隔离区54(其由半导体条52隔开)之间突出。此外，隔离区54的顶表面可以具有如图所示的平坦表面、凸出表面、凹入表面(例如碟状)或前述的组合，隔离区54的顶表面可以通过适当的蚀刻形成为平坦的、凸出的和/或凹入的。可以使用合适的蚀刻工艺让隔离区54凹陷，例如对隔离区54的材料具有选择性的蚀刻工艺。

上述关于图2A至图5A的工艺仅是如何形成鳍片56的一个范例。实施例包含形成鳍片56的其他合适的工艺，其包含例如在基底50上方的遮罩中所形成的凹槽内，外延成长同质外延或异质外延结构。

在图6A和图6B中，在鳍片56上形成虚置(dummy)介电层58。虚置介电层58可以是例如氧化硅、氮化硅、前述的组合或类似材料，并且可以根据合适的技术沉积(使用例如CVD、PVD、前述的组合或类似沉积)或热成长(例如使用热氧化或类似技术)。在虚置介电层58上方形成虚置栅极层60，并且在虚置栅极层60上方形成遮罩62。在一些实施例中，可在虚置介电层58上沉积虚置栅极层60，然后将其平坦化，例如使用CMP工艺。遮罩62可以沉积在虚置栅极层60上。虚置栅极层60可由例如多晶硅制成，但是也可以使用其他对于隔离区54的材料具有高蚀刻选择性的材料。遮罩62可包含一层或多层，例如氮化硅、氮氧化硅、碳化硅、碳氮化硅、类似材料或前述的组合。在一实施例中，遮罩62包含由氮化硅形成的第一遮罩层62A，以及由氧化硅形成的第二遮罩层62B。在一些实施例中，第一遮罩层62A可具有介于约18nm与约22nm之间的厚度，且第二遮罩层62B可具有介于约50nm与约90nm之间的厚度。在一些实施例中，虚置介电层58可具有介于约11nm与约15nm之间的厚度，并且虚置栅极层60可具有介于约50nm与约80nm之间的厚度，也可考虑并使用其他尺寸。在一些实施例中，可以省略虚置介电层58。

仍参考图6A和图6B，可以在鳍片56、半导体条52和/或基底50中形成适当的掺杂井区(未示出)。可以在虚置栅极70形成之前或之后形成井区(参照图7A、图7B和图7C描述如下)。在一些实施例中，在形成虚置栅极70之前形成井区，例如可以在形成虚置介电层58之前形成井区。举例而言，可以形成P井区(用于NMOS装置)或N井区(用于PMOS装置)。可以使用适当的杂质，例如对应于磷、砷或类似杂质的n型杂质，以及对应于硼、BF₂或类似杂质的p型杂质，通过遮罩和植入技术形成井区(如果有的话)。在植入适当的杂质之后，可以进行退火，以活化植入的p型和/或n型杂质。在一些实施例中，鳍片56的材料可在沉积工艺期间进行原位(in-situ)掺杂。

在图7A、图7B和图7C中，可以使用合适的光刻和蚀刻技术将遮罩62(参见图6A和图6B)图案化，以在区域100中形成遮罩72。然后可以通过合适的蚀刻技术，将遮罩72的图案转移到虚置栅极层60，以形成虚置栅极70。可选择地，遮罩72的图案可以相似地转移到虚置介电层58。虚置栅极70的图案覆盖鳍片56的各别通道区，且暴露出鳍片56的源极/漏极区。虚置栅极70的纵长方向可以大致上垂直于各个鳍片56的纵长方向。虚置栅极70的尺寸和虚置栅极70之间的间距可以取决于形成虚置栅极70的晶粒(die)区域，在一些实施例中，当位于晶粒的输入/输出区域中时(例如设置输入/输出电路)，虚置栅极70可具有比位于晶粒的逻辑区域(例如设置逻辑电路)中时更大的尺寸和更大的间距。在一些实施例中，虚置栅极70可具有约135nm和约175nm之间的高度，并且虚置栅极70可具有约15nm和约27nm之间的宽度，也可考虑并使用其他尺寸于虚置栅极70。此外，虽然示出两个虚置栅极70，但是这些仅仅是做为示范，可以在区域100中使用更多或更少的虚置栅极。

在图8A、图8B和图8C中，形成栅极间隔物层80在虚置栅极70的露出表面上(见图8A和图8B)和/或在鳍片56上(见图8C)。可以使用任何合适的方法来形成栅极间隔物层80，在一些实施例中，可以使用沉积(例如CVD、ALD或类似方法)来形成栅极间隔物层80。在一些实施例中，栅极间隔物层80可包含一或多层，例如氮化硅(SiN)、氮氧化硅、碳氮化硅、碳氮氧化硅(SiOCN)、前述的组合或类似材料。在一些实施例中，栅极间隔物层80可包含第一栅极间隔物层80A、第一栅极间隔物层80A上方的第二栅极间隔物层80B、以及第二栅极间隔物层80B上方的第三栅极间隔物层80C。

仍参考图8A、图8B和图8C，在形成第一间隔物层80A之后，可以使用类似于上述图6A和图6B的那些工艺和材料，通过遮罩和植入技术，在区域100中形成轻掺杂源极/漏极(lightly doped source/drain，LDD)区75。所得到的LDD区75可具有约10¹⁵cm^-3至约10¹⁶cm^-3的杂质浓度，并且可以进行退火工艺以活化植入的杂质。

参考图9A、图9B和图9C，进行蚀刻工艺以去除间隔物层80的一些部分。在一些实施例中，可以使用遮罩来保护间隔物层80的一些部分，使其免受蚀刻工艺影响。蚀刻工艺可以是非等向性的，在进行蚀刻工艺之后，可以去除轻掺杂源极/漏极(LDD)区75上方和隔离区54上方的第一间隔物层80A、第二间隔物层80B和第三间隔物层80C的横向部分，以暴露出鳍片56的顶表面和用于虚置栅极70的遮罩72。沿着虚置栅极70和鳍片56的侧壁的第一间隔物层80A、第二间隔物层80B和第三间隔物层80C的一部分可以保留，并形成间隔物122。在一些实施例中，也可以从鳍片56的侧壁移除间隔物层80。

图10A、图10B、图10C、图11A、图11B和图11C示出区域100中的外延源极/漏极区82的形成，在后续步骤中更详细描述如下。可以使用N₂/H₂等离子体处理工艺，以改善接触件与外延源极/漏极区82的附着力。参考图10A、图10B和图10C，在鳍片56上进行图案化工艺，以在鳍片56的源极/漏极区(以及在一些实施例中的半导体条52)中形成凹陷124。图案化工艺可以用这样的方式进行，使得凹陷124形成在相邻的虚置栅极70之间，或者在鳍片56的一端与虚置栅极70之间。在一些实施例中，图案化工艺可包含蚀刻工艺，并且使用虚置栅极70、间隔物122和/或隔离区54作为组合遮罩。蚀刻工艺可以是例如非等向性干蚀刻工艺，例如反应性离子蚀刻(RIE)、中性束蚀刻(NBE)、类似工艺或前述的组合。在一些实施例中，可以使用包含CH₃F、CH₄、HBr、O₂、Ar、前述的组合或类似气体的工艺气体混合物来进行非等向性蚀刻工艺。在一些实施例中，凹陷124具有从鳍片56的顶表面测量的深度D₁，其在约45nm和约65nm之间，但是可以考虑并使用其他尺寸。

图11A、图11B和图11C示出在区域100的凹陷124中形成外延源极/漏极区82。在一些实施例中，使用金属有机化学气相沉积(metal-organic CVD，MOCVD)外延成长、分子束外延(molecular beam epitaxy，MBE)、液相外延(liquid phase epitaxy，LPE)、气相外延(vapor phase epitaxy，VPE)、选择性外延成长(selective epitaxial growth，SEG)、前述的组合或类似工艺，来外延成长外延源极/漏极区82。外延源极/漏极区82可包含任何合适的材料，例如适合于n型FinFET或p型FinFET的任何材料，这取决于所形成的FinFET的类型。例如，如果鳍片56是硅，则外延源极/漏极区82可包含用于n型FinFET的硅、SiC、SiCP、SiP或类似材料，或者用于p型FinFET的SiGe、SiGeB、Ge、GeSn或类似材料。外延源极/漏极区82可以具有从鳍片56的各自表面凸起的表面，并且可以具有小刻面(facets)。外延源极/漏极区82形成在鳍片56中，使得每个虚置栅极70设置在各自的一对相邻的外延源极/漏极区82之间。在一些实施例中，外延源极/漏极区82可以延伸超过鳍片56并且进入半导体条52，如图11B所示。

可以采用类似于先前所述为了形成轻掺杂源极/漏极(LDD)区75的工艺的掺杂物，植入外延源极/漏极区82的材料中，然后进行退火(参见图8A、图8B和图8C及其相关描述)。外延源极/漏极区82的杂质浓度可以为约10¹⁹cm^-3至约10²¹cm^-3，用于外延源极/漏极区82的杂质可以是前面讨论的任何n型掺杂物杂质或p型掺杂物杂质，其取决于晶体管类型。在其他实施例中，外延源极/漏极区82的材料可以在成长期间进行原位掺杂。在示出说明的实施例中，每个源极/漏极区82与其他源极/漏极区82物理性地分开。在其他实施例中，可以合并两个或更多相邻的源极/漏极区82。在一些实施例中，可以合并两个或三个以上相邻的源极/漏极区82。

图12A到图15C示出用包含替代栅极电极的替代栅极结构来取代虚置栅极70，在后续步骤中更详细描述如下，可以使用N₂/H₂等离子体处理工艺，来改善接触件与替代栅极电极的附着力。在一些实施例中，替代栅极结构可以是例如以下所述的金属栅极。如上所述，虽然示出并讨论栅极后制(gate-last)工艺，但是本发明所属技术领域中技术人员将理解，也可以使用栅极先制(gate-first)工艺。

参考图12A、图12B和图12C，在虚置栅极70上方和源极/漏极区82上方沉积蚀刻停止层87和层间介电质(interlayer dielectric，ILD)88。在一个实施例中，层间介电质(ILD)88是由可流动的CVD所形成的可流动膜。在一些实施例中，层间介电质(ILD)88由介电材料形成，例如磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-Silicate Glass，BSG)、掺杂硼的磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未掺杂硅酸盐玻璃(undoped Silicate Glass，USG)或类似材料，且可以通过任何合适的方法沉积，例如CVD、PECVD、前述的组合或类似方法。在一些实施例中，蚀刻停止层87在图案化层间介电质(ILD)88形成开口，以用于后续形成的接触件时，作为停止层之用。因此，可以选择用于蚀刻停止层87的材料，使得蚀刻停止层87的材料具有比层间介电质(ILD)88的材料更低的蚀刻速率。

参考图13A、图13B和图13C，可以进行平坦化工艺，例如化学机械研磨(CMP)，使得层间介电质(ILD)88的顶表面与虚置栅极70的顶表面齐平。在平坦化工艺之后，虚置栅极70的顶表面经由层间介电质(ILD)88露出。在一些实施例中，化学机械研磨(CMP)还可以去除虚置栅极70上的遮罩72或遮罩72的一部分。

参考图14A、图14B和图14C，在蚀刻步骤中去除遮罩72和虚置栅极70的剩余部分，使得凹槽90形成。每个凹槽90暴露出各自鳍片56的通道区。每个通道区设置在区域100中相邻的一对外延源极/漏极区82之间。在一些实施例中，在移除期间可以使用虚置介电层58作为蚀刻停止层，并且在虚置栅极70被蚀刻时露出虚置介电层58。然后可以在去除虚置栅极70之后，去除露出的虚置介电层58。在一些实施例中，未被去除虚置栅极70的工艺暴露出的虚置介电层58的部分可以保留，如图14B所示。

参考图15A、图15B和图15C，形成栅极介电层92和闸电极94做为替代栅极。栅极介电层92形成在凹槽90中，例如在鳍片56的顶表面和侧壁上、在栅极间隔物122(隔离物80A)的内侧壁上、以及在层间介电质(ILD)88的顶表面上。在一些实施例中，沉积栅极介电层92为毯覆式沉积层。在一些实施例中，栅极介电层92包含氧化硅、氮化硅或前述的多层。在其他实施例中，栅极介电层92包含高介电常数(k)介电材料，并且在这样的实施例中，栅极介电层92可具有大于约7.0的k值，并且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极介电层92的形成方法可包含分子束沉积(Molecular-BeamDeposition，MBD)、ALD、CVD、PECVD、前述的组合或类似方法。在一些实施例中，上述的形成方式可以得到顺应性的沉积层，其具有大致上相同厚度的水平部分和垂直(或非水平)部分，例如，栅极介电层92的垂直部分的垂直厚度，与栅极介电层92的水平部分的水平厚度的差值小于20％。在一些实施例中，栅极介电层92可以是热成长的，例如参考上述的虚置介电层58。

接下来，在各自的栅极介电层92上沉积用于栅极电极94的材料，并填充凹槽90的剩余部分。栅极电极94可以由含金属材料制成，例如TiN、TaN、TaC、TiC、TiO、Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、前述的组合或前述的多层。在填充栅极电极94之后，可以进行平坦化工艺，例如CMP，以去除在层间介电质(ILD)88的顶表面上方的栅极介电层92和栅极电极94的多余部分。因此，栅极电极94和栅极介电层92的材料的剩余部分形成FinFET的替代栅极。

尽管未示出，但是栅极电极94可包含一系列的一或多层的堆叠层(未示出)。堆叠的层可以沉积在凹槽90中，位于栅极介电层92的侧壁和底部上方，以及层间介电质(ILD)88的顶表面上方。堆叠的层可以通过毯覆式沉积方法形成，例如ALD或CVD，并且具有在工艺变化的范围内大致上均匀的厚度。在一些实施例中，栅极电极94的形成可以产生顺应性的沉积层，其具有大致上相同厚度的水平部分和垂直(或非水平)部分，例如，这些层的垂直部分的垂直厚度和水平部分的水平厚度的差异小于20％。堆叠层可包含扩散阻挡层，和在扩散阻挡层上方的一或多个功函数层。扩散阻挡层可以由氮化钛(TiN)或氮化铊(thalliumnitride)形成。功函数层判定栅极的功函数，并且可包含至少一层，或者由不同材料形成的多层。可以根据个别的FinFET是n型FinFET，或是p型FinFET来选择功函数层的具体材料。例如，当FinFET是n型FinFET时，功函数层可包含AlTiC层。当FinFET是p型FinFET时，功函数层可包含AlTiN和/或AlTiC层。在沉积功函数层之后，可以形成阻挡层(未示出)，其可以是另一个TiN层。

图16A、图16B和图16C示出第二层间介电质(ILD)96的形成，其沉积在ILD 88上方和替代栅极上方。可以使用类似于用来形成ILD 88的材料和方法来形成ILD 96，其参考上述的图12A、图12B和图12C，并且不再重复描述。在一些实施例中，ILD 88和ILD 96可以由相同的材料形成。在其他实施例中，ILD 88和ILD 96可以由不同的材料形成。在一些实施例中，ILD 96可以是用在后续去除ILD88的厚层(未示出)，其可以作为遮罩。

图17A、图17B和图17C示出形成穿过ILD 96到栅极电极94的接触开口102，以及穿过ILD 96和ILD 88到源极/漏极区82的接触开口104。接触开口102和104的形成可以使用任何合适的图案化技术，例如光刻技术，形成遮罩在ILD 96上方，并且蚀刻穿过ILD 96以形成接触开口102，以及蚀刻穿过ILD 96和ILD 88以形成接触开口104。在一些实施例中，接触开口102和104的形成可以在分开的步骤中完成。在一些实施例中，接触开口102和104的形成可以同时完成，其使用蚀刻停止层87来保护底下的结构。在分别穿过ILD 96以及穿过ILD96和ILD 88形成接触开口102和104之后，可以通过后续的蚀刻去除蚀刻停止层87的露出部分，此蚀刻对蚀刻停止层87的材料具有选择性。

参考图18A至图23C，其示出根据一些实施例的接触件(contact)形成过程。作为以下更详细描述的接触件形成过程的一部分，可以使用N₂/H₂等离子体处理工艺，来改善接触件与替代栅极电极的附着力，或者接触件与源极/漏极区的附着力。图18A、图18B和图18C示出在接触开口102和104中形成金属层106。金属层106可以由一或多层的钛、镍、钴、钨、铂、钼、钽、类似金属或前述的组合形成。金属层106可以通过PVD、CVD、ALD、溅射沉积、类似工艺或前述的组合形成，其厚度为约

至约

但是金属层106可以适当地更薄或更厚。在一些实施例中，金属层106可以包含钛或其他合适的金属，其通过CVD工艺或类似工艺形成。

图19A、图19B和图19C示出根据一些实施例，在接触开口102和104中形成金属层107，其进行对应于图19A、图19B和图19C的工艺，而不是如图18A、图18B和图18C所示的金属层106的形成。因此，图19A、图19B和图19C分别从图17A、图17B和图17C的工艺流程开始。在一些技术节点中，金属层107可以形成在绝缘层和源极/漏极区82的非垂直表面上。在这样的实施例中，金属层107可以由一或多层的钛、镍、钴、钨、铂、钼、钽、类似金属或前述的组合形成。金属层107可以通过合适的沉积工艺形成，例如通过PVD、溅射沉积、类似工艺或前述的组合，其形成从约

到约

的厚度，但是金属层107也可以适当地更薄或更厚。例如，在一些实施例中，金属层107可包含钛或其他合适的金属，其通过PVD工艺或类似工艺形成。

在形成图18A、图18B和图18C的金属层106，或图19A、图19B和图19C的金属层107之后，可以在源极/漏极区82中形成硅化物83。硅化物83可以由金属层106或金属层107形成，硅化物83的形成包含进行退火工艺，使得硅化物83从金属层106或金属层107与源极/漏极区82的材料之间的反应形成。在一些实施例中，使用快速热退火、热持温(thermalsoaking)、尖峰退火(spike annealing)、闪光退火(flash annealing)、激光退火、微波退火，类似退火或前述的组合来进行退火工艺。在一些实施例中，退火工艺可以在大于约500℃至约950℃的温度下进行，但是可以考虑并且可以适当地使用其他温度。

在一些实施例中，可以在硅化工艺中消耗金属层106或金属层107。在一些实施例中，如果有任何金属保持未反应，则可以去除剩余的金属层106或金属层107。在其他实施例中，可以通过使用类似于金属层106或金属层107的工艺和材料来沉积另一金属层，以恢复金属层(参见图18A、图18B和图18C以及图19A、图19B和图19C)；在其他实施例中，可以保留金属层106或金属层107的未反应部分。

以下关于图20A至图23C的描述说明使用金属层106的实施例，金属层106参照上述图18A、图18B和图18C所述。然而，应理解的是，图19A、图19B和图19C的金属层107可以代替下述图20A至图23C中的金属层106。

参考图20A、图20B和图20C，根据一些实施例，示出接触开口102和104中的金属氮化物层108的形成。金属氮化物层108可包含氮化钛、氮化钽、类似材料或前述的组合，金属氮化物层108可以是金属层106中使用的金属的金属氮化物。金属氮化物层108可以通过PVD、CVD、ALD、类似工艺或前述的组合形成，其厚度为约

至约

但是也可以考虑并使用其他厚度。在一些实施例中，金属氮化物层108可以包含通过CVD工艺或类似工艺形成的氮化钛。可以形成金属氮化物层108使其不具有晶体结构，或者换言之，金属氮化物层108可以是非晶态的(amorphous)。在这样的实施例中，后续沉积的接触插塞对金属氮化物层108的附着力差，至少部分是因为金属氮化物层108是非晶态的。

在一些实施例中，可以在形成金属氮化物层108之后进行硅化物的形成。在这样的实施例中，金属氮化物层108可以做为覆盖层，以在硅化物形成的退火过程中减少金属层106或金属层107的损失。

图21A、图21B和图21C示出施加于区域100的等离子体处理工艺110。可以在工艺腔室中使用N₂/H₂等离子体处理工艺进行等离子体处理工艺110，借此将氮原子引入到金属氮化物层108中，以将金属氮化物层108改变为富含氮的金属氮化物层112，留下可用于与后续沉积的接触插塞材料结合的自由(未键合)氮原子。在富含氮的金属氮化物层112的表面处的自由氮原子的浓度可以最大，并且可以随着深入富含氮的金属氮化物层112而降低浓度。等离子体处理工艺110可以使用N₂和H₂作为工艺气体来进行，也可以适当地使用其他工艺气体。N₂/H₂等离子体处理工艺110可以在约250℃至约800℃之间的温度下进行，例如约300℃，采用0W的偏压用于顺应性的处理，并且在约1托(torr)到约100torr的压力下进行，例如约3torr，也可考虑并且适当地使用其他工艺条件。等离子体处理工艺还可以去除在先前工艺中可能形成的氧化物，而作为后续形成接触插塞的预清洁之用。

在一些实施例中，可以在一或多次N₂/H₂等离子体处理之前和/或之后进行硅烷(silane，SiH₄)浸泡。硅烷浸泡可以在富含氮的金属氮化物层112的表面处也提供自由硅原子，借此来增强N₂/H₂等离子体处理的有效性，其可以用于后续在接触插塞和富含氮的金属氮化物层112之间形成中间层。硅烷浸泡可以在与等离子体处理工艺110相同的腔室中进行，在一些实施例中，工艺气体可包含任何含硅气体，例如硅烷(SiH₄)、二氯硅烷(dichlorosilane，DCS)、二硅烷(disilane，DS)、三氯硅烷(trichlorosilane，TCS)、前述的组合或类似气体。硅烷浸泡可以在约250℃至约800℃之间的温度下进行，例如约300℃，在约1torr至约100torr之间的压力下进行，例如约35torr，在约300每分钟标准立方公分(standard cubic centimeter per minute，sccm)和600sccm之间的流速下进行，例如约450sccm，进行时间约60秒至约120秒，例如约100秒，也可以考虑并适当地使用其他工艺条件。

图22A、图22B和图22C示出根据一些实施例，在接触开口102中形成接触插塞114到栅极电极94，以及在接触开口104中形成接触插塞114到源极/漏极区82。接触插塞114的导电材料可包含钴、铜、铜合金、银、钨、铝、镍或类似材料。在一些实施例中，接触插塞114的导电材料是钴。接触插塞114可以通过任何合适的技术形成在接触开口102和104中，例如通过PVD、ALD、CVD、电镀和其他类似工艺。接触插塞114可以延伸到接触开口102和104上方，以及在绝缘层(又称为ILD)96的上表面上方。在一些实施例中，可以在形成接触插塞114之前进行分开的预清洁循环，例如分开的N₂/H₂等离子体处理，其可以进一步增加在富含氮的金属氮化物层112表面处的自由氮原子。

由于接触插塞114的导电材料形成在接触开口102和104内，在富含氮的金属氮化物层112中的一些可用的自由氮将与接触插塞114的导电材料结合，以在接触插塞114和富含氮的金属氮化物层112的界面处形成薄膜中间层113(单层)。在富含氮的金属氮化物层112的表面处可获得硅的实施例中，薄膜中间层113可包含具有共价键的金属、氮和硅(M-N-Si)的化合物，其中金属是接触塞114的材料；硅可以例如通过从硅化物83和/或源极/漏极区82，穿过富含氮的金属氮化物层112的扩散获得，和/或由上述硅烷浸泡(如果进行)的结果获得。在一些实施例中，在无法获得硅的情况下，例如当底下的基底是TiN，并且不进行硅烷浸泡时，薄膜中间层113可包含接触插塞114的金属和氮的化合物(MxN)。在接触插塞114周围的一些氮原子和/或硅原子可以保持未键合。一些实施例可具有包含M-N-Si的化合物和包含MxN的化合物两者。

在一些实施例中，薄膜中间层113的厚度可以小于约1nm，例如约0.5nm至约1nm的厚度，但是薄膜中间层113可以更厚或更薄。再者，当使用外延沉积工艺或其他结晶成长工艺形成接触插塞114时，薄膜中间层113将具有类似于接触插塞114的晶体结构，薄膜中间层113具有第一晶格常数的晶体结构，接触插塞114的导电材料将具有第二晶格常数的晶体结构。并且，第一晶格常数和第二晶格常数之间的不匹配很小(因为共享共同的导电材料)。当两种材料具有小的晶格不匹配时，即小于约2％或小于1％时，两种材料具有更好的附着力。例如，在接触插塞114的材料是钴的情况下，Co和CoxN的晶格常数之间的差异为约0.08％。

接触插塞114和富含氮的金属氮化物层112之间所得到的界面(通过薄膜中间层113的方式)在层之间提供强的附着力，即使当富含氮的金属氮化物层112是非晶态时也是如此。薄膜中间层113可以部分地由底下的富含氮的金属氮化物层112形成，其中接触插塞114的一些金属嵌入在下面的层中。薄膜中间层113也可以部分地由在底下的富含氮的金属氮化物层112的表面处或附近可用的氮原子与下面的层上方的接触插塞114的金属结合而形成。薄膜中间层113也可以部分地由在底下的富含氮的金属氮化物层112的表面处或附近可用的硅原子与接触插塞114的金属结合而形成，或者由硅化物83或源极/漏极区82可用的硅原子与接触插塞114的金属结合而形成。

在附着力差的情况下，在两个膜遭受使用热工艺例如退火的后续工艺之后，这两个膜将显示去润湿(de-wetting)(分离)。去润湿越高，附着力越差。在实施例的工艺中，黏合的去润湿可以为约0％至约20％，例如约1％。M(和MxN或M-N-Si薄膜中间层113)的晶体结构取决于选择用来形成接触插塞114的金属。一些金属可以形成体心立方(body-centeredcubic，bcc)结构，而其他金属可以形成面心立方(fcc)结构或六方最密堆积(hexagonalclose packed，hcp)结构。应该选择金属，使得所选金属的氮化物具有相同的晶体结构(除了如上所述的小的晶格不匹配)。

在形成接触插塞114之后，一些自由氮原子用于形成薄膜中间层113，而一些自由氮原子可能不与接触插塞114的材料键结，且可能仍然围绕接触插塞114，例如在富含氮的金属氮化物层112中。

在一实施例中，金属层106可以是Ti，金属氮化物层108可以是TiN，并且接触插塞114的导电材料可以是Co。在N₂/H₂的等离子体处理之后，Co的沉积在Co接触插塞114和TiN富含氮的金属氮化物层112之间形成CoxN和/或C0-N-Si的结晶层。CoxN层和/或Co-N-Si层的厚度可小于1nm，例如在约0.5nm和约1nm之间，但是也可以考虑并使用其他厚度。Co接触插塞114沉积和CoxN层和/或Co-N-Si层都是面心立方(fcc)取向的晶体结构，并且虽然由于包含CoxN结构和/或Co-N-Si结构的N原子和/或Si原子而存在晶格不匹配，但相较于没有N₂/H₂等离子体处理，晶格结构的相似性提供了改善的附着力。薄膜中间层113还显示出良好的热稳定性，其提供了较少的潜在问题，这些潜在问题可能是在后续工艺中引入。例如，已显示出薄膜中间层113在400℃下退火30分钟后仍然存在。

图23A、图23B和图23C示出根据一些实施例，可以进行平坦化工艺，例如化学机械研磨(CMP)，从层间介电质(ILD)96的顶表面去除多余材料，平坦化工艺还可以去除富含氮的金属氮化物层112和金属层106的多余部分。剩余的富含氮的金属氮化物层112和导电材料形成了到栅极电极94的接触件116，以及到源极/漏极区82的接触件118。

图24示出一些示范材料的润湿状态，以比较未使用实施例的工艺处理的黏合层和使用实施例的工艺处理的黏合层。用于此实施例的膜堆叠包含硅基底、硅基底的热氧化层(SiO)和

的TiN层。在进行N₂/H₂等离子体处理的实施例中，在TiN层上进行N₂/H₂等离子体处理。在N₂/H₂等离子体处理之后，通过CVD沉积

的Co层。在H₂周围环境中，在420℃下进行退火480秒。在此工艺之后，可以对每个实施例进行去润湿测试。

元件205示出说明包含黏合层的界面，黏合层包含具有米勒指数(Miller index)为(111)的ALD形成的TiN层，其未使用实施例的处理工艺处理，测量到的去润湿为6.2％。换言之，约6.2％的界面未被润湿。元件210示出说明包含黏合层的界面，黏合层包含具有米勒指数(111)的ALD形成的TiN层，其使用实施例的处理工艺处理，测量到的去润湿为小于1.3％。换言之，小于约1.3％的界面未被润湿。元件215示出说明包含黏合层的界面，黏合层包含CVD形成的TiN层(使用TiCl₄前驱物做为Ti源，以及N基前驱物例如NH₃做为N源而形成)，其中TiN的米勒指数包含(111)和(200)，其未使用实施例的处理工艺处理，测量到的去润湿为69％。换言之，约69％的界面未被润湿。元件220示出说明包含黏合层的界面，黏合层包括CVD形成的TiN层(使用TiCl₄前驱物做为Ti源，以及N基前驱物例如NH₃做为N源而形成)，其中TiN的米勒指数包含(111)和(200)，其使用实施例的处理工艺处理，测量到的去润湿小于0.1％。换言之，小于约0.1％的界面未被润湿。

如实施例所示，在通过ALD工艺形成黏合层的情况下，N₂/H₂等离子体处理工艺可以将去润湿改善约4倍。在通过CVD工艺形成黏合层的情况下，N₂/H₂等离子体处理工艺可以改善去润湿约700倍，结果为大致上完全润湿(或大致上无去润湿)，实施例的处理工艺可以改善润湿约4至700倍。

图25至图32示出根据一些实施例，在其他材料上使用N₂/H₂等离子体处理工艺。不是在形成于介电材料内的开口中沉积金属氮化物层，例如图20A、图20B和图20C的金属氮化物层108，在一些实施例中，处理工艺可以直接施加于层，例如绝缘层或包含TiN、SiO、SiN或其他合适材料的基板。

图25示出根据一些实施例的膜堆叠300的膜层310，膜层310可包含一或多层的TiN、SiO、SiN或其他合适的材料。膜层315可以是其中形成有接触件320的基板或介电材料。接触件320可以电耦合到装置。在一些实施例中，膜堆叠300可以是内连线的一部分，例如重分布结构。在一些实施例中，膜堆叠300可以是具有嵌入装置形成在其中的结构的一部分。

图26示出在膜层310中形成开口325，开口325暴露出接触件320。开口325可以通过任何合适的工艺形成，例如通过光刻技术。

图27示出根据一些实施例的N₂/H₂等离子体处理工艺330的应用，等离子体处理工艺330可以使用与上述关于图21A、图21B和图21C的等离子体处理工艺110所讨论类似的工艺和材料来进行，在此不再重复。处理膜层310的露出部分，得到处理区域335，其中未键结的氮原子并入膜层310的材料中，产生处理区域335中的自由氮原子浓度。氮原子的浓度在膜层310的表面处可以最大，并且可以延伸到底下的材料中到达约2nm；氮原子浓度可以具有均匀的浓度梯度遍及处理区域335，使用零偏压的N₂/H₂等离子体处理工艺可以提供均匀的氮分布。

图28示出在开口325中沉积接触插塞340，接触插塞340可以使用与上述关于图22A、图22B和图22C的接触插塞114类似的材料和工艺形成，在此不重复。

由于接触插塞340的导电材料形成在开口325内，在处理区域335中的一些未键结的氮可以与接触插塞340的导电材料结合，以在接触插塞340和处理区域335的界面处形成薄膜中间层345。薄膜中间层345可包含含有MxN化合物和/或M-N-Si化合物的层，其中M是接触插塞340的导电材料。所得到的薄膜中间层345在类似于上述图22A、图22B和图22C的工艺中，提供对接触插塞340的强附着力。在接触插塞340周围的一些氮原子可以保持未键结。

图29示出根据一些实施例，通过平坦化接触插塞340来形成接触件350。可以使用例如CMP工艺的平坦化工艺，使得接触件350的顶表面与膜层310的顶表面平坦化。

图30示出根据一些实施例的膜堆叠400的膜层410，膜层410可包含一或多层的TiN、SiO、SiN或其他合适的材料。可以进行N₂/H₂等离子体处理工艺420，可以使用类似于上述图21A、图21B和图21C的等离子体处理工艺110所讨论的那些工艺和材料来进行等离子体处理工艺420，在此不再重复。处理膜层410，得到处理区域425，未键结的氮原子被浓缩在处理区域425，处理区域425可以类似于图27的处理区域335。

图31示出在处理区域425上方沉积膜堆叠的金属层430，可以使用类似于上述图22A、图22B和图22C的接触插塞114的材料和工艺来形成金属层430，不再重复。

当形成金属层430的导电材料时，处理区域425中的一些未键结的氮可以与金属层430的导电材料结合，以在金属层430和处理区域425的界面处形成薄膜中间层435。薄膜中间层435可包含含有MxN化合物和/或M-N-Si化合物的层，其中M是金属层430的导电材料。所得到的薄膜中间层435在与上述图22A、图22B和图22C类似的工艺中，提供与金属层430的强附着力。金属层430下方的一些氮原子可以保持未键结。

图32示出根据一些实施例平坦化金属层430，以形成具有平坦顶表面的金属层440。可以使用例如CMP工艺的平坦化工艺来平坦化金属层430的顶表面。在平坦化工艺之后，金属层440的顶表面可以与周围结构(未示出)共平面。

图33示出根据一些实施例的接触件的材料特性的图表。在一个示范的实施例中，使用在SiO基底中的Co接触件，在接触件的各种深度处，提供各种材料的浓度。作为N₂/H₂等离子体处理工艺的结果，在基底和Co接触件之间形成包含CoxN和/或Co-N-Si的中间层。线225表示在以

为单位的各种深度处的Co浓度。线230表示在以

为单位的各种深度处的氧浓度。线235表示在以

为单位的各种深度处的硅浓度。线240表示在以

为单位的各种深度处的氮浓度。带245用虚线标示出，其表示中间层的近似深度。带250表示Co接触件的近似深度。带255表示底下的SiO基底。如图33所示，在中间层中，Co的浓度从Co接触件通过中间层到底下的SiO基底逐渐减少。在一些情况下，也会存在Si而形成Co(Si)N材料。中间层的深度可以根据接触件的金属的厚度而变化。对于Co接触件，中间层的厚度可以小于1nm，例如在约0.5nm和约1nm之间，也可以考虑并使用其他尺寸。

在另一实施例中，基底可以是TiN。在接触件的边缘处，Co接触件的去润湿可以在约40％和50％之间，并且在接触件的中心处，Co接触件的去润湿大致上为0％。在硅烷浸泡和N₂/H₂等离子体处理之后，在接触件的边缘处和在接触件的中心处，Co接触的去润湿大致上为0％。在另一实施例中，基底可以是SiO。在接触件的边缘处，Co接触件的去润湿可以大致上为0％，并且在接触件的中心处，Co接触件的去润湿大致上为0％。在另一实施例中，基底可以是SiN。在接触件的边缘处，Co接触件的去润湿可以大致上为0％，并且在接触件的中心处，Co接触件的去润湿大致上为0％。本发明所属技术领域中技术人员将理解，这些仅仅是示范，并非意图限制全部实施例。然而，可以观察到，如上所述的实施例的工艺提供了接触件改善的润湿。

实施例提供了形成在基底中的接触件的改善的润湿。不是在例如接触插塞的接触件和形成接触件在其中的基底之间发生去润湿，而是实施例的工艺可以提供接触件改善的润湿，使得接触件大致上完全润湿。在一些实施例中，与没有实施例的工艺相比，接触件可以更彻底地润湿4至700倍，产生更好的附着力。实施例使用N₂/H₂等离子体处理，以在接触件下面的层表面处并入过量的N原子。当后续形成接触件时，由于接触件材料和接触件材料的氮化物之间具有相似的结晶性，在接触件材料和接触件下面的材料之间形成交联层。

一实施例为半导体装置的形成方法，此方法包含在结构的绝缘层中形成开口，在开口中沉积粘合层，将氮原子并入到粘合层中，沉积金属到开口内，此金属形成介于金属插塞和粘合层之间的中间层，中间层包含此金属和氮的化合物。

在一些实施例中，粘合层包含非晶态的TiN。在一些实施例中，金属插塞的金属包含Co。在一些实施例中，将氮原子并入粘合层中的步骤包含对粘合层施加N₂/H₂等离子体处理。

在一些实施例中，此方法还包含在沉积金属之前，将结构浸泡在硅烷中，前述化合物含有硅。在一些实施例中，此方法还包含在沉积粘合层之前，在开口中沉积金属层，以及形成硅化物。在一些实施例中，粘合层为金属层的金属的氮化物。

在一些实施例中，金属氮化物的中间层包含第一晶体结构，金属插塞包含第二晶体结构，且第一晶体结构和第二晶体结构的晶格不匹配小于2％。

另一实施例为半导体装置的形成方法，此方法包含在绝缘层中形成开口，开口具有侧壁和底部。在开口的侧壁和底部用氮基等离子体工艺处理，氮基等离子体工艺将自由氮原子并入到开口的侧壁和底部。在开口中形成金属插塞，金属插塞包含金属，此金属与自由氮原子结合，以在金属插塞与开口的侧壁和底部之间形成中间层。

在一些实施例中，绝缘层包含SiO或SiN。在一些实施例中，金属插塞的金属包括Co。在一些实施例中，上述处理包含对开口的侧壁和底部施加N₂/H₂等离子体。在一些实施例中，此方法还包含在处理开口之前，在开口中形成粘合层，此粘合层包含金属氮化物。

在一些实施例中，中间层包含第一晶体结构，金属插塞包含与第一晶体结构相似的第二晶体结构，且第一晶体结构和第二晶体结构具有不同的晶格常数。

另一实施例为半导体装置，其包含目标区域和目标区域上的绝缘层。金属插塞设置在绝缘层内，金属插塞从绝缘层的顶部延伸到目标区域，金属插塞包括第一材料。中间层设置在金属插塞和绝缘层之间，中间层包含第一材料和氮的化合物，并且自由氮原子围绕中间层。

在一些实施例中，第一材料包含Co。在一些实施例中，绝缘层包含SiO或SiN，且中间层的化合物含有硅。

在一些实施例中，中间层包含具有第一晶格常数的第一晶体结构，金属插塞包含第二晶体结构，第二晶体结构具有不同于第一晶格常数的第二晶格常数，且第一晶体结构和第二晶体结构都是面心立方晶格。

在一些实施例中，半导体装置还包含粘合层介于中间层和绝缘层之间，粘合层包含金属氮化物，且自由氮原子在金属氮化物中。

在一些实施例中，半导体装置还包含鳍式场效晶体管的源极/漏极区，其中目标区包含源极/漏极区；以及金属层介于粘合层和绝缘层之间，金属层包含粘合层的金属氮化物的金属材料。

以上概述了数个实施例的部件，使得在本发明所属技术领域中技术人员可以更理解本发明实施例的概念。在本发明所属技术领域中技术人员应该理解，可以使用本发明实施例作为基础，来设计或修改其他工艺和结构，以实现与在此所介绍的实施例相同的目的及/或达到相同的好处。在本发明所属技术领域中技术人员也应该理解，这些等效的结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此可以做出各种改变、取代和其他选择。因此，本发明的保护范围当视权利要求所界定为准。

Claims (14)

1.一种半导体装置的形成方法，包括：

提供一结构，该结构包括一鳍片、设置于该鳍片的一侧的一源极/漏极区、设置于该鳍片上方的一栅极电极、以及设置于该源极/漏极区和该栅极电极上方的一绝缘层；

在该栅极电极以及该鳍片的侧壁上形成一间隔物，该间隔物包括一第一间隔物层、一第二间隔物层以及一第三间隔物层；

在该结构的该绝缘层中形成多个开口，所述多个开口包括穿过该绝缘层到该源极/漏极区的开口以及穿过该绝缘层到该栅极电极的开口；

在该开口中沉积一金属层；

在沉积该金属层之后，在该开口中沉积一粘合层；

将多个氮原子并入该粘合层中；

将该结构浸泡在硅烷中；以及

在将该结构浸泡在硅烷中之后，沉积一金属到该开口内，在沉积该金属之后，该金属形成一金属插塞并与该粘合层结合形成介于该金属插塞和该粘合层之间的一中间层，该中间层包括该金属、硅和该等氮原子结合而成的一化合物，且该金属插塞的该金属包括Co。

2.如权利要求1所述的半导体装置的形成方法，其中该粘合层包括非晶态的TiN。

3.如权利要求1所述的半导体装置的形成方法，其中将该等氮原子并入该粘合层中包括对该粘合层施加N₂/H₂等离子体处理。

4.如权利要求1所述的半导体装置的形成方法，还包括：

在形成该金属层之后，在该源极/漏极区中形成硅化物。

5.如权利要求1所述的半导体装置的形成方法，其中该粘合层为该金属层的金属的氮化物。

6.如权利要求1所述的半导体装置的形成方法，其中金属氮化物的该中间层包括一第一晶体结构，该金属插塞包括一第二晶体结构，且其中该第一晶体结构和该第二晶体结构的晶格不匹配小于2％。

7.一种半导体装置的形成方法，包括：

提供一结构，该结构包括一鳍片、设置于该鳍片的一侧的一源极/漏极区、设置于该鳍片上方的一栅极电极、以及设置于该源极/漏极区和该栅极电极上方的一绝缘层；

在该栅极电极以及该鳍片的侧壁上形成一间隔物，该间隔物包括一第一间隔物层、一第二间隔物层以及一第三间隔物层；

在该绝缘层中形成一开口，该开口具有侧壁和底部；

在该开口的侧壁和底部上沉积一金属层；

在沉积该金属层之后，在该金属层上沉积一粘合层；

用氮基等离子体工艺处理该开口的侧壁和底部，该氮基等离子体工艺将多个自由氮原子并入该开口的侧壁和底部上的该粘合层；

将该结构浸泡在硅烷中；以及

在将该结构浸泡在硅烷中之后，在该开口中形成一金属插塞，该金属插塞包括一金属，在形成该金属插塞之后，该金属与硅和该粘合层中的该等自由氮原子结合，以在该金属插塞与该开口的侧壁和底部上的该粘合层之间形成一中间层，其中该金属插塞的该金属包括Co。

8.如权利要求7所述的半导体装置的形成方法，其中该绝缘层包括SiO或SiN。

9.如权利要求7所述的半导体装置的形成方法，其中该处理包含对该开口的侧壁和底部施加N₂/H₂等离子体。

10.如权利要求7所述的半导体装置的形成方法，

其中该粘合层包括金属氮化物。

11.如权利要求7所述的半导体装置的形成方法，其中该中间层包括一第一晶体结构，该金属插塞包括与该第一晶体结构相似的一第二晶体结构，且该第一晶体结构和该第二晶体结构具有不同的晶格常数。

12.一种半导体装置，包括：

一鳍式场效晶体管，具有一鳍片、设置于该鳍片的一侧的一源极/漏极区、设置于该鳍片上方的一栅极电极、以及设置于该鳍片和该栅极电极的侧壁上的一间隔物，其中该间隔物包括一第一间隔物层、一第二间隔物层以及一第三间隔物层；

一目标区域，该目标区域为该源极/漏极区或该栅极电极；

一绝缘层，在该目标区域上方；

一金属插塞，设置在该绝缘层内，该金属插塞从该绝缘层的顶部延伸到该目标区域，该金属插塞包括一第一材料，其中该第一材料包括Co；

一中间层，设置在该金属插塞和该绝缘层之间，该中间层包括该第一材料、硅和氮的一化合物，其中该化合物的硅来自一硅烷浸泡工艺；

一粘合层，介于该中间层和该绝缘层之间，其中该粘合层包括一金属氮化物以及该金属氮化物中的多个自由氮原子，且该中间层的该化合物是在形成该金属插塞之后，由该第一材料和硅与该粘合层中的该等自由氮原子结合而成的，并且剩余的该等自由氮原子围绕该中间层；以及

一金属层，介于该粘合层和该绝缘层之间，该金属层包括该粘合层的该金属氮化物的金属材料。

13.如权利要求12所述的半导体装置，其中该绝缘层包括SiO或SiN。

14.如权利要求12所述的半导体装置，其中该中间层包括具有一第一晶格常数的一第一晶体结构，该金属插塞包括一第二晶体结构，该第二晶体结构具有不同于该第一晶格常数的一第二晶格常数，且其中该第一晶体结构和该第二晶体结构都是面心立方晶格。

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