CN110649030A - 一种3d nand及其制作方法 - Google Patents
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Abstract
本申请公开一种3D NAND及其制作方法，其中，3D NAND通过第一金属部将金属层中的第一金属部和第一半导体衬底电性连接，通过第二金属部将金属层中的第二金属部和通孔中导电层电性连接，其中，通孔中的导电层、介质层与第一半导体衬底之间形成电容，使得电容位于衬底内，占据3DNAND的第一半导体衬底的闲置区域，从而避免占用较大的衬底区域。同时，第一金属部作为第一极板、第二金属部作为第二极板，第一金属部和第二金属部之间还能形成MOM电容，从而增大了第一金属部、第一半导体衬底、介质层、导电层、第二金属部之间形成的电容的容量。
Description
技术领域
本发明涉及半导体器件及其制作方法，特别涉及一种3D NAND及其制作方法。
背景技术
3D NAND是闪存技术，其采用垂直堆叠存储单元来增大容量以得到较高的储存密度。
随着3D NAND技术朝向高密度和高容量前进，特别是从64层至128层的方案，器件的数量和走线的数量显著增大。常规MOS电容器或MOM电容器在后端阶段通常需要大的芯片面积或金属走线面积，并且大面积的MOS电容可以引起时间相关的电介质击穿(TimeDependent Dielectric Breakdown，TDDB)问题。
在3D NAND技术中，存储单元在高电压下进行编程操作和擦除操作，因此需要电容来实施电压的提升。典型地，MOS电容、MOM电容、或多晶硅-至-多晶硅电容用于3D NAND芯片电路中。外围电路中需要大量的电容器件提升电压，传统的电容通常都需要占用较大的硅片或金属走线面积，不利于提高闪存单元的集成度。
发明内容
有鉴于此，本发明提供一种3D NAND及其制作方法，以解决现有技术中随着3DNAND存储密度增大，电容占用较大面积的问题，以提高闪存单元的集成度。
为实现上述目的，本发明提供如下技术方案：
一种3D NAND，包括：
第一半导体衬底，包括相对设置的第一表面和第二表面；
贯穿所述第一半导体衬底的绝缘环；
位于所述绝缘环包围的第一半导体衬底内，且贯通所述第一半导体衬底的多个通孔；
位于所述通孔的内壁上的介质层以及填充所述通孔的导电层；
位于所述第一半导体衬底的第一表面背离第二表面一侧的金属层，所述金属层包括相互绝缘的第一金属部和第二金属部；
电连接所述第一半导体衬底和所述第一金属部的第一接触部；
电连接所述导电层和所述第二金属部的第二接触部；
所述第一金属部为第一极板，所述第二金属部为第二极板。
优选地，所述第一金属部和所述第二金属部为位于同一层的金属层。
优选地，所述第一金属部和第二金属部均为梳状结构。
优选地，所述第一金属部的梳齿和所述第二金属部的梳齿相互交叉设置。
优选地，所述金属层包括相互绝缘且层叠设置的多层金属层。
优选地，多层金属层在所述第一半导体衬底上的投影重叠。
优选地，相邻金属层中在所述第一半导体衬底上投影重叠的第一金属部之间相互电性连接；相邻金属层中在所述第一半导体衬底上投影重叠的第二金属部之间相互电性连接。
优选地，所述第一半导体衬底包括第一区域和第二区域，所述第一区域的第一表面上形成有存储器件，所述绝缘环形成于所述第二区域。
优选地，所述存储器件包括所述第一表面上的栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及存储单元串之上的介质层中的存储单元互联结构，所述存储单元串包括穿过所述堆叠层的沟道孔以及所述沟道孔侧壁上依次形成的遂穿层、电荷存储层、阻挡层以及沟道层。
优选地，还包括第二半导体衬底，所述第二半导体衬底上形成有MOS器件以及MOS器件的互联结构；
所述第一半导体衬底的第一表面朝向所述第二半导体衬底的MOS器件的互联结构，且所述第一半导体衬底与所述第二半导体衬底固定；
所述存储单元互联结构和所述第一引出结构分别与所述MOS器件的互联结构电连接。
本发明还提供一种3D NAND制作方法，包括：
提供第一半导体衬底，所述第一半导体衬底包括相对设置的第一表面和第二表面；
在所述第一半导体衬底的第一表面背离第二表面的一侧制作形成金属层，所述金属层包括相互绝缘的第一金属部和第二金属部，且所述第一金属部与所述第一半导体衬底之间电性连接；
对所述第一半导体衬底的第二表面进行减薄；
从所述第二表面形成贯通所述第一半导体衬底的绝缘环；
在所述绝缘环包围的第一半导体衬底上与所述第二金属部对应的区域形成贯通所述第一半导体衬底的通孔；
在所述通孔的内壁上形成介质层；
采用导电材料填充所述通孔，形成导电层，所述导电层与所述第二金属部电性连接。
经由上述的技术方案可知，本发明提供的3D NAND中，通过第一金属部将金属层中的第一金属部和第一半导体衬底电性连接，通过第二金属部将金属层中的第二金属部和通孔中导电层电性连接，其中，通孔中的导电层、介质层与第一半导体衬底之间形成电容，使得电容位于衬底内，占据3D NAND的第一半导体衬底的闲置区域，从而避免占用较大的衬底区域。同时，第一金属部作为第一极板、第二金属部作为第二极板，第一金属部和第二金属部之间还能形成MOM电容，从而增大了第一金属部、第一半导体衬底、介质层、导电层、第二金属部之间形成的电容的容量。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例中提供的3D NAND的俯视结构示意图；
图2为本发明实施例中提供的沿图1中AA’线的3D NAND的剖面结构示意图；
图3为本发明实施例提供的另一种3D NAND结构示意图；
图4为本发明实施例提供的一种3D NAND制作方法流程图。
具体实施方式
正如背景技术中的描述，3D NAND存储器件外围电路的MOS(金属氧化物半导体，MetalOxide Semiconductor)器件形成在不同的衬底上，而后可以通过封装技术将二者连接在一起，该外围电路由HVMOS器件和LVMOS器件组成，外围电路用于对存储单元的操作，3DNAND存储单元的操作是高电压，因此外围电路中需要大量的电容器件提升电压，传统的电容结构需要通常都需要占用较大的硅片或金属走线面积，不利于提高芯片的集成度。
基于此，本发明提供一种3D NAND，包括：
第一半导体衬底，包括相对设置的第一表面和第二表面；
贯穿所述第一半导体衬底的绝缘环；
位于所述绝缘环包围的第一半导体衬底内，且贯通所述第一半导体衬底的多个通孔；
位于所述通孔的内壁上的介质层以及填充所述通孔的导电层；
位于所述第一半导体衬底的第一表面背离第二表面一侧的金属层，所述金属层包括相互绝缘的第一金属部和第二金属部；
电连接所述第一半导体衬底和所述第一金属部的第一接触部；
电连接所述导电层和所述第二金属部的第二接触部；
所述第一金属部为第一极板，所述第二金属部为第二极板。
本发明提供的3D NAND中，通过第一金属部将金属层中的第一金属部和第一半导体衬底电性连接，通过第二金属部将金属层中的第二金属部和通孔中导电层电性连接，其中，通孔中的导电层、介质层与第一半导体衬底之间形成电容，使得电容位于衬底内，占据3D NAND的第一半导体衬底的闲置区域，从而避免占用较大的衬底区域。同时，第一金属部作为第一极板、第二金属部作为第二极板，第一金属部和第二金属部之间还能形成MOM电容，从而增大了第一金属部、第一半导体衬底、介质层、导电层、第二金属部之间形成的电容的容量。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1和图2，其中，图1为本发明实施例中提供的3D NAND的俯视结构示意图；图2为本发明实施例中提供的沿图1中AA’线的3D NAND的剖面结构示意图；本发明实施例提供的3D NAND包括：
第一半导体衬底1，包括相对设置的第一表面和第二表面；
贯穿所述第一半导体衬底1的绝缘环2；
位于所述绝缘环2包围的第一半导体衬底1内，且贯通所述第一半导体衬底1的多个通孔；
位于所述通孔的内壁上的介质层6以及填充所述通孔的导电层5；
位于所述第一半导体衬底1的第一表面背离第二表面一侧的金属层3，所述金属层包括相互绝缘的第一金属部31和第二金属部32；
电连接所述第一半导体衬底1和所述第一金属部31的第一接触部41；
电连接所述导电层5和所述第二金属部32的第二接触部42；
所述第一金属部31为第一极板，所述第二金属部32为第二极板。
在本申请实施例中，在第一半导体衬底1中形成了贯通第一半导体衬底1的绝缘环2，绝缘环2将其中的第一半导体衬底1和周围的衬底隔离开，由绝缘环2限定了电容结构的大小，第一半导体衬底1通过第一接触部41连接到第一极板31上，贯通的通孔的侧壁上形成有介质层6且填充有导电层5，进而通过第二接触部42连接到第二极板32上，通孔中的介质层6为两电容结构的极板间的绝缘层。
本发明实施例中，电容结构通过贯通第一半导体衬底形成，极板采用了3D NAND结构中自带的金属层，且金属层的第一金属部和第二金属部之间还形成MOM电容，从而使得电容具有更大的容量，从而，可以在更小的芯片面积上形成更大容量的电容结构，有效提高芯片的集成度。
需要说明的是，绝缘环2由为能将衬底隔离为不同部分的绝缘材料形成，绝缘环2的材料例如可以为氧化硅、氮化硅或氮氧化硅等介质材料中的一种或多种来形成。绝缘环2为封闭的环形结构，绝缘环2起到绝缘隔离的作用，使得将环内的衬底与环外的衬底隔离开。可以根据具体的需要来设置绝缘环2的形状，绝缘环的形状也即电容结构所在区域的形状，绝缘环2的形状例如可以为方形或圆形，方形包括正方形和长方形，参考图1所示，在该具体的示例中，绝缘环的形状为方形。
在本申请实施例中，绝缘环2内的第一半导体衬底1作为电容结构的导电结构，根据需要，第一半导体衬底1可以具有掺杂，例如n型或p型掺杂，该掺杂可以为衬底本身具有的掺杂，例如p型衬底，也可以是通过掺杂工艺获得的掺杂，其中，N型掺杂的掺杂离子例如可以为N、P、As、S等，P型掺杂的掺杂粒子例如可以为B、Al、Ga或In等。
通孔形成在第一半导体衬底1中，也就是绝缘环2内的第一半导体衬底中，通孔的数量、排布方式和形状可以根据需要来设定，在一些应用中，通孔为多个，通孔可以呈阵列排布，阵列排布方式可以是行、列基本对齐的排布方式，也可以是行或列交错的排布方式。通孔的形状可以为圆形、方形或其他形状，方形包括正方形和长方形。
通孔的侧壁上形成有介质层6，该介质层6为电容结构极板之间的绝缘材料层，介质层6可以为单层或多层结构，介质层6的材料例如可以为氧化硅或其他高k电介质材料中的一种或多种，介质层6的厚度可以为100-200nm，通孔中填充导电层5，该导电层5形成于介质层6中，被介质层6包围，用于作为电容结构的另一极板，导电层5的材料例如可以为掺杂的半导体材料或金属材料，例如掺杂的多晶硅或金属钨等，金属钨的导电层的侧壁上还可以形成有Ti和TiN的金属层。
需要说明的是，当第一半导体衬底为Si衬底时，第一半导体衬底中形成的通孔，可以称之为贯穿硅触点(TSC)，其被广泛应用于半导体工业。TSC是一种完全穿过硅晶圆或管芯的竖直电连接。TSC技术在创建3D封装和3D集成电路方面很重要。TSC通过显著降低多芯片电子电路的复杂度和总体尺寸的内部布线来提供竖直对准电子器件的互连。与传统封装技术相比，TSC技术提供更高的互连和器件密度以及更短的连接长度。应用在3D NAND中时，TSC能够使存储单元的阵列电路晶圆和包括控制电路的外围电路晶圆之间的电连接。
而金属层在3D NAND制作过程中，会存在多层金属制作，本实施例中提供的3DNAND制作过程中，无需引入特别复杂的制作工艺，直接在3D NAND制作过程中，在第一半导体衬底的空闲区域采用绝缘环隔离出一部分用作电容TSC的制作，另外采用后端制作工艺中的M1金属层和/或M2金属层制作形成第一金属部和第二金属部即可。
基于此，本发明实施例中不限定第一金属部和第二金属部是否位于同一层金属层，需要说明的是，当第一金属部和第二金属部位于同一层金属层时，相互之间形成的MOM电容比较大。而当第一金属部和第二金属部位于不同层金属层时，两者之间的正对面积较小，形成的MOM电容较小，因此，为了最大程度增加电容容量，本发明实施例中可选的，所述第一金属部和所述第二金属部为位于同一层的金属层。
本发明实施例中不限定第一金属部和第二金属部的形状，只要两者之间形成MOM电容，增加第一半导体衬底和导电层之间形成的电容容量即可。为了进一步增加MOM电容，本实施例中可选的，第一金属部和第二金属部均为梳状结构。如图1中所示，每个第一金属部31和每个第二金属部32均为梳状结构，且，第一金属部31的梳齿和第二金属部32的梳齿相互交叉设置。从而使得第一金属部31的周边均为第二金属部32，第二金属部32的周边均为第一金属部31，在两者之间均能够形成MOM电容。
本发明实施例中还可以利用多层金属层之间存在的MOM电容，如图3所示，为本发明实施例提供的另一种3D NAND结构示意图；金属层包括相互绝缘且层叠设置的多层金属层(3和3’)，多层金属层在所述第一半导体衬底上的投影重叠，相邻金属层中在所述第一半导体衬底上投影重叠的第一金属部之间相互电性连接；相邻金属层中在所述第一半导体衬底上投影重叠的第二金属部之间相互电性连接，相邻金属层之间通过接触部4’电性连接。
这样，每层金属层之间的第一金属部和第二金属部之间都能够形成MOM电容，进一步增加了3D NAND结构的电容容量。而电容结构仅仅在芯片的垂直方向占用体积，并没有增加芯片的面积。而且，利用的是芯片的半导体衬底的空闲区域以及其本身具有的多层金属层，在制作成本方面，并没有增加较多成本。
需要说明的是，上面描述仅仅描述了绝缘环内部第一半导体衬底的结构，在实际应用中，第一半导体衬底包括第一区域和第二区域，所述第一区域的第一表面上形成有存储器件，所述绝缘环形成于所述第二区域。其中第二区域为半导体衬底的闲置区域，第一区域为正常的3D NAND存储单元区域。
所述存储器件包括所述第一表面上的栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及存储单元串之上的介质层中的存储单元互联结构，所述存储单元串包括穿过所述堆叠层的沟道孔以及所述沟道孔侧壁上依次形成的遂穿层、电荷存储层、阻挡层以及沟道层。
另外，3D NAND还可以包括第二半导体衬底，所述第二半导体衬底上形成有MOS器件以及MOS器件的互联结构；所述第一半导体衬底的第一表面朝向所述第二半导体衬底的MOS器件的互联结构，且所述第一半导体衬底与所述第二半导体衬底固定；所述存储单元互联结构和所述第一引出结构分别与所述MOS器件的互联结构电连接。
本发明提供的3D NAND中，通过第一金属部将金属层中的第一金属部和第一半导体衬底电性连接，通过第二金属部将金属层中的第二金属部和通孔中导电层电性连接，其中，通孔中的导电层、介质层与第一半导体衬底之间形成电容，使得电容位于衬底内，占据3D NAND的第一半导体衬底的闲置区域，从而避免占用较大的衬底区域。同时，第一金属部作为第一极板、第二金属部作为第二极板，第一金属部和第二金属部之间还能形成MOM电容，从而增大了第一金属部、第一半导体衬底、介质层、导电层、第二金属部之间形成的电容的容量。
本发明实施例中还提供一种3D NAND制作方法，请参见图4，所述3D NAND制作方法包括：
S101：提供第一半导体衬底，所述第一半导体衬底包括相对设置的第一表面和第二表面；
S102：在所述第一半导体衬底的第一表面背离第二表面的一侧制作形成金属层，所述金属层包括相互绝缘的第一金属部和第二金属部，且所述第一金属部与所述第一半导体衬底之间电性连接；
S103：对所述第一半导体衬底的第二表面进行减薄；
S104：从所述第二表面形成贯通所述第一半导体衬底的绝缘环；
S105：在所述绝缘环包围的第一半导体衬底上与所述第二金属部对应的区域形成贯通所述第一半导体衬底的通孔；
S106：在所述通孔的内壁上形成介质层；
S107：采用导电材料填充所述通孔，形成导电层，所述导电层与所述第二金属部电性连接。
本发明实施例提供的3D NAND结构，在当前的CMOS架构中，在晶圆上的金属层制程过程中，将金属层分别连接到TSC的导电层和半导体衬底上，金属层中第一金属部和第二金属部交叉相间排布形成MOM电容。随后，在晶圆背面减薄，通过刻蚀工艺在电容外形成一圈绝缘环，将绝缘环内的半导体衬底和外界的半导体衬底隔开，避免与外界的存储单元之间相互干扰。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (11)
1.一种3D NAND，其特征在于，包括：
第一半导体衬底，包括相对设置的第一表面和第二表面；
贯穿所述第一半导体衬底的绝缘环；
位于所述绝缘环包围的第一半导体衬底内，且贯通所述第一半导体衬底的多个通孔；
位于所述通孔的内壁上的介质层以及填充所述通孔的导电层；
位于所述第一半导体衬底的第一表面背离第二表面一侧的金属层，所述金属层包括相互绝缘的第一金属部和第二金属部；
电连接所述第一半导体衬底和所述第一金属部的第一接触部；
电连接所述导电层和所述第二金属部的第二接触部；
所述第一金属部为第一极板，所述第二金属部为第二极板。
2.根据权利要求1所述的3D NAND，其特征在于，所述第一金属部和所述第二金属部为位于同一层的金属层。
3.根据权利要求2所述的3D NAND，其特征在于，所述第一金属部和第二金属部均为梳状结构。
4.根据权利要求3所述的3D NAND，其特征在于，所述第一金属部的梳齿和所述第二金属部的梳齿相互交叉设置。
5.根据权利要求1所述的3D NAND，其特征在于，所述金属层包括相互绝缘且层叠设置的多层金属层。
6.根据权利要求5所述的3D NAND，其特征在于，多层金属层在所述第一半导体衬底上的投影重叠。
7.根据权利要求6所述的3D NAND，其特征在于，相邻金属层中在所述第一半导体衬底上投影重叠的第一金属部之间相互电性连接；相邻金属层中在所述第一半导体衬底上投影重叠的第二金属部之间相互电性连接。
8.根据权利要求1-7中任一项所述的3D NAND，其特征在于，所述第一半导体衬底包括第一区域和第二区域，所述第一区域的第一表面上形成有存储器件，所述绝缘环形成于所述第二区域。
9.根据权利要求8所述的3D NAND，其特征在于，所述存储器件包括所述第一表面上的栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及存储单元串之上的介质层中的存储单元互联结构，所述存储单元串包括穿过所述堆叠层的沟道孔以及所述沟道孔侧壁上依次形成的遂穿层、电荷存储层、阻挡层以及沟道层。
10.根据权利要求9所述的3D NAND，其特征在于，还包括第二半导体衬底，所述第二半导体衬底上形成有MOS器件以及MOS器件的互联结构；
所述第一半导体衬底的第一表面朝向所述第二半导体衬底的MOS器件的互联结构，且所述第一半导体衬底与所述第二半导体衬底固定；
所述存储单元互联结构和所述第一引出结构分别与所述MOS器件的互联结构电连接。
11.一种3D NAND制作方法，其特征在于，包括：
提供第一半导体衬底，所述第一半导体衬底包括相对设置的第一表面和第二表面；
在所述第一半导体衬底的第一表面背离第二表面的一侧制作形成金属层，所述金属层包括相互绝缘的第一金属部和第二金属部，且所述第一金属部与所述第一半导体衬底之间电性连接；
对所述第一半导体衬底的第二表面进行减薄；
从所述第二表面形成贯通所述第一半导体衬底的绝缘环；
在所述绝缘环包围的第一半导体衬底上与所述第二金属部对应的区域形成贯通所述第一半导体衬底的通孔；
在所述通孔的内壁上形成介质层；
采用导电材料填充所述通孔，形成导电层，所述导电层与所述第二金属部电性连接。
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Citations (5)
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|---|---|---|---|---|
| US20150091135A1 (en) * | 2013-09-27 | 2015-04-02 | SK Hynix Inc. | Semiconductor device |
| CN105575945A (zh) * | 2016-03-03 | 2016-05-11 | 上海格易电子有限公司 | 一种mom电容及其制作方法 |
| CN108122885A (zh) * | 2016-11-28 | 2018-06-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN108987374A (zh) * | 2018-06-22 | 2018-12-11 | 西安理工大学 | 一种基于tsv和rdl的三维电容器 |
| CN109461737A (zh) * | 2018-11-12 | 2019-03-12 | 长江存储科技有限责任公司 | 一种半导体器件及其制造方法 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150091135A1 (en) * | 2013-09-27 | 2015-04-02 | SK Hynix Inc. | Semiconductor device |
| CN105575945A (zh) * | 2016-03-03 | 2016-05-11 | 上海格易电子有限公司 | 一种mom电容及其制作方法 |
| CN108122885A (zh) * | 2016-11-28 | 2018-06-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN108987374A (zh) * | 2018-06-22 | 2018-12-11 | 西安理工大学 | 一种基于tsv和rdl的三维电容器 |
| CN109461737A (zh) * | 2018-11-12 | 2019-03-12 | 长江存储科技有限责任公司 | 一种半导体器件及其制造方法 |
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