CN110648960A - Mram器件与其制作方法 - Google Patents

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Abstract

本申请提供了一种MRAM器件与其制作方法。该制作方法包括：步骤S1，在互连介质层中设置第一互连部和第二互连部；步骤S2，在互连介质层的表面上依次设置第一刻蚀阻挡层和第一介质层；步骤S3，在第一互连部上方的第一刻蚀阻挡层和第一介质层内形成第一金属孔；步骤S4，在第一互连部上方的第一介质层的表面上依次设置底电极、MTJ单元、顶电极与第二刻蚀阻挡层；步骤S5，在第二介质层的远离第一介质层的表面上依次设置第三介质层、第三刻蚀阻挡层和第四介质层；步骤S6，开设第二通孔与第三通孔；步骤S7，在第二通孔和第三通孔中填充金属。该制作方法减小了工艺难度，提高了器件的成本率。

Description

MRAM器件与其制作方法
技术领域
本申请涉及存储器领域，具体而言，涉及一种MRAM器件与其制作方法。
背景技术
现有技术中，MRAM器件包括逻辑区和存储区，逻辑区主要是开关器件，存储区主要是MTJ器件，MTJ器件包括底电极、MTJ单元以及顶电极。
目前，顶电极上方的互连结构和逻辑区中上方的互连结构的高度差较大，在具体的制作过程中，需要在存储区中的顶电极上方的介质层中开设通孔以制作互连结构，同时需要在存储区的介质层中开设另一个通孔，这两个通孔的高度差较大，对刻蚀选择比的要求非常高，工艺难度较大，成品的良率较低。
发明内容
本申请的主要目的在于提供一种MRAM器件与其制作方法，以解决现有技术中的MRAM器件的存储区的顶电极上方的互连结构和逻辑区中的互连结构的高度差较大，导致制作的工艺难度较大的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种MRAM器件的制作方法，该制作方法包括：步骤S1，在衬底表面上的互连介质层中设置第一互连部和第二互连部，上述第一互连部和上述第二互连部交替且间隔设置；步骤S2，在上述互连介质层的远离上述衬底的表面上依次设置第一刻蚀阻挡层和第一介质层；步骤S3，在上述第一互连部上方的上述第一刻蚀阻挡层和上述第一介质层内形成第一金属孔，上述第一金属孔与上述第一互连部电连接；步骤S4，在上述第一互连部上方的上述第一介质层的远离上述第一刻蚀阻挡层的表面上依次设置底电极、MTJ单元、顶电极与第二刻蚀阻挡层，上述底电极与上述第一金属孔电连接，且上述底电极、上述MTJ单元以及上述顶电极位于第二介质层中，且上述第二介质层位于上述第二互连部上方的上述第一介质层的远离上述第一刻蚀阻挡层的表面上；步骤S5，在上述第二介质层的裸露表面上以及上述第二刻蚀阻挡层的裸露表面上依次设置第三介质层、第三刻蚀阻挡层和第四介质层；步骤S6，在上述第一互连部上方的上述第四介质层、上述第三刻蚀阻挡层、上述第三介质层和上述第二刻蚀阻挡层中开设第二通孔，在上述第二互连部上方的上述第四介质层、上述第三刻蚀阻挡层、上述第三介质层、上述第二介质层和上述第二刻蚀阻挡层中开设第三通孔；步骤S7，在上述第二通孔和上述第三通孔中填充金属，形成第二金属孔和第三金属孔。
进一步地，上述步骤S3包括：在上述第一刻蚀阻挡层和上述第一介质层内开设第一通孔，上述第一通孔与上述第一互连部连接；在上述第一通孔内填充金属，形成上述第一金属孔。
进一步地，上述第二介质层包括第一子介质层、第二子介质层与第三子介质层，上述步骤S4包括：步骤S41，在上述第一介质层上的远离上述第一刻蚀阻挡层的表面上设置上述第一子介质层，且上述底电极设置在上述第一子介质层中；步骤S42，在上述第一子介质层的远离上述第一介质层的表面上形成上述MTJ单元，并在裸露的上述第一子介质层的表面上设置上述第二子介质层，上述第二子介质层的远离上述第一子介质层的表面与上述MTJ单元的远离上述第一子介质层的表面上在同一个平面上；步骤S43，在上述第二子介质层的远离上述第一子介质层的表面上设置上述第三子介质层，且上述顶电极设置在上述第三子介质层中；步骤S44，在上述顶电极的裸露表面上设置上述第二刻蚀阻挡层。
进一步地，上述步骤S41包括：在上述第一介质层的表面上设置上述第一子介质层；在上述第一子介质层中开设第一子通孔；在上述第一子通孔中填充金属，形成上述底电极，或者，上述步骤S41包括：在上述第一介质层的表面上设置底电极金属层；刻蚀上述底电极金属层，形成上述底电极；在上述第一介质层的裸露表面上设置上述第一子介质层，并且使得上述第一子介质层的远离上述第一介质层的表面与上述底电极的远离上述第一介质层的表面在同一个平面上。
进一步地，上述MTJ单元包括固定层、绝缘势垒层以及自由层，上述步骤S42包括：在上述第一子介质层的远离上述第一介质层的表面上依次设置上述固定层、上述绝缘势垒层以及上述自由层；在上述第一子介质层的裸露表面上设置上述第二子介质层。
进一步地，上述步骤S43包括：在上述第二子介质层的表面上设置上述第三子介质层；在上述第三子介质层中开设第二子通孔；在上述第二子通孔中填充金属，形成上述顶电极，或者，上述步骤S43包括：在上述第二子介质层的表面上设置顶电极金属层；刻蚀上述顶电极金属层，形成上述顶电极；在上述第二子介质层的裸露表面上设置上述第三子介质层，使得上述第三子介质层的远离上述第二子介质层的表面与上述顶电极的远离上述第二子介质层的表面在同一个平面上。
进一步地，上述步骤S6中，采用刻蚀液开设上述第二通孔和上述第三通孔，上述刻蚀液腐蚀上述第二刻蚀阻挡层的速率为V1，上述刻蚀液腐蚀上述第三介质层的速率为V2，上述刻蚀液腐蚀上述第三介质层的速率为V3，V2：V1＝6～9，V3：V1＝6～9。
进一步地，上述第三刻蚀阻挡层的厚度在400～600nm之间，上述第二刻蚀阻挡层的厚度在600～800nm之间，优选在600～700nm之间。
进一步地，上述第一刻蚀阻挡层的厚度在400～600nm之间。
进一步地，上述第一刻蚀阻挡层、上述第二刻蚀阻挡层与上述第三刻蚀阻挡层的材料独立地选自氮氧硅化合物和/或碳化硅。
进一步地，上述第一介质层、上述第二介质层、上述第三介质层和/或上述第四介质层的材料包括低K介电材料。
根据本申请的另一方面，提供了一种MRAM器件，该MRAM器件由任一种上述的制作方法制作而成。
应用本申请的技术方案，上述的制作方法中，通过在第二介质层上增加设置第三刻蚀阻挡层，这样在刻蚀第二通孔和第三通孔时，逻辑区和存储区中需要刻蚀的分为三部分，两个区域中的第一部分均为第三刻蚀阻挡层上方的第四介质层，逻辑区需要刻蚀的第二部分为第一刻蚀阻挡层与第三刻蚀阻挡层之间的第二介质层，逻辑区需要刻蚀的第三部分为第一刻蚀阻挡层。对于存储区来说，其需要刻蚀的第二部分为第二刻蚀阻挡层与第三刻蚀阻挡层之间的第二介质层以及部分的第二刻蚀阻挡层，需要刻蚀的第三部分为第二刻蚀阻挡层。这样，逻辑区和存储区中需要刻蚀的第一部分和第三部分基本一致，不同的就是第二部分，而现有技术中，对于存储区来说，需要刻蚀的部分为顶电极上的介质层；对于逻辑区来说，需要刻蚀的部分为互连结构上方的介质层，二者的刻蚀部分不同。因此，对比现有技术来说，本申请中逻辑区和存储区不同刻蚀部分的高度差较小，这样就可以采用刻蚀选择比较小的刻蚀方法来去除逻辑区和刻蚀区的第二部分，减小了工艺难度，并且，该制作方法还有利用后续CVD较好的台阶覆盖和对第二通孔和第三通孔的填充，提高了器件的成本率。
并且，该制作方法中，由于可以采用刻蚀选择比较小的刻蚀方法来去除逻辑区和存储区的第二部分，这样第二刻蚀阻挡层的厚度可以不需要现有技术中那么厚，刻蚀时间较短，效率较高，这样避免了刻蚀时间较长(本身第二刻蚀阻挡层厚度就较大，且还要过刻蚀30％)导致的微细凹槽效应较严重的问题；并且，第二刻蚀阻挡层的厚度的选择范围较大；另外，由于第二刻蚀阻挡层的厚度相对现有技术可以设置为较薄，这样由于顶电极与第三阻挡层的厚度一定，使得第二刻蚀阻挡层与第三刻蚀阻挡层之间的结构层相对剩余较，即厚度较大。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1至图15示出了根据本申请的MRAM器件的实施例的制作过程的结构示意图；以及
图16示出了本申请的另一种实施例中的MRAM器件结构示意图。
其中，上述附图包括以下附图标记：
10、互连介质层；11、第一互连部；12、第二互连部；20、第一刻蚀阻挡层；30、第一介质层；40、第一金属孔；41、第一通孔；50、第二介质层；51、第一子介质层；510、第一子通孔；52、第二子介质层；53、第三子介质层；530、第二子通孔；60、底电极；70、MTJ单元；71、保护层；80、顶电极；90、第二刻蚀阻挡层；100、第三介质层；110、第三刻蚀阻挡层；120、第四介质层；130、第二通孔；140、第三通孔；131、第二金属孔；141、第三金属孔。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中的MRAM器件中，逻辑区上方的互连结构和存储区的顶电极上方的互连结构的高度差较大，导致制作工艺难度较大，为了解决如上的技术问题，本申请提出了一种MRAM器件与其制作方法。
本申请的一种典型的实施方式中，提供了一种MRAM器件的制作方法，该MRAM器件的制作方法包括：步骤S1，在衬底表面上的互连介质层10中设置第一互连部11和第二互连部12，上述第一互连部11和上述第二互连部12交替且间隔设置，如图1所示；步骤S2，在上述互连介质层10的远离上述衬底的表面上依次设置第一刻蚀阻挡层20和第一介质层30，如图1所示；步骤S3，在上述第一互连部11上方的上述第一刻蚀阻挡层20和上述第一介质层30内形成第一金属孔40，上述第一金属孔40与上述第一互连部11电连接，如图3所示；步骤S4，在上述第一互连部11上方的上述第一介质层30的远离上述第一刻蚀阻挡层20的表面上依次设置底电极60、MTJ单元70、顶电极80与第二刻蚀阻挡层90，上述底电极60与上述第一金属孔40电连接，且上述底电极60、上述MTJ单元70以及上述顶电极80位于第二介质层50中，且上述第二介质层50位于上述第二互连部12上方的上述第一介质层30的远离上述第一刻蚀阻挡层20的表面上，如图11所示；步骤S5，在上述第二介质层50的裸露表面上以及上述第二刻蚀阻挡层90的裸露表面上依次设置第三介质层100、第三刻蚀阻挡层110和第四介质层120，如图12所示；步骤S6，在上述第一互连部11上方的上述第四介质层120、上述第三刻蚀阻挡层110、上述第三介质层100和上述第二刻蚀阻挡层90中开设第二通孔130，在上述第二互连部12上方的上述第四介质层120、上述第三刻蚀阻挡层110、上述第三介质层100、上述第二介质层50和上述第二刻蚀阻挡层90中开设第三通孔140，如图14所示；步骤S7，在上述第二通孔130和上述第三通孔140中填充金属，形成第二金属孔131和第三金属孔141，如图15和图16所示，第一金属孔和第二金属孔中的金属可以相同也可以不同。
上述的制作方法中，通过在第二介质层上增加设置第三刻蚀阻挡层，这样在刻蚀第二通孔和第三通孔时，逻辑区和存储区中需要刻蚀的分为三部分，两个区域中的第一部分均为第三刻蚀阻挡层上方的第四介质层，逻辑区需要刻蚀的第二部分为第一刻蚀阻挡层与第三刻蚀阻挡层之间的第二介质层，逻辑区需要刻蚀的第三部分为第一刻蚀阻挡层。对于存储区来说，其需要刻蚀的第二部分为第二刻蚀阻挡层与第三刻蚀阻挡层之间的第二介质层以及部分的第二刻蚀阻挡层，需要刻蚀的第三部分为第二刻蚀阻挡层。这样，逻辑区和存储区中需要刻蚀的第一部分和第三部分基本一致，不同的就是第二部分，而现有技术中，对于存储区来说，需要刻蚀的部分为顶电极上的介质层；对于逻辑区来说，需要刻蚀的部分为互连结构上方的介质层，二者的刻蚀部分不同。因此，对比现有技术来说，本申请中逻辑区和存储区不同刻蚀部分的高度差较小，这样就可以采用刻蚀选择比较小的刻蚀方法来去除逻辑区和刻蚀区的第二部分，减小了工艺难度，并且，该制作方法还有利用后续CVD较好的台阶覆盖和对第二通孔和第三通孔的填充，提高了器件的成本率。
上述的三个部分在实际过程中可以分为三个刻蚀步骤来进行，具体可以采用反应离子干法刻蚀来实施每个刻蚀步骤，每个刻蚀步骤中的工艺条件不同，刻蚀过程中主要用到CxHy、O2，Ar等工艺气体，每个步骤中的刻蚀时间、射频功率以及压力不同。
并且，该制作方法中，由于可以采用刻蚀选择比较小的刻蚀方法来去除逻辑区和存储区的第二部分，这样第二刻蚀阻挡层的厚度可以不需要现有技术中那么厚，刻蚀时间较短，效率较高，这样避免了刻蚀时间较长(本身第二刻蚀阻挡层厚度就较大，且还要过刻蚀30％)导致的微细凹槽效应较严重的问题；并且，第二刻蚀阻挡层的厚度的选择范围较大；另外，由于第二刻蚀阻挡层的厚度相对现有技术可以设置为较薄，这样由于顶电极与第三阻挡层的厚度一定，使得第二刻蚀阻挡层与第三刻蚀阻挡层之间的结构层相对剩余较，即厚度较大。
本申请的一种实施例中，上述步骤S3包括：在上述第一刻蚀阻挡层20和上述第一介质层30内开设第一通孔41，如图2所示；在上述第一通孔41内填充金属，形成图3所示的上述第一金属孔40，第一通孔41和第一互连部11连接。
本申请的一种具体的实施例中，上述第二介质层50包括第一子介质层51、第二子介质层52与第三子介质层53。并且，上述步骤S4包括：步骤S41，在上述第一介质层30上的远离上述第一刻蚀阻挡层20的表面上设置第一子介质层51，且上述底电极60设置在上述第一子介质层51中，如图6所示；步骤S42，在上述第一子介质层51的远离上述第一介质层30的表面上形成上述MTJ单元70，并在裸露的上述第一子介质层51的表面上设置第二子介质层52，上述第二子介质层52的远离上述第一子介质层51的表面与上述MTJ单元70的远离上述第一子介质层51的表面上在同一个平面上，如图8所示；步骤S43，在上述第二子介质层52的远离上述第一子介质层51的表面上设置第三子介质层53，且上述顶电极80设置在上述第三子介质层53中，如图10所示；步骤S44，在上述顶电极80的裸露表面上设置第二刻蚀阻挡层90，如图11所示。
本申请的步骤S4的具体工艺过程并不限于上述的工艺过程，还可以是其他的可以实现的工艺过程，本领域技术人员可以根据实际情况选择合适的工艺过程执行步骤S4。
为了简化工艺步骤，本申请的一种实施例中，上述步骤S41包括：在上述第一介质层30的表面上设置上述第一子介质层51在实际的制作过程中，填充完金属后，需要进行化学机械抛光以使得底电极的表面和第一子介质层的表面平齐。
本申请的上述步骤S41并不限于上述的工艺方法，还可以是其他的工艺方法，本申请的另一种实施例中，上述的步骤S41包括：在上述第一介质层30的表面上设置底电极金属层；刻蚀上述底电极金属层，形成上述底电极60；在上述第一介质层30的裸露表面上设置上述第一子介质层51，并且使得上述第一子介质层51的远离上述第一介质层30的表面与上述底电极60的远离上述第一介质层30的表面在同一个平面上，具体地，这个工艺步骤一般也是通过化学机械抛光方法实施的。
本申请的再一种实施例中，上述MTJ单元包括固定层、绝缘势垒层以及自由层，上述步骤S42包括：在上述第一子介质层51的远离上述第一介质层30的表面上依次设置上述固定层、上述绝缘势垒层以及上述自由层，形成图7所示的结构；在上述第一子介质层51的裸露表面上设置第二子介质层52，形成图8所示的结构。
图7所示的MTJ单元的具体形成过程包括：首先在第一子介质层的表面上沉积MTJ单元的多个结构层，然后，刻蚀去除部分的结构层，得到图7所示的MTJ单元。
本申请中的MTJ单元还可以包括其他的结构层，比如，本领域技术人员可以根据实际情况选择具有合适结构的MTJ单元。
本申请的一种实施例中，在设置顶电极之前，在设置MTJ单元之后，上述制作方法还包括：在MTJ单元的裸露表面上和底电极的裸露表面上设置保护层，如图13所示，保护层通常选择比较稳定的硅氮化合物等绝缘材料，用于保护MTJ单元和底电极等。具体的设置过程包括：先沉积一整层保护材料，然后刻蚀去除部分的保护材料，形成图13所示的保护层。
本申请的一种实施例中，上述步骤S43包括：在上述第二子介质层52的表面上设置上述第三子介质层53；在上述第三子介质层53中开设第二子通孔530，如图9所示；在上述第二子通孔530中填充金属，形成上述顶电极80，如图10所示。填充完金属后，需要进行化学机械抛光以使得顶电极的表面和第三子介质层的表面平齐。
本申请的上述步骤S43并不限于上述的工艺方法，还可以是其他的工艺方法，本申请的另一种图中未示出的实施例中，本申请的上述步骤S43包括：在上述第二子介质层52的表面上设置顶电极80金属层；刻蚀上述顶电极80金属层，形成上述顶电极80；在上述第二子介质层52的裸露表面上设置上述第三子介质层53，并且，使得上述第三子介质层53的远离上述第二子介质层52的表面与上述顶电极80的远离上述第二子介质层52的表面在同一个平面上。在实际的工艺过程中，通过化学机械抛光法使得上述第三子介质层53的远离上述第二子介质层52的表面与上述顶电极80的远离上述第二子介质层52的表面在同一个平面上。
上述步骤S44中具体可以包括：在上述第三子介质层53的表面上设置一整层的阻挡材料，然后刻蚀，形成图11所示的第二刻蚀阻挡层90。该第二刻蚀阻挡层的宽度与顶电极的宽度基本一致，如图11所示。
为了降低工艺难度，提高制作效率，得到预定图案的结构，本申请的一种实施例中，上述步骤S6中，采用刻蚀液开设上述第二通孔130和上述第三通孔140，上述刻蚀液腐蚀上述第二刻蚀阻挡层90的速率为V1，上述刻蚀液腐蚀上述第三介质层100的速率为V2，上述刻蚀液腐蚀上述第三介质层100的速率为V3，V2：V1＝6～9，V3：V1＝6～9。
当然，本申请中的步骤S6中并不限于上述的采用刻蚀液的湿法刻蚀过程，还可以是干法刻蚀过程，本领域技术人员可以根据实际情况选择合适的刻蚀方法刻蚀。
本申请的再一种实施例中，上述第三刻蚀阻挡层110的厚度在400～600nm之间，上述第二刻蚀阻挡层90的厚度在600～800nm之间，这样能够进一步保证得到预定的图案，且进一步提高产品的良率。
为了进一步增加工艺窗口，本申请的一种实施例中，上述第二刻蚀阻挡层90的厚度在600～700nm之间。
本申请的再一种实施例中，上述第一刻蚀阻挡层20的厚度在400～600nm之间，这样可以进一步增加工艺窗口。
本申请中的第一刻蚀阻挡层、第二刻蚀阻挡层和第三刻蚀阻挡层的材料可以是现有技术中的任何可行的材料，本领域技术人员可以根据实际情况选择选择合适的材料形成本申请的第一刻蚀阻挡层、第二刻蚀阻挡层和第三刻蚀阻挡层。并且，需要说明的是，上述的第一刻蚀阻挡层、第二刻蚀阻挡层和第三刻蚀阻挡层的材料可以相同，也可以不同。
一种具体的实施例中，上述第一刻蚀阻挡层20、上述第二刻蚀阻挡层90与上述第三刻蚀阻挡层110的材料独立地选自氮氧硅化合物和/或碳化硅。
本申请中的上述第一介质层30、上述第二介质层50、上述第三介质层100和/或上述第四介质层120的材料可以是现有技术中的任何介质材料，本领域技术人员可以根据实际情况选择合适的材料作为介电材料。
为了进一步减小MRAM器件中电阻电容的延迟(RC delay)效应，提高芯片的运算速度，本申请的一种实施例中，上述第一介质层30、上述第二介质层50、上述第三介质层100和/或上述第四介质层120的材料包括低K介电材料。例如掺氟氧化物(SiOF)、掺碳(氢)氧化物(SiOC/SiOCH)及低K的介电有机聚合物等。
为了进一步保证底电极与MTJ单元形成良好的电互连，且保证顶电极和MTJ单元形成良好的电互连，本申请的一种优选的实施例中，上述底电极的关键尺寸(CriticalDimension，CD)大于或等于MTJ单元的关键尺寸，上述底电极的关键尺寸(CriticalDimension，CD)大于或等于MTJ单元的关键尺寸。
本申请中的顶电极与底电极可以是现有技术中常用的导电材料形成的，比如铜、Ta或TaN等，优选电阻率低的导电材料，例如TaN或Ta。
另外，本申请的介质单元中的各层可以采用现有技术中的任何可行的方法设置，比如化学沉积法中的各种方法。本领域技术人员可以根据实际情况选择合适的方法设置介质单元中的这些层，且这些层的设置方法可以是相同的，也可以是不同的，本领域技术人员可以根据实际情况进行选择。
需要说明的是，本申请中的衬底包含基底以及在在基底上的前道工艺所有必要的结构以及器件，例如包括CMOS等。
本申请的第二通孔和第三通孔具体可以通过双大马士革工艺形成，当然，并不限于双大马士革工艺，还可以是其他可以实现的工艺。
本申请的另一种典型的实施方式中，提供了一种MRAM器件，该MRAM器件采用上述的任一种的制作方法性策划那个。
该MRAM器件由于采用上述的制作工艺形成，其工艺难度较低，成本率较高。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例与对比例来说明本申请的技术方案和技术效果。
实施例1
MRAM的制作方法包括：
制备出包括基底以及基底上的经过前道工艺制备出的结构的衬底；
在衬底的表面上采用大马士革工艺形成互连介质层10，如图1所示，上述互连介质层10包括多个间隔且交替设置的第一互连部11和第二互连部12；
在互连介质层10的表面上沉积氮化硅，形成第一刻蚀阻挡层20，厚度为500nm；
在第一刻蚀阻挡层20上形成SiO2层，即形成图1所示的第一介质层30；
在在上述第一互连部11上方的上述第一刻蚀阻挡层20和上述第一介质层30内开设第一通孔41，如图2所示，并在上述第一通孔41内填充金属，形成图3所示的上述第一金属孔40；
在上述第一介质层30上的远离上述第一刻蚀阻挡层20的表面上设置第一子介质层51，如图4所示；在上述第一子介质层51中开设第一子通孔510，形成如图5所示的结构；在上述第一子通孔510中填充金属并平坦化，形成上述底电极60，如图6所示；
在上述第一子介质层51的远离上述第一介质层30的表面上依次设置上述固定层、上述绝缘势垒层以及上述自由层，形成图7所示的结构；在MTJ单元70的裸露表面上和底电极60的裸露表面上先沉积一整层保护材料，然后刻蚀去除部分的保护材料，形成保护层71，可以参见图7所示，在上述第一子介质层51的裸露表面上设置第二子介质层52，形成图8所示的结构；
在上述第二子介质层52的表面上设置上述第三子介质层53；在上述第三子介质层53中开设第二子通孔530，如图9所示；在上述第二子通孔530中填充金属，形成上述顶电极80，如图10所示。填充完金属后，需要进行化学机械抛光以使得顶电极的表面和第三子介质层的表面平齐；
在上述第三子介质层53的表面上设置一整层的阻挡材料氮化硅，然后刻蚀，形成图11所示的第二刻蚀阻挡层90，厚度为750nm；
在上述第二介质层50的远离上述第一介质层30的表面上依次设置第三介质层100、第三刻蚀阻挡层110和第四介质层120，厚度分别为25nm、50nm和360nm，第三介质层100、第三刻蚀阻挡层110和第四介质层120分为是二氧化硅层、氮化硅层和二氧化硅层，如图12所示；
采用双大马士革工艺在上述第一互连部11上方的上述第四介质层120、上述第三刻蚀阻挡层110、上述第三介质层100和上述第二刻蚀阻挡层90中开设第二通孔130，采用双大马士革工艺在上述第二互连部12上方的上述第四介质层120、上述第三刻蚀阻挡层110、上述第三介质层100、上述第二介质层50和上述第二刻蚀阻挡层90中开设第三通孔140，如图14所示。
并且，由于存储区中，第二刻蚀阻挡层和第三刻蚀阻挡层之间的结构层的总厚度为1500nm，逻辑区中，第一刻蚀阻挡层与第三刻蚀阻挡层之间的第二介质层和第三介质层的总厚度为3000nm，当按照过刻蚀30％计算时，逻辑区中，需要刻蚀的第二部分的厚度为3900nm，与存储区中需要刻蚀的第二部分的1500nm相差2400nm，并且，按照实际需要，设定第二刻蚀阻挡层在该部中保留350nm，这2400nm对应第二刻蚀阻挡层被去除的400nm，从而计算得到这个步骤中的刻蚀液的选择比为6，即V2：V1＝6，V3：V1＝6。上述刻蚀步骤具体采用CxHy、O2与Ar等工艺气体进行刻蚀，
在上述第二通孔130和上述第三通孔140中填充金属并平坦化，形成第二金属孔131和第三金属孔141，如图15所示。
实施例2
与实施例1不同之处在于：第二刻蚀阻挡层90的厚度为650nm，计算得到的刻蚀液的选择比为8。
对比例
与实施例1不同之处在于：不包括第三刻蚀阻挡层，存储区中，第二刻蚀阻挡层上方需要去除的厚度为4450nm，逻辑区中，第一刻蚀阻挡层商贩需要刻蚀去除的厚度为6700nm，当按照过刻蚀30％计算时，逻辑区中，需要刻蚀的第二部分的厚度为8710nm，与存储区中需要刻蚀的第二部分的4450nm相差4260nm，并且，按照实际需要，设定第二刻蚀阻挡层在该部中保留350nm，这4260nm对应第二刻蚀阻挡层被去除的400nm，从而计算得到这个步骤中的刻蚀液的选择比为10.65。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的制作方法中，通过在第二介质层上增加设置第三刻蚀阻挡层，这样在刻蚀第二通孔和第三通孔时，逻辑区和存储区中需要刻蚀的分为三部分，两个区域中的第一部分均为第三刻蚀阻挡层上方的第四介质层，逻辑区需要刻蚀的第二部分为第一刻蚀阻挡层与第三刻蚀阻挡层之间的第二介质层，逻辑区需要刻蚀的第三部分为第一刻蚀阻挡层。对于存储区来说，其需要刻蚀的第二部分为第二刻蚀阻挡层与第三刻蚀阻挡层之间的第二介质层以及部分的第二刻蚀阻挡层，需要刻蚀的第三部分为第二刻蚀阻挡层。这样，逻辑区和存储区中需要刻蚀的第一部分和第三部分基本一致，不同的就是第二部分，而现有技术中，对于存储区来说，需要刻蚀的部分为顶电极上的介质层；对于逻辑区来说，需要刻蚀的部分为互连结构上方的介质层，二者的刻蚀部分不同。因此，对比现有技术来说，本申请中逻辑区和存储区不同刻蚀部分的高度差较小，这样就可以采用刻蚀选择比较小的刻蚀方法来去除逻辑区和刻蚀区的第二部分，减小了工艺难度，并且，该制作方法还有利用后续CVD较好的台阶覆盖和对第二通孔和第三通孔的填充，提高了器件的成本率。
并且，该制作方法中，由于可以采用刻蚀选择比较小的刻蚀方法来去除逻辑区和存储区的第二部分，这样第二刻蚀阻挡层的厚度可以不需要现有技术中那么厚，刻蚀时间较短，效率较高，这样避免了刻蚀时间较长(本身第二刻蚀阻挡层厚度就较大，且还要过刻蚀30％)导致的微细凹槽效应较严重的问题；并且，第二刻蚀阻挡层的厚度的选择范围较大；另外，由于第二刻蚀阻挡层的厚度相对现有技术可以设置为较薄，这样由于顶电极与第三阻挡层的厚度一定，使得第二刻蚀阻挡层与第三刻蚀阻挡层之间的结构层相对剩余较，即厚度较大。
2)、本申请的MRAM器件的由于采用上述的制作工艺形成，其工艺难度较低，成本率较高。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种MRAM器件的制作方法，其特征在于，所述制作方法包括：
步骤S1，在衬底表面上的互连介质层(10)中设置第一互连部(11)和第二互连部(12)，所述第一互连部(11)和所述第二互连部(12)交替且间隔设置；
步骤S2，在所述互连介质层(10)的远离所述衬底的表面上依次设置第一刻蚀阻挡层(20)和第一介质层(30)；
步骤S3，在所述第一互连部(11)上方的所述第一刻蚀阻挡层(20)和所述第一介质层(30)内形成第一金属孔(40)，所述第一金属孔(40)与所述第一互连部(11)电连接；
步骤S4，在所述第一互连部(11)上方的所述第一介质层(30)的远离所述第一刻蚀阻挡层(20)的表面上依次设置底电极(60)、MTJ单元(70)、顶电极(80)与第二刻蚀阻挡层(90)，所述底电极(60)与所述第一金属孔(40)电连接，且所述底电极(60)、所述MTJ单元(70)以及所述顶电极(80)位于第二介质层(50)中，且所述第二介质层(50)位于所述第二互连部(12)上方的所述第一介质层(30)的远离所述第一刻蚀阻挡层(20)的表面上；
步骤S5，在所述第二介质层(50)的裸露表面上以及所述第二刻蚀阻挡层(90)的裸露表面上依次设置第三介质层(100)、第三刻蚀阻挡层(110)和第四介质层(120)；
步骤S6，在所述第一互连部(11)上方的所述第四介质层(120)、所述第三刻蚀阻挡层(110)、所述第三介质层(100)和所述第二刻蚀阻挡层(90)中开设第二通孔(130)，在所述第二互连部(12)上方的所述第四介质层(120)、所述第三刻蚀阻挡层(110)、所述第三介质层(100)、所述第二介质层(50)和所述第二刻蚀阻挡层(90)中开设第三通孔(140)；以及
步骤S7，在所述第二通孔(130)和所述第三通孔(140)中填充金属，形成第二金属孔(131)和第三金属孔(141)。
2.根据权利要求1所述的制作方法，其特征在于，所述步骤S3包括：
在所述第一刻蚀阻挡层(20)和所述第一介质层(30)内开设第一通孔(41)，所述第一通孔(41)与所述第一互连部(11)连接；以及
在所述第一通孔(41)内填充金属，形成所述第一金属孔(40)。
3.根据权利要求1所述的制作方法，其特征在于，所述第二介质层(50)包括第一子介质层(51)、第二子介质层(52)与第三子介质层(53)，所述步骤S4包括：
步骤S41，在所述第一介质层(30)上的远离所述第一刻蚀阻挡层(20)的表面上设置所述第一子介质层(51)，且所述底电极(60)设置在所述第一子介质层(51)中；
步骤S42，在所述第一子介质层(51)的远离所述第一介质层(30)的表面上形成所述MTJ单元(70)，并在裸露的所述第一子介质层(51)的表面上设置所述第二子介质层(52)，所述第二子介质层(52)的远离所述第一子介质层(51)的表面与所述MTJ单元(70)的远离所述第一子介质层(51)的表面上在同一个平面上；
步骤S43，在所述第二子介质层(52)的远离所述第一子介质层(51)的表面上设置所述第三子介质层(53)，且所述顶电极(80)设置在所述第三子介质层(53)中；以及
步骤S44，在所述顶电极(80)的裸露表面上设置所述第二刻蚀阻挡层(90)。
4.根据权利要求3所述的制作方法，其特征在于，
所述步骤S41包括：
在所述第一介质层(30)的表面上设置所述第一子介质层(51)；
在所述第一子介质层(51)中开设第一子通孔(510)；
在所述第一子通孔(510)中填充金属，形成所述底电极(60)，
或者，所述步骤S41包括：
在所述第一介质层(30)的表面上设置底电极金属层；
刻蚀所述底电极金属层，形成所述底电极(60)；
在所述第一介质层(30)的裸露表面上设置所述第一子介质层(51)，并且使得所述第一子介质层(51)的远离所述第一介质层(30)的表面与所述底电极(60)的远离所述第一介质层(30)的表面在同一个平面上。
5.根据权利要求3所述的制作方法，其特征在于，所述MTJ单元包括固定层、绝缘势垒层以及自由层，所述步骤S42包括：
在所述第一子介质层(51)的远离所述第一介质层(30)的表面上依次设置所述固定层、所述绝缘势垒层以及所述自由层；以及
在所述第一子介质层(51)的裸露表面上设置所述第二子介质层(52)。
6.根据权利要求3所述的制作方法，其特征在于，
所述步骤S43包括：
在所述第二子介质层(52)的表面上设置所述第三子介质层(53)；
在所述第三子介质层(53)中开设第二子通孔(530)；
在所述第二子通孔(530)中填充金属，形成所述顶电极(80)，
或者，所述步骤S43包括：
在所述第二子介质层(52)的表面上设置顶电极金属层；
刻蚀所述顶电极金属层，形成所述顶电极(80)；
在所述第二子介质层(52)的裸露表面上设置所述第三子介质层(53)，使得所述第三子介质层(53)的远离所述第二子介质层(52)的表面与所述顶电极(80)的远离所述第二子介质层(52)的表面在同一个平面上。
7.根据权利要求1所述的制作方法，其特征在于，所述步骤S6中，采用刻蚀液开设所述第二通孔(130)和所述第三通孔(140)，所述刻蚀液腐蚀所述第二刻蚀阻挡层(90)的速率为V1，所述刻蚀液腐蚀所述第三介质层(100)的速率为V2，所述刻蚀液腐蚀所述第三介质层(100)的速率为V3，V2：V1＝6～9，V3：V1＝6～9。
8.根据权利要求1所述的制作方法，其特征在于，所述第三刻蚀阻挡层(110)的厚度在400～600nm之间，所述第二刻蚀阻挡层(90)的厚度在600～800nm之间，优选在600～700nm之间。
9.根据权利要求1所述的制作方法，其特征在于，所述第一刻蚀阻挡层(20)的厚度在400～600nm之间。
10.根据权利要求1所述的制作方法，其特征在于，所述第一刻蚀阻挡层(20)、所述第二刻蚀阻挡层(90)与所述第三刻蚀阻挡层(110)的材料独立地选自氮氧硅化合物和/或碳化硅。
11.根据权利要求1所述的制作方法，其特征在于，所述第一介质层(30)、所述第二介质层(50)、所述第三介质层(100)和/或所述第四介质层(120)的材料包括低K介电材料。
12.一种MRAM器件，其特征在于，所述MRAM器件由权利要求1至11中任一项所述的制作方法制作而成。
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