CN110600465A - 半导体结构 - Google Patents
半导体结构 Download PDFInfo
- Publication number
- CN110600465A CN110600465A CN201810605636.7A CN201810605636A CN110600465A CN 110600465 A CN110600465 A CN 110600465A CN 201810605636 A CN201810605636 A CN 201810605636A CN 110600465 A CN110600465 A CN 110600465A
- Authority
- CN
- China
- Prior art keywords
- doped
- doped region
- substrate
- doping
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 109
- 239000000758 substrate Substances 0.000 claims abstract description 155
- 239000002184 metal Substances 0.000 claims abstract description 138
- 238000002955 isolation Methods 0.000 claims description 34
- 229910021332 silicide Inorganic materials 0.000 description 26
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 26
- 230000005669 field effect Effects 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 239000000463 material Substances 0.000 description 12
- 229910044991 metal oxide Inorganic materials 0.000 description 12
- 150000004706 metal oxides Chemical class 0.000 description 12
- 239000011810 insulating material Substances 0.000 description 6
- 230000005611 electricity Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种半导体结构，包括：一基板，具有一第一掺杂型态；一金属层，形成于该基板的表面；一栅极，形成于该基板上；一漏极，形成于该基板中，位于该栅极的一侧，并与该金属层相邻；一源极，形成于该基板中，位于该栅极的另一侧；以及一第一掺杂区，形成于该基板中，包围该金属层与该漏极，该第一掺杂区具有一第二掺杂型态，且该第二掺杂型态与该第一掺杂型态不同。
Description
技术领域
本发明是有关于一种半导体结构，特别是有关于一种可有效提高静电放电防护的半导体结构。
背景技术
静电放电(electrostatic discharge，ESD)是造成大多数电子器件故障与损坏的主因。静电放电的产生是很难避免的，举例来说，电子器件在作动过程中极易累积静电，尤其是对于不易开启(turn on)的高电压器件，如此使得电子器件很容易遭到静电放电的破坏，例如静电放电电流(ESD current)造成场效应晶体管器件的烧毁。因此，一般积体电路须进一步搭配适当的静电放电防护设计，以避免积体电路遭受静电放电的威胁与破坏。
因此，开发一种可有效提高静电放电防护的半导体结构是众所期待的。
发明内容
根据本发明的一实施例，提供一种半导体结构。该半导体结构，包括：一基板，具有一第一掺杂型态；一金属层，形成于该基板的表面；一栅极，形成于该基板上；一漏极，形成于该基板中，位于该栅极的一侧，并与该金属层相邻；一源极，形成于该基板中，位于该栅极的另一侧；以及一第一掺杂区，形成于该基板中，包围该金属层与该漏极，该第一掺杂区具有一第二掺杂型态，且该第二掺杂型态与该第一掺杂型态不同。
根据部分实施例，上述金属层包括金属硅化物(silicide)。
根据部分实施例，上述源极与上述漏极为N掺杂，上述基板的第一掺杂型态为P掺杂，上述第一掺杂区的第二掺杂型态为N掺杂。
根据部分实施例，上述源极与上述漏极为P掺杂，上述基板的第一掺杂型态为N掺杂，上述第一掺杂区的第二掺杂型态为P掺杂。
根据部分实施例，本发明半导体结构更包括一隔离结构(isolation)，形成于上述第一掺杂区内，位于上述漏极的一侧。
根据部分实施例，上述第一掺杂区的掺杂浓度与上述漏极的掺杂浓度相同。
根据部分实施例，上述第一掺杂区的掺杂浓度与上述漏极的掺杂浓度不同。
根据本发明的一实施例，提供一种半导体结构。该半导体结构，包括：一基板，具有一第一掺杂型态；一金属层，形成于该基板的表面；一第一掺杂区，形成于该基板中，并与该金属层相邻；一第二掺杂区，形成于该基板中，相对于该第一掺杂区；以及一第三掺杂区，形成于该基板中，包围该金属层与该第一掺杂区，该第三掺杂区具有一第二掺杂型态，且该第二掺杂型态与该第一掺杂型态不同。
根据部分实施例，上述第一掺杂区与上述第二掺杂区为N掺杂，上述基板的第一掺杂型态为P掺杂，上述第三掺杂区的第二掺杂型态为N掺杂。
根据部分实施例，上述第一掺杂区与上述第二掺杂区为P掺杂，上述基板的第一掺杂型态为N掺杂，上述第三掺杂区的第二掺杂型态为P掺杂。
根据部分实施例，本发明半导体结构更包括一隔离结构，形成于上述第三掺杂区内，位于上述第一掺杂区的一侧。
根据部分实施例，上述第三掺杂区的掺杂浓度与上述第一掺杂区的掺杂浓度相同。
根据部分实施例，上述第三掺杂区的掺杂浓度与上述第一掺杂区的掺杂浓度不同。
根据部分实施例，上述第一掺杂区为P掺杂，上述第二掺杂区为N掺杂，上述基板的第一掺杂型态为P掺杂，上述第三掺杂区的第二掺杂型态为N掺杂。
根据部分实施例，上述第一掺杂区为N掺杂，上述第二掺杂区为P掺杂，上述基板的第一掺杂型态为N掺杂，上述第三掺杂区的第二掺杂型态为P掺杂。
本发明提出结合萧特基二极管(Schottky diode)与高电压MOS场效应晶体管(NMOS或PMOS)的整合型半导体结构。利用萧特基二极管的高电流特性来散逸器件于作动过程中所产生的静电放电电流(ESD current)，且结构中利用掺杂浓度较低、掺杂范围较大的掺杂区包围萧特基二极管，以降低萧特基二极管漏电的可能。此整合型半导体结构通过萧特基二极管与MOS场效应晶体管两者在结构、功能上的互益特性，不但保有高电压MOS场效应晶体管的驱动能力，能有效散逸静电放电电流之外，亦可避免萧特基二极管的漏电。本发明亦提出结合萧特基二极管与NPN型或PNP型双载子接面晶体管(BJT)的应用模式以及结合萧特基二极管与硅控整流器(SCR)的应用模式。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的图式，作详细说明如下。
附图说明
图1是根据本发明的一实施例，一种半导体结构的剖面示意图；
图2是根据本发明的一实施例，一种半导体结构的剖面示意图；
图3是根据本发明的一实施例，一种半导体结构的剖面示意图；
图4是根据本发明的一实施例，一种半导体结构的剖面示意图；
图5是根据本发明的一实施例，一种半导体结构的剖面示意图；
图6是根据本发明的一实施例，一种半导体结构的剖面示意图；
图7是根据本发明的一实施例，一种半导体结构的剖面示意图；
图8是根据本发明的一实施例，一种半导体结构的剖面示意图；
图9是根据本发明的一实施例，一种半导体结构的剖面示意图；
图10是根据本发明的一实施例，一种半导体结构的剖面示意图；
图11是根据本发明的一实施例，一种半导体结构的剖面示意图；
图12是根据本发明的一实施例，一种半导体结构的剖面示意图。
10、100半导体结构；
12、120基板；
14、140金属层；
16第一栅极；
16’第二栅极；
18第一漏极；
18’第二漏极；
20第一源极；
20’第二源极；
22第一掺杂区；
24第一N型金属氧化物半导体场效应晶体管(NMOS)；
24’第二N型金属氧化物半导体场效应晶体管(NMOS)；
26、260萧特基二极管；
28、280隔离结构；
30第一P型金属氧化物半导体场效应晶体管(PMOS)；
30’第二P型金属氧化物半导体场效应晶体管(PMOS)；
180第一掺杂区；
200第二掺杂区；
220第三掺杂区；
240NPN型双载子接面晶体管；
250PNP型双载子接面晶体管；
270硅控整流器。
具体实施方式
请参阅图1，根据本发明多个实施例中的其中之一，提供一种半导体结构10。图1为半导体结构10的剖面示意图。
如图1所示，在本实施例中，半导体结构10包括基板12、金属层14、第一栅极16、第一漏极18、第一源极20、第二栅极16’、第二漏极18’、第二源极20’、以及第一掺杂区22。基板12的掺杂型态为P掺杂。金属层14形成于基板12的表面。第一栅极16与第二栅极16’形成于基板12上。第一漏极18与第二漏极18’形成于基板12中，分别位于第一栅极16与第二栅极16’的一侧，并与金属层14相邻。第一源极20与第二源极20’形成于基板12中，分别位于第一栅极16与第二栅极16’的另一侧，并与金属层14相邻。第一漏极18、第二漏极18’、第一源极20、以及第二源极20’的掺杂型态为N掺杂。第一掺杂区22形成于基板12中，包围金属层14、第一漏极18与第二漏极18’，且第一掺杂区22的掺杂型态为N掺杂。
在部分实施例中，基板12可包括硅基板或其他适合的基板材料。
在部分实施例中，金属层14可包括金属硅化物(silicide)。
在部分实施例中，金属层14位于第一漏极18、第二漏极18’、第一源极20、以及第二源极20’的顶部，即第一漏极18、第二漏极18’、第一源极20、以及第二源极20’通过金属层14与外部电路(未图示)连接。
在部分实施例中，第一掺杂区22的掺杂浓度与第一漏极18、第二漏极18’的掺杂浓度相同。
在部分实施例中，第一掺杂区22的掺杂浓度与第一漏极18、第二漏极18’的掺杂浓度不同，举例来说，第一掺杂区22的掺杂浓度低于第一漏极18、第二漏极18’的掺杂浓度。
在本实施例中，第一栅极16与N掺杂的第一漏极18以及第一源极20构成第一N型金属氧化物半导体场效应晶体管(NMOS)24。第二栅极16’与N掺杂的第二漏极18’以及第二源极20’构成第二N型金属氧化物半导体场效应晶体管(NMOS)24’。金属层14与N掺杂的第一掺杂区22构成萧特基二极管(Schottky diode)26。因此，半导体结构10同时包含NMOS场效应晶体管(24、24’)与萧特基二极管26。
请参阅图2，根据本发明多个实施例中的其中之一，提供一种半导体结构10。图2为半导体结构10的剖面示意图。
如图2所示，在本实施例中，半导体结构10包括基板12、金属层14、第一栅极16、第一漏极18、第一源极20、第二栅极16’、第二漏极18’、第二源极20’、第一掺杂区22、以及隔离结构28。基板12的掺杂型态为P掺杂。金属层14形成于基板12的表面。第一栅极16与第二栅极16’形成于基板12上。第一漏极18与第二漏极18’形成于基板12中，分别位于第一栅极16与第二栅极16’的一侧，并与金属层14相邻。第一源极20与第二源极20’形成于基板12中，分别位于第一栅极16与第二栅极16’的另一侧，并与金属层14相邻。第一漏极18、第二漏极18’、第一源极20、以及第二源极20’的掺杂型态为N掺杂。第一掺杂区22形成于基板12中，包围金属层14、第一漏极18与第二漏极18’，且第一掺杂区22的掺杂型态为N掺杂。隔离结构28形成于第一掺杂区22内，位于第一漏极18与第二漏极18’的一侧。
在部分实施例中，基板12可包括硅基板或其他适合的基板材料。
在部分实施例中，金属层14可包括金属硅化物(silicide)。
在部分实施例中，金属层14位于第一漏极18、第二漏极18’、第一源极20、以及第二源极20’的顶部，即第一漏极18、第二漏极18’、第一源极20、以及第二源极20’通过金属层14与外部电路(未图示)连接。
在部分实施例中，第一掺杂区22的掺杂浓度与第一漏极18、第二漏极18’的掺杂浓度相同。
在部分实施例中，第一掺杂区22的掺杂浓度与第一漏极18、第二漏极18’的掺杂浓度不同，举例来说，第一掺杂区22的掺杂浓度低于第一漏极18、第二漏极18’的掺杂浓度。
在部分实施例中，隔离结构28可包括任何适当的绝缘材料。
在部分实施例中，隔离结构28向下延伸超过第一漏极18与第二漏极18’。
在本实施例中，第一栅极16与N掺杂的第一漏极18以及第一源极20构成第一N型金属氧化物半导体场效应晶体管(NMOS)24。第二栅极16’与N掺杂的第二漏极18’以及第二源极20’构成第二N型金属氧化物半导体场效应晶体管(NMOS)24’。金属层14与N掺杂的第一掺杂区22构成萧特基二极管(Schottky diode)26。因此，半导体结构10同时包含NMOS场效应晶体管(24、24’)与萧特基二极管26。
请参阅图3，根据本发明多个实施例中的其中之一，提供一种半导体结构10。图3为半导体结构10的剖面示意图。
如图3所示，在本实施例中，半导体结构10包括基板12、金属层14、第一栅极16、第一漏极18、第一源极20、第二栅极16’、第二漏极18’、第二源极20’、以及第一掺杂区22。基板12的掺杂型态为N掺杂。金属层14形成于基板12的表面。第一栅极16与第二栅极16’形成于基板12上。第一漏极18与第二漏极18’形成于基板12中，分别位于第一栅极16与第二栅极16’的一侧，并与金属层14相邻。第一源极20与第二源极20’形成于基板12中，分别位于第一栅极16与第二栅极16’的另一侧，并与金属层14相邻。第一漏极18、第二漏极18’、第一源极20、以及第二源极20’的掺杂型态为P掺杂。第一掺杂区22形成于基板12中，包围金属层14、第一漏极18与第二漏极18’，且第一掺杂区22的掺杂型态为P掺杂。
在部分实施例中，基板12可包括硅基板或其他适合的基板材料。
在部分实施例中，金属层14可包括金属硅化物(silicide)。
在部分实施例中，金属层14位于第一漏极18、第二漏极18’、第一源极20、以及第二源极20’的顶部，即第一漏极18、第二漏极18’、第一源极20、以及第二源极20’通过金属层14与外部电路(未图示)连接。
在部分实施例中，第一掺杂区22的掺杂浓度与第一漏极18、第二漏极18’的掺杂浓度相同。
在部分实施例中，第一掺杂区22的掺杂浓度与第一漏极18、第二漏极18’的掺杂浓度不同，举例来说，第一掺杂区22的掺杂浓度低于第一漏极18、第二漏极18’的掺杂浓度。
在本实施例中，第一栅极16与P掺杂的第一漏极18以及第一源极20构成第一P型金属氧化物半导体场效应晶体管(PMOS)30。第二栅极16’与P掺杂的第二漏极18’以及第二源极20’构成第二P型金属氧化物半导体场效应晶体管(PMOS)30’。金属层14与P掺杂的第一掺杂区22构成萧特基二极管(Schottky diode)26。因此，半导体结构10同时包含PMOS场效应晶体管(30、30’)以及萧特基二极管26。
请参阅图4，根据本发明多个实施例中的其中之一，提供一种半导体结构10。图4为半导体结构10的剖面示意图。
如图4所示，在本实施例中，半导体结构10包括基板12、金属层14、第一栅极16、第一漏极18、第一源极20、第二栅极16’、第二漏极18’、第二源极20’、第一掺杂区22、以及隔离结构28。基板12的掺杂型态为N掺杂。金属层14形成于基板12的表面。第一栅极16与第二栅极16’形成于基板12上。第一漏极18与第二漏极18’形成于基板12中，分别位于第一栅极16与第二栅极16’的一侧，并与金属层14相邻。第一源极20与第二源极20’形成于基板12中，分别位于第一栅极16与第二栅极16’的另一侧，并与金属层14相邻。第一漏极18、第二漏极18’、第一源极20、以及第二源极20’的掺杂型态为P掺杂。第一掺杂区22形成于基板12中，包围金属层14、第一漏极18与第二漏极18’，且第一掺杂区22的掺杂型态为P掺杂。隔离结构28形成于第一掺杂区22内，位于第一漏极18与第二漏极18’的一侧。
在部分实施例中，基板12可包括硅基板或其他适合的基板材料。
在部分实施例中，金属层14可包括金属硅化物(silicide)。
在部分实施例中，金属层14位于第一漏极18、第二漏极18’、第一源极20、以及第二源极20’的顶部，即第一漏极18、第二漏极18’、第一源极20、以及第二源极20’通过金属层14与外部电路(未图示)连接。
在部分实施例中，第一掺杂区22的掺杂浓度与第一漏极18、第二漏极18’的掺杂浓度相同。
在部分实施例中，第一掺杂区22的掺杂浓度与第一漏极18、第二漏极18’的掺杂浓度不同，举例来说，第一掺杂区22的掺杂浓度低于第一漏极18、第二漏极18’的掺杂浓度。
在部分实施例中，隔离结构28可包括任何适当的绝缘材料。
在部分实施例中，隔离结构28向下延伸超过第一漏极18与第二漏极18’。
在本实施例中，第一栅极16与P掺杂的第一漏极18以及第一源极20构成第一P型金属氧化物半导体场效应晶体管(PMOS)30。第二栅极16’与P掺杂的第二漏极18’以及第二源极20’构成第二P型金属氧化物半导体场效应晶体管(PMOS)30’。金属层14与P掺杂的第一掺杂区22构成萧特基二极管(Schottky diode)26。因此，半导体结构10同时包含PMOS场效应晶体管(30、30’)以及萧特基二极管26。
请参阅图5，根据本发明多个实施例中的其中之一，提供一种半导体结构100。图5为半导体结构100的剖面示意图。
如图5所示，在本实施例中，半导体结构100包括基板120、金属层140、多个第一掺杂区180、多个第二掺杂区200、以及第三掺杂区220。基板120的掺杂型态为P掺杂。金属层140形成于基板120的表面。第一掺杂区180形成于基板120中，并与金属层140相邻。第二掺杂区200形成于基板120中，相对于第一掺杂区180，并与金属层140相邻。第一掺杂区180与第二掺杂区200的掺杂型态为N掺杂。第三掺杂区220形成于基板120中，并包围金属层140与第一掺杂区180，且第三掺杂区220的掺杂型态为N掺杂。
在部分实施例中，基板120可包括硅基板或其他适合的基板材料。
在部分实施例中，金属层140可包括金属硅化物(silicide)。
在部分实施例中，金属层140位于第一掺杂区180与第二掺杂区200的顶部，即第一掺杂区180与第二掺杂区200藉由金属层140与外部电路(未图示)连接。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度相同。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度不同，举例来说，第三掺杂区220的掺杂浓度低于第一掺杂区180的掺杂浓度。
在本实施例中，N掺杂的第一掺杂区180、N掺杂的第三掺杂区220、P掺杂的基板120、以及N掺杂的第二掺杂区200构成NPN型双载子接面晶体管(bipolar junctiontransistor，BJT)240。金属层140与N掺杂的第三掺杂区220构成萧特基二极管(Schottkydiode)260。因此，半导体结构100同时包含NPN型双载子接面晶体管240与萧特基二极管260。
请参阅图6，根据本发明多个实施例中的其中之一，提供一种半导体结构100。图6为半导体结构100的剖面示意图。
如图6所示，在本实施例中，半导体结构100包括基板120、金属层140、多个第一掺杂区180、多个第二掺杂区200、第三掺杂区220、以及隔离结构280。基板120的掺杂型态为P掺杂。金属层140形成于基板120的表面。第一掺杂区180形成于基板120中，并与金属层140相邻。第二掺杂区200形成于基板120中，相对于第一掺杂区180，并与金属层140相邻。第一掺杂区180与第二掺杂区200的掺杂型态为N掺杂。第三掺杂区220形成于基板120中，并包围金属层140与第一掺杂区180，且第三掺杂区220的掺杂型态为N掺杂。隔离结构280形成于第三掺杂区220内，位于第一掺杂区180的一侧。
在部分实施例中，基板120可包括硅基板或其他适合的基板材料。
在部分实施例中，金属层140可包括金属硅化物(silicide)。
在部分实施例中，金属层140位于第一掺杂区180与第二掺杂区200的顶部，即第一掺杂区180与第二掺杂区200藉由金属层140与外部电路(未图示)连接。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度相同。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度不同，举例来说，第三掺杂区220的掺杂浓度低于第一掺杂区180的掺杂浓度。
在部分实施例中，隔离结构280可包括任何适当的绝缘材料。
在部分实施例中，隔离结构280向下延伸超过第一掺杂区180。
在本实施例中，N掺杂的第一掺杂区180、N掺杂的第三掺杂区220、P掺杂的基板120、以及N掺杂的第二掺杂区200构成NPN型双载子接面晶体管(bipolar junctiontransistor，BJT)240。金属层140与N掺杂的第三掺杂区220构成萧特基二极管(Schottkydiode)260。因此，半导体结构100同时包含NPN型双载子接面晶体管240与萧特基二极管260。
请参阅图7，根据本发明多个实施例中的其中之一，提供一种半导体结构100。图7为半导体结构100的剖面示意图。
如图7所示，在本实施例中，半导体结构100包括基板120、金属层140、多个第一掺杂区180、多个第二掺杂区200、以及第三掺杂区220。基板120的掺杂型态为N掺杂。金属层140形成于基板120的表面。第一掺杂区180形成于基板120中，并与金属层140相邻。第二掺杂区200形成于基板120中，相对于第一掺杂区180，并与金属层140相邻。第一掺杂区180与第二掺杂区200的掺杂型态为P掺杂。第三掺杂区220形成于基板120中，并包围金属层140与第一掺杂区180，且第三掺杂区220的掺杂型态为P掺杂。
在部分实施例中，基板120可包括硅基板或其他适合的基板材料。
在部分实施例中，金属层140可包括金属硅化物(silicide)。
在部分实施例中，金属层140位于第一掺杂区180与第二掺杂区200的顶部，即第一掺杂区180与第二掺杂区200藉由金属层140与外部电路(未图示)连接。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度相同。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度不同，举例来说，第三掺杂区220的掺杂浓度低于第一掺杂区180的掺杂浓度。
在本实施例中，P掺杂的第一掺杂区180、P掺杂的第三掺杂区220、N掺杂的基板120、以及P掺杂的第二掺杂区200构成PNP型双载子接面晶体管(bipolar junctiontransistor，BJT)250。金属层140与P掺杂的第三掺杂区220构成萧特基二极管(Schottkydiode)260。因此，半导体结构100同时包含PNP型双载子接面晶体管250与萧特基二极管260。
请参阅图8，根据本发明多个实施例中的其中之一，提供一种半导体结构100。图8为半导体结构100的剖面示意图。
如图8所示，在本实施例中，半导体结构100包括基板120、金属层140、多个第一掺杂区180、多个第二掺杂区200、第三掺杂区220、以及隔离结构280。基板120的掺杂型态为N掺杂。金属层140形成于基板120的表面。第一掺杂区180形成于基板120中，并与金属层140相邻。第二掺杂区200形成于基板120中，相对于第一掺杂区180，并与金属层140相邻。第一掺杂区180与第二掺杂区200的掺杂型态为P掺杂。第三掺杂区220形成于基板120中，并包围金属层140与第一掺杂区180，且第三掺杂区220的掺杂型态为P掺杂。隔离结构280形成于第三掺杂区220内，位于第一掺杂区180的一侧。
在部分实施例中，基板120可包括硅基板或其他适合的基板材料。
在部分实施例中，金属层140可包括金属硅化物(silicide)。
在部分实施例中，金属层140位于第一掺杂区180与第二掺杂区200的顶部，即第一掺杂区180与第二掺杂区200藉由金属层140与外部电路(未图示)连接。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度相同。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度不同，举例来说，第三掺杂区220的掺杂浓度低于第一掺杂区180的掺杂浓度。
在部分实施例中，隔离结构280可包括任何适当的绝缘材料。
在部分实施例中，隔离结构280向下延伸超过第一掺杂区180。
在本实施例中，P掺杂的第一掺杂区180、P掺杂的第三掺杂区220、N掺杂的基板120、以及P掺杂的第二掺杂区200构成PNP型双载子接面晶体管(bipolar junctiontransistor，BJT)250。金属层140与P掺杂的第三掺杂区220构成萧特基二极管(Schottkydiode)260。因此，半导体结构100同时包含PNP型双载子接面晶体管250与萧特基二极管260。
请参阅图9，根据本发明多个实施例中的其中之一，提供一种半导体结构100。图9为半导体结构100的剖面示意图。
如图9所示，在本实施例中，半导体结构100包括基板120、金属层140、多个第一掺杂区180、多个第二掺杂区200、以及第三掺杂区220。基板120的掺杂型态为P掺杂。金属层140形成于基板120的表面。第一掺杂区180形成于基板120中，并与金属层140相邻。第二掺杂区200形成于基板120中，相对于第一掺杂区180，并与金属层140相邻。第一掺杂区180的掺杂型态为P掺杂，第二掺杂区200的掺杂型态为N掺杂。第三掺杂区220形成于基板120中，并包围金属层140与第一掺杂区180，且第三掺杂区220的掺杂型态为N掺杂。
在部分实施例中，基板120可包括硅基板或其他适合的基板材料。
在部分实施例中，金属层140可包括金属硅化物(silicide)。
在部分实施例中，金属层140位于第一掺杂区180与第二掺杂区200的顶部，即第一掺杂区180与第二掺杂区200藉由金属层140与外部电路(未图示)连接。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度相同。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度不同，举例来说，第三掺杂区220的掺杂浓度低于第一掺杂区180的掺杂浓度。
在本实施例中，P掺杂的第一掺杂区180、N掺杂的第三掺杂区220、P掺杂的基板120、以及N掺杂的第二掺杂区200构成硅控整流器(silicon controlled rectifier，SCR)270。金属层140与N掺杂的第三掺杂区220构成萧特基二极管(Schottky diode)260。因此，半导体结构100同时包含硅控整流器270与萧特基二极管260。
请参阅图10，根据本发明多个实施例中的其中之一，提供一种半导体结构100。图10为半导体结构100的剖面示意图。
如图10所示，在本实施例中，半导体结构100包括基板120、金属层140、多个第一掺杂区180、多个第二掺杂区200、第三掺杂区220、以及隔离结构280。基板120的掺杂型态为P掺杂。金属层140形成于基板120的表面。第一掺杂区180形成于基板120中，并与金属层140相邻。第二掺杂区200形成于基板120中，相对于第一掺杂区180，并与金属层140相邻。第一掺杂区180的掺杂型态为P掺杂，第二掺杂区200的掺杂型态为N掺杂。第三掺杂区220形成于基板120中，并包围金属层140与第一掺杂区180，且第三掺杂区220的掺杂型态为N掺杂。隔离结构280形成于第三掺杂区220内，位于第一掺杂区180的一侧。
在部分实施例中，基板120可包括硅基板或其他适合的基板材料。
在部分实施例中，金属层140可包括金属硅化物(silicide)。
在部分实施例中，金属层140位于第一掺杂区180与第二掺杂区200的顶部，即第一掺杂区180与第二掺杂区200藉由金属层140与外部电路(未图示)连接。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度相同。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度不同，举例来说，第三掺杂区220的掺杂浓度低于第一掺杂区180的掺杂浓度。
在部分实施例中，隔离结构280可包括任何适当的绝缘材料。
在部分实施例中，隔离结构280向下延伸超过第一掺杂区180。
在本实施例中，P掺杂的第一掺杂区180、N掺杂的第三掺杂区220、P掺杂的基板120、以及N掺杂的第二掺杂区200构成硅控整流器(silicon controlled rectifier，SCR)270。金属层140与N掺杂的第三掺杂区220构成萧特基二极管(Schottky diode)260。因此，半导体结构100同时包含硅控整流器270与萧特基二极管260。
请参阅图11，根据本发明多个实施例中的其中之一，提供一种半导体结构100。图11为半导体结构100的剖面示意图。
如图11所示，在本实施例中，半导体结构100包括基板120、金属层140、多个第一掺杂区180、多个第二掺杂区200、以及第三掺杂区220。基板120的掺杂型态为N掺杂。金属层140形成于基板120的表面。第一掺杂区180形成于基板120中，并与金属层140相邻。第二掺杂区200形成于基板120中，相对于第一掺杂区180，并与金属层140相邻。第一掺杂区180的掺杂型态为N掺杂，第二掺杂区200的掺杂型态为P掺杂。第三掺杂区220形成于基板120中，并包围金属层140与第一掺杂区180，且第三掺杂区220的掺杂型态为P掺杂。
在部分实施例中，基板120可包括硅基板或其他适合的基板材料。
在部分实施例中，金属层140可包括金属硅化物(silicide)。
在部分实施例中，金属层140位于第一掺杂区180与第二掺杂区200的顶部，即第一掺杂区180与第二掺杂区200藉由金属层140与外部电路(未图示)连接。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度相同。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度不同，举例来说，第三掺杂区220的掺杂浓度低于第一掺杂区180的掺杂浓度。
在本实施例中，N掺杂的第一掺杂区180、P掺杂的第三掺杂区220、N掺杂的基板120、以及P掺杂的第二掺杂区200构成硅控整流器(silicon controlled rectifier，SCR)270。金属层140与N掺杂的第三掺杂区220构成萧特基二极管(Schottky diode)260。因此，半导体结构100同时包含硅控整流器270与萧特基二极管260。
请参阅图12，根据本发明多个实施例中的其中之一，提供一种半导体结构100。图12为半导体结构100的剖面示意图。
如图12所示，在本实施例中，半导体结构100包括基板120、金属层140、多个第一掺杂区180、多个第二掺杂区200、第三掺杂区220、以及隔离结构280。基板120的掺杂型态为N掺杂。金属层140形成于基板120的表面。第一掺杂区180形成于基板120中，并与金属层140相邻。第二掺杂区200形成于基板120中，相对于第一掺杂区180，并与金属层140相邻。第一掺杂区180的掺杂型态为N掺杂，第二掺杂区200的掺杂型态为P掺杂。第三掺杂区220形成于基板120中，并包围金属层140与第一掺杂区180，且第三掺杂区220的掺杂型态为P掺杂。隔离结构280形成于第三掺杂区220内，位于第一掺杂区180的一侧。
在部分实施例中，基板120可包括硅基板或其他适合的基板材料。
在部分实施例中，金属层140可包括金属硅化物(silicide)。
在部分实施例中，金属层140位于第一掺杂区180与第二掺杂区200的顶部，即第一掺杂区180与第二掺杂区200藉由金属层140与外部电路(未图示)连接。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度相同。
在部分实施例中，第三掺杂区220的掺杂浓度与第一掺杂区180的掺杂浓度不同，举例来说，第三掺杂区220的掺杂浓度低于第一掺杂区180的掺杂浓度。
在部分实施例中，隔离结构280可包括任何适当的绝缘材料。
在部分实施例中，隔离结构280向下延伸超过第一掺杂区180。
在本实施例中，N掺杂的第一掺杂区180、P掺杂的第三掺杂区220、N掺杂的基板120、以及P掺杂的第二掺杂区200构成硅控整流器(silicon controlled rectifier，SCR)270。金属层140与N掺杂的第三掺杂区220构成萧特基二极管(Schottky diode)260。因此，半导体结构100同时包含硅控整流器270与萧特基二极管260。
本发明提出结合萧特基二极管(Schottky diode)与高电压MOS场效应晶体管(NMOS或PMOS)的整合型半导体结构。利用萧特基二极管的高电流特性来散逸器件于作动过程中所产生的静电放电电流(ESD current)，且结构中利用掺杂浓度较低、掺杂范围较大的掺杂区包围萧特基二极管，以降低萧特基二极管漏电的可能。此整合型半导体结构藉由萧特基二极管与MOS场效应晶体管两者在结构、功能上的互益特性，不但保有高电压MOS场效应晶体管的驱动能力，能有效散逸静电放电电流之外，亦可避免萧特基二极管的漏电。本发明亦提出结合萧特基二极管与NPN型或PNP型双载子接面晶体管(BJT)的应用模式以及结合萧特基二极管与硅控整流器(SCR)的应用模式。
虽然本发明已以多个较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
Claims (20)
1.一种半导体结构，包括：
一基板，具有一第一掺杂型态；
一金属层，形成于该基板的表面；
一栅极，形成于该基板上；
一漏极，形成于该基板中，位于该栅极的一侧，并与该金属层相邻；
一源极，形成于该基板中，位于该栅极的另一侧；以及
一第一掺杂区，形成于该基板中，包围该金属层与该漏极，该第一掺杂区具有一第二掺杂型态，且该第二掺杂型态与该第一掺杂型态不同。
2.如权利要求1所述的半导体结构，其中该源极与该漏极为N掺杂。
3.如权利要求2所述的半导体结构，其中该第一掺杂型态为P掺杂、以及该第二掺杂型态为N掺杂。
4.如权利要求3所述的半导体结构，更包括一隔离结构，形成于该第一掺杂区内，位于该漏极的一侧。
5.如权利要求1所述的半导体结构，其中该源极与该漏极为P掺杂。
6.如权利要求5所述的半导体结构，其中该第一掺杂型态为N掺杂、以及该第二掺杂型态为P掺杂。
7.如权利要求6所述的半导体结构，更包括一隔离结构，形成于该第一掺杂区内，位于该漏极的一侧。
8.一种半导体结构，包括：
一基板，具有一第一掺杂型态；
一金属层，形成于该基板的表面；
一第一掺杂区，形成于该基板中，并与该金属层相邻；
一第二掺杂区，形成于该基板中，相对于该第一掺杂区；以及
一第三掺杂区，形成于该基板中，包围该金属层与该第一掺杂区，该第三掺杂区具有一第二掺杂型态，且该第二掺杂型态与该第一掺杂型态不同。
9.如权利要求8所述的半导体结构，其中该第一掺杂区与该第二掺杂区为N掺杂。
10.如权利要求9所述的半导体结构，其中该第一掺杂型态为P掺杂、以及该第二掺杂型态为N掺杂。
11.如权利要求10所述的半导体结构，更包括一隔离结构，形成于该第三掺杂区内，位于该第一掺杂区的一侧。
12.如权利要求8所述的半导体结构，其中该第一掺杂区与该第二掺杂区为P掺杂。
13.如权利要求12所述的半导体结构，其中该第一掺杂型态为N掺杂、以及该第二掺杂型态为P掺杂。
14.如权利要求13所述的半导体结构，更包括一隔离结构，形成于该第三掺杂区内，位于该第一掺杂区的一侧。
15.如权利要求8所述的半导体结构，其中该第一掺杂区为P掺杂，该第二掺杂区为N掺杂。
16.如权利要求15所述的半导体结构，其中该第一掺杂型态为P掺杂、以及该第二掺杂型态为N掺杂。
17.如权利要求16所述的半导体结构，更包括一隔离结构，形成于该第三掺杂区内，位于该第一掺杂区的一侧。
18.如权利要求8所述的半导体结构，其中该第一掺杂区为N掺杂，该第二掺杂区为P掺杂。
19.如权利要求18所述的半导体结构，其中该第一掺杂型态为N掺杂、以及该第二掺杂型态为P掺杂。
20.如权利要求19所述的半导体结构，更包括一隔离结构，形成于该第三掺杂区内，位于该第一掺杂区的一侧。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810605636.7A CN110600465B (zh) | 2018-06-13 | 2018-06-13 | 半导体结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810605636.7A CN110600465B (zh) | 2018-06-13 | 2018-06-13 | 半导体结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110600465A true CN110600465A (zh) | 2019-12-20 |
| CN110600465B CN110600465B (zh) | 2022-02-08 |
Family
ID=68849018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810605636.7A Active CN110600465B (zh) | 2018-06-13 | 2018-06-13 | 半导体结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110600465B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040027745A1 (en) * | 2002-06-05 | 2004-02-12 | Kunz Keith E. | Drain-extended MOS ESD protection structure |
| CN101388392A (zh) * | 2007-07-20 | 2009-03-18 | 三星电子株式会社 | 具有静电放电保护电路的半导体器件及其制造方法 |
| US20100032755A1 (en) * | 2008-08-06 | 2010-02-11 | Texas Instruments Incorporated | Demos transistors with sti and compensated well in drain |
| US20110215374A1 (en) * | 2010-03-05 | 2011-09-08 | Wei-Chieh Lin | Power semiconductor device having adjustable output capacitance and manufacturing method thereof |
| CN102751277A (zh) * | 2011-08-22 | 2012-10-24 | 成都芯源系统有限公司 | 集成有肖特基二极管的功率器件及其制造方法 |
-
2018
- 2018-06-13 CN CN201810605636.7A patent/CN110600465B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040027745A1 (en) * | 2002-06-05 | 2004-02-12 | Kunz Keith E. | Drain-extended MOS ESD protection structure |
| CN101388392A (zh) * | 2007-07-20 | 2009-03-18 | 三星电子株式会社 | 具有静电放电保护电路的半导体器件及其制造方法 |
| US20100032755A1 (en) * | 2008-08-06 | 2010-02-11 | Texas Instruments Incorporated | Demos transistors with sti and compensated well in drain |
| US20110215374A1 (en) * | 2010-03-05 | 2011-09-08 | Wei-Chieh Lin | Power semiconductor device having adjustable output capacitance and manufacturing method thereof |
| CN102751277A (zh) * | 2011-08-22 | 2012-10-24 | 成都芯源系统有限公司 | 集成有肖特基二极管的功率器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110600465B (zh) | 2022-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7906810B2 (en) | LDMOS device for ESD protection circuit | |
| US9209265B2 (en) | ESD devices comprising semiconductor fins | |
| TWI511262B (zh) | 無閂鎖靜電放電保護 | |
| US8859361B1 (en) | Symmetric blocking transient voltage suppressor (TVS) using bipolar NPN and PNP transistor base snatch | |
| US10431578B2 (en) | Electrostatic discharge (ESD) protection device and method for operating an ESD protection device | |
| US20180308836A1 (en) | Electrostatic discharge protection device and method for electrostatic discharge | |
| EP2846359B1 (en) | LVTSCR device | |
| CN101364596A (zh) | 半导体器件 | |
| TWI744187B (zh) | 半導體電路及其製造方法 | |
| CN110600465B (zh) | 半导体结构 | |
| US8913358B2 (en) | Latch-up immune ESD protection | |
| US10643987B2 (en) | Semiconductor structures | |
| CN111403379B (zh) | 一种基于soi工艺的静电放电保护结构 | |
| TW201431070A (zh) | 具有靜電放電防護功效的電晶體結構 | |
| TWI538160B (zh) | 靜電放電保護裝置及其應用 | |
| TWI652768B (zh) | 高靜電放電耐受力之靜電保護元件佈局結構 | |
| TWI686915B (zh) | 半導體結構 | |
| US20140339676A1 (en) | Semiconductor device and method of forming the same | |
| US20190363076A1 (en) | Electrostatic discharge protection semiconductor device | |
| US11837600B2 (en) | Electrostatic discharge protection apparatus and its operating method | |
| TWI791325B (zh) | 靜電放電保護裝置及其操作方法 | |
| JP2009141071A (ja) | 静電気保護用半導体素子 | |
| KR20010029964A (ko) | 반도체 집적회로용 입출력 보호 장치 | |
| TWI574372B (zh) | 靜電放電保護裝置及其應用 | |
| TWI655746B (zh) | 二極體與二極體串電路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |