CN110599939A - 栅极驱动单元及栅极驱动方法 - Google Patents

Abstract

本发明提供一种栅极驱动单元及栅极驱动方法。栅极驱动单元包括输入单元、驱动单元、下拉单元以及下拉控制单元。下拉单元具有本级级联信号输出端与输出端，在上拉阶段中，本级级联信号输出端与输出端输出信号，在下拉阶段与电平维持阶段中，本级级联信号输出端的电平下拉至第一参考低电平，输出端的电平下拉至第二参考低电平。下拉控制单元在电平维持阶段中输出控制信号确保本级级联信号输出端与输出端为低电平。通过本发明的栅极驱动单元及栅极驱动方法，可以解决电路中的负阈值晶体管漏电所产生的信号误差问题。

Description

栅极驱动单元及栅极驱动方法

技术领域

本发明涉及显示技术领域，尤其是涉及一种栅极驱动单元及栅极驱动方法。

背景技术

随着显示技术的进步，现今显示器除了显示质量提高外，为了让使用者的视觉有更好的视觉体验，显示器的边框也渐渐地窄化，朝向无边框显示面框的方向发展。

其中，将薄膜晶体管(thin film transistor,TFT)集成的栅极驱动技术(gate onarray,GOA)，即是在现有具有以阵列排列的薄膜晶体管的阵列基板中，将GOA单元整合制作于阵列基板上，取代旧有的栅级驱动单元与源级驱动单元分别位于显示面板的纵向与横向侧边的设置，能够减少位于显示区域外的晶片数量，同时驱动模组集成排列也可以简化封装程序，也可以减少驱动模组所需要的空间，以利于现窄边框。

图1为现有的栅极驱动单元电路图，栅极驱动单元10具有输入模组12、驱动模组14、下拉模组16以及下拉控制电路18，在输入模组12、驱动模组14、下拉模组16以及下拉控制电路18之间具有一节点Q，栅极驱动单元10的工作阶段大致分成预充阶段、上拉阶段、下拉阶段以及电平维持阶段。在预充阶段时输入模组具有第一晶体管T11用来将输入电压Vin提供给栅极驱动单元10，第一晶体管T11的栅极与源极相互连接，当输入电压Vin为高电平时，第一晶体管T11将电压Vin传送至节点Q，利用存储电容Cs对节点Q进行预充电，此时第二晶体管T12也会因为接收到高电平而将源极的时钟信号CLK导通至漏极，因此时钟信号CLK会传送到栅极驱动单元10的输出端OUT1。接着栅极驱动单元10进入上拉阶段，时钟信号CLK会输出高电平至栅极驱动单元10的输出端OUT1，节点Q的电平继续上拉以加快驱动的速度，而下拉控制电路18需输出低电平至第五晶体管T15及第六晶体管T16的栅极使其不导通。接着在下拉阶段中，后级的栅极驱动单元的输出信号VR1、VR2会输出高电平使得节点Q和输出端OUT1的电平下降至低参考电平VGL。在电平维持阶段中，下拉控制电路18输出高电平至第五晶体管T15及第六晶体管T16的栅极使其导通，使节点Q和输出端OUT1的电平维持在低参考电平VGL，直到栅极驱动单元10再接收到高电平的输入电压Vin(即下一次发光)为止。

然而目前常用的晶体管大多是以金属氧化物半导体作为沟道材料的金属氧化物薄膜晶体管(mental oxide TFT)，其中以铟镓锌氧化物(indium gallium zinc oxide,IGZO)TFT为代表，IGZO-TFT电应力稳定性好且氧化物迁移率高，因此常应用于分辨率高的TFT液晶显示器及有源矩阵有机发光显示器(active matrix organic light emittingdiode,AMOLED)中。然而以金属氧化物为沟道材料的TFT制备技术不成熟，常使TFT的阈值电压为负值，使得TFT变成持续耗能的尽耗型TFT，此外在光照下受到负压力时，阈值电压还会发生负向漂移，使得电路设计时需要考虑负阈值电压造成的漏电及功耗增加的问题，同时TFT的负阈值电压会使得图1中所示的下拉控制电路18的输出端(即QB节点)所输出的高电平无法达到预期的高电平，造成在下拉阶段中下拉速度太慢，以及在电平维持阶段中电平不稳定的问题，影响栅极驱动单元10的功能。

图2为现有解决负阈值电压漏电问题的的栅极驱动电路，栅极驱动电路20中包含N+2个栅极驱动单元22，图3为图2中栅极驱动单元22的电路图，在现有解决负阈值电压漏电问题的栅极驱动单元中，每个晶体管都要额外加上数量对应的晶体管来避免非运作中的晶体管因负阈值电压造成漏电。然而这种作法使得所需的晶体管数量大幅增加，造成制造成本提高，同时也不利于显示面板的轻薄化。

因此，本发明针对提供一种栅极驱动电路及栅极驱动方法，可以在栅极驱动电路中具有负阈值晶体管时，避免负阈值晶体管的特性所造成的漏电而影响栅极驱动单元的输出信号正确性。

发明内容

本发明提供一种栅极驱动单元包括输入单元、驱动单元、下拉单元以及下拉控制单元。输入单元具有第一晶体管，所述第一晶体管的源极接入输入信号，所述第一晶体管的栅极接入第一时钟信号。驱动单元具有第二晶体管与第三晶体管，所述第二晶体管的源极与所述第三晶体管的源极接入第二时钟时号，所述第二晶体管的栅极与所述第三晶体管的栅极连接至所述第一晶体管的漏极，所述第二晶体管的漏极连接至本级级联信号输出端，所述第二晶体管的漏极连接至输出端。下拉单元具有第四晶体管、第五晶体管、第六晶体管与第七晶体管，所述第四晶体管的源极与所述第一晶体管的漏极相连，所述晶体管的源极与所述第四晶体管的漏极相连，所述第六晶体管的源极与所述第七晶体管的源极连接至所述输出端，所述第五晶体管的漏极连接第一参考低电平，所述第六晶体管的漏极与所述第七晶体管的漏极连接第二参考低电平，所述第七晶体管的栅极连接级联复位信号。下拉控制单元具有第八晶体管与第九晶体管，所述第八晶体管的栅极与所述第八晶体管的源极短接，所述第九晶体管的栅极连接至所述第一晶体管的漏极，所述第八晶体管的漏极与所述第九晶体管的漏栅连接。

较佳地，所述第四晶体管的栅极连接至第三时钟信号。

较佳地，所述第四晶体管的栅极连接至所述下拉控制单元。

较佳地，所述第八晶体管的源极与所述第九晶体管的源极接入第四时钟信号，所述第一时钟信号、所述第二时钟信号以及所述第四时钟信号依序输出高电平。

较佳地，所述栅极驱动单元还包括复位单元，具有复位晶体管，所述复位晶体管的源极连接所述第一晶体管的漏极，所述复位晶体管的栅极外接控制信号，所述复位晶体管的漏极连接所述第二参考低电平，当所述控制信号为高电平时，所述复位晶体管将第一晶体管的漏极下拉至所述第二参考低电平。

本发明另提供一种栅极驱动方法包括预充阶段、驱动阶段、下接阶段与电平维持阶段，包括：在所述预充阶段中，当第一时钟信号为高电平时，第一晶体管的源极将所接入的输入信号导通至所述第一晶体管的漏极；在所述驱动阶段中，当第二时钟信号为高电平时，第二晶体管的栅极与第三晶体管的栅极接入所述第一晶体管的漏极所传输的所述输入信号，所述第二晶体管的源极将所述第二时钟信号导通至本级级联信号输出端，第三晶体管的源极将所述第二时钟信号导通至所述输出端，第四晶体管导通时将所述第一晶体管的漏极所传输的所述输入信号传送到本级级联信号输出端；在所述下拉阶段中，第五晶体管与第六晶体管截止，所述第五晶体管的源极连接所述本级级联信号输出端，所述第六晶体管的源极连接所述输出端，所述第五晶体管的漏极连结第一参考低电平，所述第六晶体管的漏极连结第二参考低电平，第七晶体管的源极连结所述输出端，所述第七晶体管的漏极连接所述第二参考低电平，当所述第七晶体管的栅极接受高电平信号时，所述第七晶体管将所述输出端的电压下拉至所述第二参考低电平；在所述电平维持阶段中，第八晶体管的栅极与所述第八晶体管的源极短接，所述第八晶体管的栅极接入高电平时，所述第五晶体管的栅极与所述第六晶体管的栅极接入所述第八晶体管的漏极所传送的高电平，所述第五晶体管将所述本级级联信号输出端的电平下拉至所述第一参考低电平，所述第六晶体管将所述输出端的电平下拉至所述第二参考低电平。

较佳地，所述第四晶体管的栅极连结第三时钟信号。

较佳地，所述第四晶体管的栅极连接所述第八晶体管的漏极。

较佳地，所述第八晶体管的源极接入第四时钟信号，所述第一时钟信号、第二时钟信号以及第四时钟信号依序输出高电平。

较佳地，将复位晶体管的栅极连结所述第一晶体管的漏极，所述复位晶体管的漏极连接所述第二参考低电平，当所述复位晶体管的栅极接入高电平信号时，所述复位晶体管将所述第一晶体管的漏极电平下拉至第二参考低电平。

通过本发明的栅极驱动电路及栅极驱动方法，可以在栅极驱动电路中具有负阈值晶体管时，确保栅极驱动单元输出正确的信号。

附图说明

图1绘示现有的栅极驱动单元电路图；

图2绘示现有的应用于具有负阈值晶体管的栅极驱动电路的电路图；

图3绘示图2所示的栅极驱动单元的电路图；

图4绘示本发明的栅极驱动电路的电路图；

图5绘示本发明第一实施例的栅极驱动单元的电路图；

图6绘示图4所示的栅极驱动电路的时序图；

图7为本发明第一实施例中的栅极驱动电路在阈值电压负向漂移时的模拟仿真图；

图8为本发明第一实例中的栅极驱动电路阈值电压正向漂移时的模拟仿真图；

图9为本发明第一实例中的栅极驱动单元与图3所示的栅极驱动单元中单级的栅极驱动单元功耗对比图；

图10绘示本发明第二实施例的栅极驱动单元的时序图；

图11绘示本发明第三实施例的栅极驱动单元的时序图；

图12绘示本发明第四实施例的栅极驱动单元的电路图；

图13绘示本发明第五实施例的栅极驱动单元的电路图。

具体实施方式

下面结合附图对本发明实施例提供的栅极驱动电路及栅极驱动方法做详细说明。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图4为本发明第一实施例的栅极驱动电路，栅极驱动电路40由N+1个栅极驱动单元42组成。图5为图4中栅极驱动单元42的电路图。请一并参考图4与图5，栅极驱动单元42中具有输入单元50、驱动单元52、下拉单元54、下拉控制单元56以及复位单元58。

输入单元50具有第一晶体管T1，第一晶体管T1的源极接入输入信号VI、第一晶体管T1的栅极接入第一时钟信号CLK1及第一晶体管T1的漏极连接至节点Q。节点Q为栅极驱动单元42中的节点，位于输入单元50、驱动单元52、下拉单元54、下拉控制单元56以及复位单元58之间。

驱动单元52具有第二晶体管T2与第三晶体管T3，第二晶体管T2的源极与第三晶体管T3的源极接入第二时钟信号CLK2，第二晶体管T2的栅极与第三晶体管T3的栅极连接至节点Q，第二晶体管T2的漏极连接至本级级联信号输出端VCN，第三晶体管T3的漏极与栅极通过存储电容CS短接，同时第三晶体管T3的漏极连接至输出端OUT，当节点Q为高电平时，驱动单元52将高电平输出至输出端OUT以驱动显示面板中的像素电极(未图示)。

下拉单元54具有第四晶体管T4、第五晶体管T5、第六晶体管T6以及第七晶体管T7，第四晶体管T4的源极与节点Q连接、第四晶体管T4的栅极接入第三时钟信号CLK3及第四晶体管T4的漏极连接至本级级联信号输出端VCN，第五晶体管T5的源极连接至本级级联信号输出端VCN、第五晶体管T5的栅极连接至下拉控制单元56及第五晶体管T5的漏极连接至第一参考低电平VGL1，第六晶体管T6的源极与第七晶体管T7的源极连接至输出端OUT。第六晶体管T6的与第七晶体管T7的漏极连接至第二参考低电平VGL2，第六晶体管T6的栅极连拉至下拉控制单元56，第七晶体管T7的栅极接入级联复位信号RE。在本发明第一实施例中，级联复位信号RE为后级的扫描信号。下拉单元54用于在本级扫描信号输出之后，将本级级联信号输出端VCN和本级扫描信号输出端OUT的电位下拉至低电位端的电位。

下拉控制单元56具有第八晶体管T8与第九晶体管T9，用于产生下拉控制信号并通过内部节点QB传送到下拉单元54中第五晶体管T5的栅极与第六晶体管T6的栅极。第八晶体管T8的源极接入第四时钟信号CLK4，第八晶体管T8的栅极与源极短接，以及第八晶体管T8的漏极连接至内部节点QB。第九晶体管T9的源极接入内部节点QB，第九晶体管T9的栅极与节点Q连接，以及第九晶体管T9的漏极连接至第四时钟信号CLK4。当第四时钟信号CLK4为高电平时，导通下拉单元54中的第五晶体管T5与第六晶体管T6，使本级级联信号输出端VCN的电平下拉至第一参考低电平VGL1，输出端OUT的电平下拉至第二参考低电平VGL2。

复位单元58具有复位晶体管TR，复位晶体管TR的源极连接节点Q、复位晶体管TR的栅极接入复位信号STVL及复位晶体管TR的漏极连接至第二参考低电平VGL2，当级联复位信号为高电平时，节点Q的电平被下拉至与第二参考低电平VGL2等电平，在本级栅极驱动单元输出下一帧的扫描信号前，将节点Q持续放电至第二低电平VGL2，避免由于突然断电等原因，内部节点Q积聚电荷而造成输出错误。

图6为图4所示的栅极驱动电路时序图，本发明实施例的栅极驱动电路40的栅极驱动单元工作过程分为预充阶段、上拉阶段、下接阶段以及电平维持阶段。

在预充阶段中，输入信号VI为高电平，第一时钟信号端CLK1为高电平，因此第一晶体管T1导通后对内部节点Q预充电。同时输入信号I端的高电平通过第一晶体管T1传递至节点Q，使得驱单元52中的第二晶体管T2和第三晶体管T3导通，此时第二时钟信号端CLK2的低电平传递至本级级联信号输出端VCN和本级扫描信号的输出端OUT。在预充阶段中，下拉控制单元56中的第九晶体管T9因栅极接收来自节点Q的高电平而导通，此时为低电平的第四时钟信号CLK4传送至内部节点QB，使得下拉单元54中第五晶体管T5和第六晶体管T6断开。由于晶体管需要时间导通与断开，在预充电阶段将第七晶体管T7和第九晶体管T9提前断开可以避免其在上拉阶段的开始时发生漏电现象，藉此提高驱动单元52的驱动速度并减少因漏电产生的功耗。对于耗尽型晶体管，下拉控制单元56中的第八晶体管T8与第九晶体管T9同时开启，将QB点的电位拉至第四时钟信号CLK4的低电平，而此时，第八晶体管T8的第二级和九晶体管T9的第三极电位相同，避免了控制电路中产生直流通路和漏电功耗。

在上拉阶段中，第一时钟信号端CLK1和输入信号端VI为低电平，第二时钟信号端CLK2为高电平，驱动单元中的第二晶体管T2与第三晶体管T3将CLK2的高电平传递至本级级联信号输出端VCN和本级扫描信号的输出端OUT。同时，内部节点Q被抬升到更高的电位以提升上拉速度，此时第四时钟信号端CLK4仍为低电平使得下拉单元54中第五晶体管T5和第六晶体管T6持续断开。

在下拉阶段中，在输出端OUT输出了本级扫描信号后，第一时钟信号端CLK1仍为低电平，第二时钟信号CLK2转变为低电平，为了加快下拉速度，Q点保持高电平不变使驱动单元52中的第二晶体管T2和第三晶体管T3保持开启，对本级级联信号输出端VCN和输出端OUT放电。在下拉阶段中第四时钟信号端CLK4为高电平，因此下拉控制单元56中的第八晶体T8管导通将内部节点QB的电平上拉至CLK4的高电平，使得下拉单元54中的第五晶体管T5和第六晶体管T6分别对本级级联信号输出端VCN和本级扫描信号输出端OUT放电。因此在下拉节点中，同时有驱动单元52中的第二晶体管T2和第三晶体管T3以及下拉单元54中的第五晶体管T5和第六晶体管T6对本级级联信号输出端VCN和输出端OUT放电，因此能加快放电速度。而对于耗尽型晶体管，在下拉阶段中，下拉控制单元56中的第八晶体管T8和第九晶体管T9同时开启将内部节点QB的电平上拉至CLK4的高电平。同时，后级级联驱动单元输出高电平的扫描号，即级联复位信号端RE为高电平，复位晶体管TR导通对本级扫描信号输出端OUT进行放电。在第六晶体管T6、第七晶体管T7和第三晶体管T3的同时作用下，输出端OUT的电位被迅速下拉至低电平。

在低电平维持阶段中，第四时钟信号端CLK4为高电平，内部节点QB被第八晶体管T8上拉至CLK4的高电平，使得拉单元54中的第五晶体管T5和第六晶体管T6导通对本级输出端持续下拉。内部QB此时没有放电路径而被保持在高电位，使得第五晶体管T5和第六晶体管T6持续下拉本级级联信号输出端VCN与输出端OUT的电平。当晶体管呈现负阈值特性时，若第四时钟信号端CLK4为低电平，内部节点QB会因为漏电而被放电至低电平使第五晶体管T5和第六晶体管T6断开，电路通过将Q点电位维持在低电平的方法来稳定输出。具体工作过程如为当第一时钟信号端CLK1为高电平时，第一晶体管T1导通，将Q点电位下拉至输出信号端VI的低电平，或是当第二时钟信号端CLK2和第三时钟信号端CLK3为高电平的情况下，通过第四晶体管T4将节点Q和本级级联信号输出端VCN连接，利用第七晶体管T7为耗尽型晶体管的特性微弱导通，使Q点和VCN的电位下拉至第一低电平VGL1。由于此时内部节点Q为低电平，驱动单元52中第二晶体管T2和第三晶体管T3断开，因此论在哪个工作阶段，即不论哪个时钟信号为高点平，节点Q与内部节点QB都能维持在对应的高电平或低电平状态，以稳定使栅极驱动单元的输出功能，使栅极驱动单元的输出信号不会因为尽耗型晶体管的漏电造成输出信号延迟或出现误差。

本发明第一实施例中的集成栅极驱动电路的第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3和第四时钟信号端CLK4所连接的时钟信号为M相不交迭的时钟信号(M为大于或者等于2的整数)，第一时钟信号端CLK1的时钟高电平最先到达，第二时钟信号端CLK2和第四时钟信号端CLK4的时钟高电平不同时到达，且第四时钟信号端CLK4的时钟高电平比第二时钟信号端CLK2的时钟高电平延迟两个或者两个以上时钟脉宽，即第一时钟信号CLK1、第二时钟信号CLK2以及第四时钟信号CLK4依序输出高电平，而第二时钟信号CLK2与第三时钟信号CLK3可以是时脉时序相同的两个时钟信号或是连接至同一个时钟信号源。为达到速度、功耗和可靠性的最优效果，优选地，所述时钟信号端所连接的时钟信号均选用三相时钟信号。

本发明第一实例中的栅极驱动电路，可以通过时钟信号CLK1-4、第一低参考低电位VGL1和第二参考低电位VGL2，避免晶体管出现负阈值特征时引起的内部漏电造成的功耗增加和功能性不良。其中第一时钟信号端CLK1和第三时钟信号端CLK3的时钟信号的低电平小于第二参考低电平VGL2的电平，第一参考低电平的电平小于第二参考低电平，第二时钟信号端CLK1和第四时钟信号端CLK4的时钟信号低电平的电平等于第一低参考低电平VGL1的电平。

图7为本发明第一实施例中的栅极驱动电路在阈值电压负向漂移时的模拟仿真图，图8为本发明第一实例中的栅极驱动电路阈值电压正向漂移时的模拟仿真图。当初始阈值电压为1V，阈值电压漂移量分别为-10V、-6V和-3V以及0V、2V和5V，级联均可以正常输出。可以看出，由于本发明第一实施例中的栅极驱动电路结构较现有的栅极驱动电路更加简单，晶体管及所需的时钟信号数量较少，本发明下拉控制单元能更有效地改善耗尽型晶体管可能出现的漏电问题，使得该电路可以在较宽的阈值电压范围内工作。

图9为本发明第一实例中的栅极驱动单元42和图3中现有的栅极驱动单元22的单级栅极驱动单元功耗对比图。在仿真过程中，两种电路负载电容均为280pF，负载电阻均为3.4kΩ，均产生脉冲宽度为15μs的单脉冲信号。可以看出在一帧时间内，在阈值电压相同的情况下，本申请第一实施例中集成栅极驱动电路功耗更低；在阈值电压电压为负的情况下，功耗降低效果更为明显。

图10利用本发明第二实施例的栅极驱动单元时序图，第二实施例同样利用图5所示的栅极驱动单元42。在晶体管由开启到关闭的时间相对可以忽略时，由于，因此第一时钟信号CLK1与第四时钟信号CLK4可以具有相同的时脉，由于在晶体管导通及断开的时间可以忽略的情况下，第四时钟信号CLK4一变成高电平时，第八晶体管T8即可使下拉单元54中的第五晶体管T5与第六晶体管T6将本级级联信号输出端VCN及输出端OUT的电平保持在低电平，即第四时钟信号CLK4不需要提前在第一时钟信号CLK1达到下一个高电平脉冲前输出高电平信号，来避免因晶体管导通与断开的时间延迟造成本级级联信号输出端VCN及输出端OUT来不及在下一级栅极驱动单元开始启动(即下一次第一时钟信号CLK1输出高电平脉冲时)维持下拉在低电平，造成输出信号错误。

请参照图11为本发明第三实施例的栅极驱动单元时序图，第三实施例同样利用图5所示的栅极驱动单元42。第三实例中的栅极驱动电路时序应用于电路负载很小、对下拉速度要求不高的情况下，可以使本级输出端和内部节点Q同时放电，此时第四时钟信号端CLK4的高电平只需比第二时钟信号端CLK2的时钟高电平延迟一个脉冲宽度，便可使栅极驱动电路正常运作。

图12为本发明第四实施例的栅极驱动单元。第四实施例的栅极驱动单元同样用于图4中所示的栅极驱动电路40。第四实施例的栅极驱动单元44具有与第一实施例的栅极驱动单元42相同的输入单元50、驱动单元52、下拉单元54、下拉控制单元56以及复位单元58。与第一实施例的栅极驱动单元42不同的是，第二实施例的栅极驱动单元44中，下拉单元54中的第四晶体管T4的栅极与内部节点QB连接(即第四晶体管T4的栅极与下拉控单元56连接)，下拉控制单元56中的第八晶体管T8与第九晶体管T9的源极接入第三时钟信号CLK3。第四实施例的栅极驱动单元44适用于电路负载小的显示面板中，内部节点QB的高电平信号只晚于第二时钟信号CLK2几个时脉，可视为几乎同时，因此不需额外的第三时钟信号CLK3，相较于第一实施例的栅极驱动单元42所需的时钟信号较少。图13为本发明第五实施例的栅极驱动单元。第五实施例的栅极驱动单元同样用于图4中所示的栅极驱动电路40。第五实施例的栅极驱动单元46具有与第一实施例的栅极驱动单元42相同的输入单元50、驱动单元52、下拉单元54、下拉控制单元56以及复位单元58。与第一实施例不同的是，下拉控制单元56还包括第十晶体管T10与第十一晶体管T11，第十晶体管T10与第十一晶体管T11的源极接入第四时钟信号CLK4，第十晶体管T10的漏极与第十一晶体管T11的漏极相连，第十晶体管T10的栅极连接至第八晶体管T8漏极与第九晶体管T9漏极之间的节点，第十一晶体管T11的栅极连接至节点Q。第五实施例的栅极驱动单元46可进一步防止下拉控制单元56中的晶体管因负阈值电压造成漏电使得误触发下拉单元54中的第五晶体管T5与第六晶体管T6导通，使本级级联信号输出端VCN与输出端OUT的电平在电平维持阶段以外的时间被下拉，造成输出的信号错误。

本发明实施例的栅极驱动电路中控制电路上拉模块和下拉模块与同一时钟信号端相连，因此上拉单元和下拉单元之间不存在电压差，工作过程中不会有电流在上拉单元和下拉单元通路，内部节点QB的电位可以被完全拉至低电平或高电平，从而提高电路速度并减小功耗。当栅极驱动电路中存在耗尽型晶体管时，即使晶体管出现负阈值特性时，也不会有漏电现象，可以减少漏电产生的功耗，并加强栅极驱动电路在负阈值区的性能。

本发明实施例的栅极驱动电路结构简单，利用低电平不同的时钟信号和两个不同的低电位电源，利用电压反偏来避免漏电，所用晶体管数量较少，结构更加简单，占用面积小，且根据不同的使用情况，可以采用M相时钟信号控制(M为大于或者等于2的整数)，使得本发明实施例的栅极驱动电路应用范围更广。当M较小时，更加有利于窄边框的实现。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种栅极驱动单元，其特征在于，包括：

输入单元，具有第一晶体管，所述第一晶体管的源极接入输入信号，所述第一晶体管的栅极接入第一时钟信号；

驱动单元，具有第二晶体管与第三晶体管，所述第二晶体管的源极与所述第三晶体管的源极接入第二时钟信号，所述第二晶体管的栅极与所述第三晶体管的栅极连接至所述第一晶体管的漏极，所述第二晶体管的漏极连接至本级级联信号输出端，所述第二晶体管的漏极连接至输出端；

下拉单元，具有第四晶体管、第五晶体管、第六晶体管与第七晶体管，所述第四晶体管的源极与所述第一晶体管的漏极相连，所述第五晶体管的源极与所述第四晶体管的漏极相连，所述第六晶体管的源极与所述第七晶体管的源极连接至所述输出端，所述第五晶体管的漏极连接第一参考低电平，所述第六晶体管的漏极与所述第七晶体管的漏极连接第二参考低电平，所述第七晶体管的栅极连接级联复位信号；以及

下拉控制单元，具有第八晶体管与第九晶体管，所述第八晶体管的栅极与所述第八晶体管的源极短接，所述第九晶体管的栅极连接至所述第一晶体管的漏极，所述第八晶体管的漏极与所述第九晶体管的漏栅连接。

2.根据权利要求1所述的栅极驱动单元，其特征在于，所述第四晶体管的栅极连接至第三时钟信号。

3.根据权利要求1所述的栅极驱动单元，其特征在于，所述第四晶体管的栅极连接至所述下拉控制单元。

4.根据权利要求2所述的栅极驱动单元，其特征在于，所述第八晶体管的源极与所述第九晶体管的源极接入第四时钟信号，所述第一时钟信号、所述第二时钟信号以及所述第四时钟信号依序输出高电平。

5.根据权利要求1所述的栅极驱动单元，其特征在于，所述栅极驱动单元还包括复位单元，所述复位单元包括复位晶体管，所述复位晶体管的源极连接至所述第一晶体管的漏极，所述复位晶体管的栅极外接控制信号，所述复位晶体管的漏极连接所述第二参考低电平，当所述控制信号为高电平时，所述复位晶体管将第一晶体管的漏极下拉至所述第二参考低电平。

6.一种栅极驱动方法，其特征在于，包括预充阶段、驱动阶段、下接阶段与电平维持阶段，所述栅极驱动方法包括：

在所述预充阶段中，当第一时钟信号为高电平时，第一晶体管的源极将所接入的输入信号导通至所述第一晶体管的漏极；

在所述驱动阶段中，当第二时钟信号为高电平时，第二晶体管的栅极与第三晶体管的栅极接入所述第一晶体管的漏极所传输的所述输入信号，所述第二晶体管的源极将所述第二时钟信号导通至本级级联信号输出端，第三晶体管的源极将所述第二时钟信号导通至输出端，

第四晶体管导通时将所述第一晶体管的漏极所传输的所述输入信号传送到本级级联信号输出端；

在所述下拉阶段中，第五晶体管与第六晶体管截止，所述第五晶体管的源极连接所述本级级联信号输出端，所述第六晶体管的源极连接所述输出端，所述第五晶体管的漏极连接第一参考低电平，所述第六晶体管的漏极连接第二参考低电平，第七晶体管的源极连接所述输出端，所述第七晶体管的漏极连接所述第二参考低电平，当所述第七晶体管的栅极接收高电平信号时，所述第七晶体管将所述输出端的电压下拉至所述第二参考低电平；

在所述电平维持阶段中，第八晶体管的栅极与所述第八晶体管的源极短接，所述第八晶体管的栅极接入高电平时，所述第五晶体管的栅极与所述第六晶体管的栅极接入所述第八晶体管的漏极所传送的高电平，所述第五晶体管将所述本级级联信号输出端的电平下拉至所述第一参考低电平，所述第六晶体管将所述输出端的电平下拉至所述第二参考低电平。

7.根据权利要求6所述的栅极驱动方法，其特征在于，所述第四晶体管的栅极连接第三时钟信号。

8.根据权利要求6所述的栅极驱动方法，其特征在于，所述第四晶体管的栅极连接所述第八晶体管的漏极。

9.根据权利要求7所述的栅极驱动方法，其特征在于，所述第八晶体管的源极接入第四时钟信号，所述第一时钟信号、所述第二时钟信号以及所述第四时钟信号依序输出高电平。

10.根据权利要求6所述的栅极驱动方法，其特征在于，将复位晶体管的栅极连拉所述第一晶体管的漏极，所述复位晶体管的漏极连接所述第二参考低电平，当所述复位晶体管的栅极接入高电平信号时，所述复位晶体管将所述第一晶体管的漏极电平下拉至所述第二参考低电平。