CN110543379A - 电路装置、电子设备和移动体 - Google Patents

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Abstract

电路装置、电子设备和移动体。能够防止由于刷新动作的异常引起的电路装置的错误动作等。电路装置(10)包含：寄存器(30)；访问控制电路(20)，其进行针对非易失性存储器(70)的访问控制，将非易失性存储器(70)所存储的电路装置(10)的设定数据加载到寄存器(30)中；以及错误检测电路(40)。访问控制电路(20)进行将非易失性存储器70所存储的设定数据重新加载到寄存器(30)中的刷新动作。错误检测电路(40)从寄存器(30)读出重新加载到寄存器(30)的比较用数据，对所读出的比较用数据与比较用数据的期望值进行比较，根据比较结果进行访问控制的错误检测。

Description

电路装置、电子设备和移动体
技术领域
本发明涉及电路装置、电子设备和移动体等。
背景技术
作为进行异常检测的电路装置的现有技术，例如，存在专利文献1所公开的技术。在专利文献1的电路装置中，检测异常的检测电路具有：基准保持电路，其保持基准数据；等效保持电路，其保持与基准数据实质上相等的等效数据；以及比较电路，其对基准数据与等效数据进行比较。而且，检测电路根据比较电路的比较结果，生成表示基准数据是否异常的检测信号。具体而言，在专利文献1的电路装置中，将从外部的处理装置经由系统接口电路输入的基准数据保持到基准保持电路中，对该基准数据与等效数据进行比较，由此，进行异常检测。
专利文献1：日本特开2010-127829号公报
在这样的电路装置中，进行将外部的非易失性存储器所存储的数据写入寄存器中的刷新动作。该刷新动作由进行针对非易失性存储器的访问控制的访问控制电路实现。但是，当非易失性存储器、访问控制电路发生故障、或者进行访问控制的信号线产生断线等连接不良时，无法正常地执行刷新动作，导致电路装置的错误动作等。
发明内容
本发明的一个方式涉及电路装置，其包含：寄存器；访问控制电路，其进行针对非易失性存储器的访问控制，将所述非易失性存储器所存储的电路装置的设定数据加载到所述寄存器中；以及错误检测电路，所述访问控制电路进行将所述非易失性存储器所存储的所述设定数据重新加载到所述寄存器中的刷新动作，所述错误检测电路从所述寄存器读出重新加载到所述寄存器的比较用数据，对所读出的所述比较用数据与所述比较用数据的期望值进行比较，根据比较结果进行所述访问控制的错误检测。
此外，在本发明的一个方式中，也可以是，在检测出所述访问控制的错误时，所述访问控制电路停止所述刷新动作。
此外，在本发明的一个方式中，也可以是，所述电路装置包含：接口电路，其输入外部器件输出的外部器件设定数据；以及选择器，其选择所述访问控制电路从所述非易失性存储器读出的所述设定数据和输入到所述接口电路的所述外部器件设定数据中的任意一个，输出到所述寄存器，在检测出所述访问控制的错误时，所述选择器选择输入到所述接口电路的所述外部器件设定数据。
此外，在本发明的一个方式中，也可以是，所述电路装置包含错误输出端子，该错误输出端子将错误检测信号输出到所述外部器件，所述寄存器存储错误状态信息，所述接口电路将所述错误状态信息输出到所述外部器件。
此外，在本发明的一个方式中，也可以是，所述比较用数据是与对所述非易失性存储器写入所述设定数据的写入次数对应地设定为不同的值的数据。
此外，在本发明的一个方式中，也可以是，所述错误检测电路在判定为所述比较用数据和所述比较用数据的期望值多次不一致的情况下，判断为产生了所述访问控制的错误。
此外，在本发明的一个方式中，也可以是，所述非易失性存储器存储第1比较用数据作为所述比较用数据，存储第1设定数据～第k设定数据作为所述设定数据，k为2以上的整数，所述访问控制电路在所述刷新动作中，将所述第1比较用数据从所述非易失性存储器重新加载到所述寄存器中，在重新加载所述第1比较用数据之后，将所述第1设定数据～所述第k设定数据从所述非易失性存储器重新加载到所述寄存器中，所述错误检测电路对重新加载到所述寄存器中的所述第1比较用数据与所述第1比较用数据的期望值进行比较。
此外，在本发明的一个方式中，也可以是，所述非易失性存储器存储第2比较用数据，所述访问控制电路在所述刷新动作中，在重新加载所述第1设定数据～所述第k设定数据之后，将所述第2比较用数据从所述非易失性存储器重新加载到所述寄存器中，所述错误检测电路对重新加载到所述寄存器中的所述第2比较用数据与所述第2比较用数据的期望值进行比较。
此外，在本发明的一个方式中，也可以是，所述非易失性存储器存储第1数据以及值与所述第1数据不同的第2数据作为所述比较用数据，所述访问控制电路在作为所述刷新动作的第1刷新动作中，将所述第1数据从所述非易失性存储器重新加载到所述寄存器中，在所述第1刷新动作之后的第2刷新动作中，将所述第2数据从所述非易失性存储器重新加载到所述寄存器中，在将所述第1数据重新加载到所述寄存器中时，所述错误检测电路对所述第1数据与所述第1数据的期望值进行比较，在将所述第2数据重新加载到所述寄存器中时，所述错误检测电路对所述第2数据与所述第2数据的期望值进行比较。
此外，在本发明的一个方式中，也可以是，所述电路装置包含驱动电路，该驱动电路对电光面板进行驱动，所述设定数据包含所述电光面板的驱动用的设定数据。
此外，本发明的其他方式涉及电子设备，该电子设备包含上述的电路装置。
此外，本发明的其他方式涉及移动体，该移动体包含上述的电路装置。
附图说明
图1是本实施方式的电路装置的结构例。
图2是本实施方式的电路装置的详细结构例。
图3是本实施方式的电路装置应用到显示驱动器的应用例。
图4是比较用数据的一例。
图5是本实施方式的电路装置的动作说明图。
图6是本实施方式的电路装置的动作说明图。
图7是错误检测方法的变形例的说明图。
图8是错误检测方法的变形例的说明图。
图9是本实施方式的电子设备的结构例。
图10是本实施方式的移动体的结构例。
标号说明
ERR：错误检测信号；TFR：错误输出端子；TIF：接口用的端子；10：电路装置；20：访问控制电路；30：寄存器；32：命令寄存器；34：状态寄存器；36：选择器；40：错误检测电路；50：接口电路；60：控制电路；70：非易失性存储器；82：数据驱动器；84：扫描驱动器；86：D/A转换电路；88：灰度电压生成电路；100：外部器件；110：显示控制器；150：电光面板；160：电光装置；206：汽车；207：车体；209：车轮；210：控制装置；220：显示装置；300：电子设备；310：处理装置；320：存储器；330：操作接口；340：通信接口。
具体实施方式
下面，详细说明本发明的优选实施方式。另外，以下说明的本实施方式并非对权利要求书中记载的本发明的内容进行不当限定，在本实施方式中说明的所有结构作为本发明的解决手段不是必需的。
1.电路装置
图1示出本实施方式的电路装置10的结构例。作为集成电路装置(IC)的电路装置10包含访问控制电路20、寄存器30和错误检测电路40。此外，电路装置10也可以包含接口电路50和非易失性存储器70。另外，非易失性存储器70也可以是设置于电路装置10的外部的外部存储器。
寄存器30存储各种数据，例如，可以由触发电路或RAM(Random access memory)等实现。访问控制电路20是进行针对非易失性存储器70的访问控制的电路。访问控制是来自非易失性存储器70的数据的读出控制、向非易失性存储器70写入数据的写入控制等。具体而言，访问控制电路20进行将非易失性存储器70所存储的电路装置10的设定数据加载到寄存器30中的控制。例如，在电路装置10接通电源时，访问控制电路20读出非易失性存储器70所存储的设定数据，进行写入寄存器30中的加载动作。设定数据是用于设定电路装置10的动作、状态的数据。例如，设定数据是对电路装置10的动作进行指示的命令的设定数据，且是写入后述的图2的命令寄存器32中的数据等。例如，设定数据可以包含设定电路装置10具有的电路块的动作序列、动作参数的数据。具体而言，设定数据可以包含接通电源之后指示电路块如何进行动作的动作序列的数据、对电路块发出的命令的设定数据、设定电路块生成的电压、电流的值的数据等。
错误检测电路40是进行电路装置10的错误检测的电路，检测电路装置10的异常状态等故障状态。具体而言，错误检测电路40进行非易失性存储器70的访问控制的错误检测。访问控制的错误检测用于对访问控制电路20的访问控制是否存在异常进行检测。访问控制的错误例如为自动刷新的故障。自动刷新的故障处于由于进行自动刷新的访问控制电路20、非易失性存储器70的故障、访问控制的信号线的断线等连接不良而无法将作为来自非易失性存储器70的设定数据的寄存器值定期地重新加载到寄存器30中的状态。错误检测电路40检测作为这样的访问控制的错误的自动刷新的故障。
接口电路50是进行与外部器件100的通信的接口处理的电路。接口电路50例如可以由SPI(Serial Peripheral Interface)、I2C(Inter-Integrated Circuit)等串行接口电路实现。或者，接口电路50也可以由使用被称作LVDS(Low voltage differentialsignaling)的差动信号的电路实现。来自外部器件100的数据经由接口电路50从外部器件100输入到电路装置10。向外部器件100发送的数据经由接口电路50从电路装置10输出到外部器件100。外部器件100是后述的图3的显示控制器110等，例如为作为主机的MPU(Micro-Processor Unit)等。接口电路50例如实现与外部器件100之间的MPU接口。
非易失性存储器70是非易失性的存储装置，是即使不被供给电源也能够保持并存储数据的装置。非易失性存储器70具有多个字线、多个位线和多个存储器单元。访问控制电路20也可以包含：字线选择电路，其选择字线；读出控制电路，其进行来自存储器单元的数据的读出控制；以及写入控制电路，其包含对存储器单元写入数据的写入控制。读出控制电路包含与位线连接的读出放大器。访问控制电路20通过进行字线的选择动作，将对应于与字线连接的存储器单元所存储的数据的信号输出到位线。非易失性存储器70例如为OTP(One Time Programmable)的器件。作为非易失性存储器70，例如可以使用FAMOS(Floatinggate Avalanche injection MOS)等。FAMOS为通过雪崩注入将电荷蓄积到浮栅的方式的存储器。或者，非易失性存储器70也可以为能够进行数据的电擦除的EEPROM(ElectricallyErasable Programmable Read-Only Memory)。或者，非易失性存储器70也可以为使用熔丝单元的存储器。在该类型的存储器中，作为存储器单元的熔丝单元包含电阻元件、以及与电阻元件串联连接的选择器元件。选择器元件例如为PN结的二极管。但是，选择器元件也可以为MOS的晶体管。例如，电阻元件的一端与位线连接，电阻元件的另一端与二极管的阴极连接。二极管的阴极与字线连接。作为熔丝元件发挥功能的电阻元件为电阻值可变的可编程电阻。例如，电阻元件具有电阻值较高的多晶电阻(poly resistor)、以及形成于多晶电阻的上层且电阻值较低的硅化物。而且，通过在硅化物中流过大电流而使硅化物熔断，使电阻元件的电阻值从较低的电阻值变化到较高的电阻值，由此，使作为存储器单元的熔丝单元存储数据。
如上所述，本实施方式的电路装置10包含：寄存器30；访问控制电路20，其进行针对非易失性存储器70的访问控制，将非易失性存储器70所存储的电路装置10的设定数据加载到寄存器30中；以及错误检测电路40。访问控制电路20例如进行将非易失性存储器70所存储的设定数据加载到寄存器30中的动作作为对电路装置10接通电源之后的初始动作。例如，在电路装置10或包含电路装置10的图9的电子设备300、电光装置160的产品的检查、出厂时，在非易失性存储器70中写入设定数据。在采用使用上述的熔丝单元的非易失性存储器70的情况下，在产品的检查、出厂时，进行熔丝元件的熔断。
访问控制电路20进行将非易失性存储器70所存储的设定数据重新加载到寄存器30中的刷新动作。即，在以上述的方式加载设定数据之后，再次进行将设定数据加载到寄存器30中的刷新动作。刷新动作是如下动作：对加载有设定数据的寄存器30进行再次加载设定数据的重新加载动作，覆盖设定数据而进行刷新。例如，定期地进行刷新动作的自动刷新为如下的机构：即使在由于突发的外来噪声、电源变动等而改写了寄存器30的寄存器值的情况下，定期地从非易失性存储器70重新加载寄存器值，始终以正常的状态进行动作。以显示驱动器的电路装置10为例，按照1次或多次的垂直同步期间进行刷新动作。或者，也可以实施不定期地进行刷新动作的变形。例如，访问控制电路20也可以根据来自外部器件100的指示进行刷新动作。
而且，错误检测电路40从寄存器30读出重新加载到寄存器30中的比较用数据。而且，错误检测电路40对所读出的比较用数据与比较用数据的期望值进行比较，根据比较结果进行访问控制的错误检测。这里，期望值作为具有与比较用数据相同的值的固定数据保持在错误检测电路40中。具体而言，错误检测电路40进行比较用数据与期望值的一致判定，在两者一致的情况下，判断为访问控制正常，在两者不一致的情况下，判断为访问控制产生了错误。例如，比较用数据的期望值保持在错误检测电路40中。例如，以即使不供给电源也不会消失的保持方式保持期望值。具体而言，能够使用错误检测电路40内的组合电路保持期望值。该组合电路例如可以由被称作EXOR的“异或”电路等实现。例如，在期望值为i位(i为1以上的整数)的数据的情况下，该组合电路可以包含多个“异或”电路，多个“异或”电路的各“异或”电路与期望值的数据的各位对应地设置。而且，各“异或”电路的第1输入设定为与期望值的数据的各位的逻辑电平对应的电压电平即L电平或H电平。而且，针对各“异或”电路的第2输入，输入与从寄存器30读出的设定数据的各位的逻辑电平对应的电压电平。而且，错误检测电路40根据这些“异或”电路的输出信号，判断比较用数据与期望值是否一致，在一致的情况下，判断为访问控制正常。另一方面，在比较用数据与期望值不一致的情况下，判断为访问控制存在错误。例如，错误检测电路40在检测出访问控制存在错误的情况下，生成错误检测信号ERR。该错误检测信号ERR例如经由接口电路50通知给外部器件100。由此，外部器件100能够检测出访问控制电路20对非易失性存储器70的访问控制产生了错误。
在本实施方式中，进行将电路装置10的设定数据从非易失性存储器70重新加载到寄存器30中的刷新动作。因此，在由于外来噪声、电源变动等而产生了改写寄存器30的寄存器值的数据损坏的情况下，也通过进行刷新动作，能够将寄存器30的寄存器值刷新为适当的值。但是，有时非易失性存储器70、访问控制电路20等电路块发生故障，或者，非易失性存储器70与访问控制电路20之间的信号线、访问控制电路20与寄存器30之间的信号线发生断线等连接不良。当发生这样的故障或连接不良时，即使进行刷新动作，也无法将寄存器30的寄存器值刷新为适当的值。因此，在根据从寄存器30读出的设定数据使电路装置10进行动作的情况下，会导致错误动作等不良情况。
关于此点，在本实施方式中，错误检测电路40对重新加载到寄存器30中的比较用数据与该比较用数据的期望值进行比较，根据比较结果进行访问控制的错误检测。因此，在非易失性存储器70、访问控制电路20等产生故障、或者信号线产生断线等连接不良的情况下，能够检测由于这些故障、连接不良引起的访问控制的错误。然后，通过使用例如错误检测信号ERR等将检测出该访问控制的错误的情况通知给外部器件100，能够适当地应对这样的访问控制。
此外，访问控制电路20在检测出访问控制的错误时，停止刷新动作。例如，当检测出错误检测电路40的访问控制的错误时，访问控制电路20停止从非易失性存储器70读出设定数据并重新加载到寄存器30中的刷新动作。这样，在由错误检测电路40检测出访问控制的错误之后，不进行寄存器30的刷新动作。因此，能够防止如下情形：由于非易失性存储器70等的故障、信号线的连接不良而将错误的设定数据重新加载到寄存器30中，电路装置10根据该错误的设定数据进行错误动作。另外，刷新动作的停止也可以通过将来自错误检测电路40的错误检测信号输入到访问控制电路20来实现。例如，在错误检测信号成为有效的情况下，访问控制电路20停止刷新动作。或者，也可以如后述的图2那样，选择器36通过不选择来自访问控制电路20的设定数据，停止刷新动作。或者，也可以在外部器件100检测出错误检测信号ERR的情况下，从外部器件100经由接口电路50将刷新动作停止的命令发送到访问控制电路20。
图2示出本实施方式的电路装置10的详细结构例。图2的电路装置10包含：接口电路50，其输入作为外部器件100所输出的外部器件设定数据的设定数据DATEX；以及选择器36。设定数据DATEX是用于供外部器件100设定电路装置10的动作、状态的数据。选择器36选择访问控制电路20从非易失性存储器70读出的设定数据DATAC和输入接口电路50中的作为外部器件设定数据的设定数据DATAEX中的任意一个，输出到寄存器30。以这样的方式由选择器36选择出的设定数据被写入并存储到寄存器30中。例如，寄存器30具有命令寄存器32和状态寄存器34，由选择器36选择出的设定数据被写入命令寄存器32中。电路装置10根据写入命令寄存器32中的设定数据进行动作。例如，写入命令寄存器32中的设定数据可以包含指示命令的种类的数据、或命令的参数的数据等。
而且，选择器36在检测出访问控制的错误时，选择作为输入到接口电路50中的外部器件设定数据的设定数据DATEX。即，选择器36选择从外部器件100经由接口电路50而输入的设定数据DATEX并输出到寄存器30，寄存器30存储所选择的设定数据DATEX。另一方面，在未检测出访问控制的错误时，选择器36选择来自访问控制电路20的设定数据DATAC。即，选择器36选择由访问控制电路20从非易失性存储器70读出的设定数据DATAC，并输出到寄存器30，寄存器30存储所选择的设定数据DATAC。例如，接口电路50根据错误检测电路40中的错误的检测结果，输出切换信号SSW。而且，选择器36在切换信号SSW无效时，选择来自访问控制电路20的设定数据DATAC。另一方面，在错误检测电路40检测出错误而切换信号SSW成为有效时，选择器36选择从外部器件100输入到接口电路50中的设定数据DATEX。
例如，接口电路50经由作为电路装置10的焊盘的接口用端子TIF与外部器件100电连接。这些接口用端子TIF例如为SPI、I2C的端子。而且，外部器件100能够经由该接口用端子TIF，通过例如SPI、I2C的接口处理访问寄存器30。例如，外部器件100能够将设定数据DATEX写入命令寄存器32中，从状态寄存器34读出电路装置10的状态信息。
而且，在本实施方式中，在产生了访问控制的错误时，访问控制电路20进行将来自非易失性存储器70的设定数据DATAC经由选择器36而写入寄存器30中的刷新动作。另一方面，当检测出访问控制的错误时，外部器件100将设定数据DATEX经由选择器36写入寄存器30中，由此，由外部器件100进行寄存器30的刷新动作。即，从访问控制电路20的自动刷新的动作切换到由MPU等实现的外部器件100的刷新动作。这样，在检测出访问控制的错误的情况下，也能够继续定期地刷新寄存器30的寄存器值的动作。因此，能够有效地防止由于外来噪声等而改写了寄存器30的寄存器值所引起的电路装置10的错误动作。
此外，电路装置10包含错误输出端子TER，该错误输出端子TER将错误检测信号ERR输出到外部器件100。错误输出端子TER为电路装置10的焊盘。通过设置这样的错误输出端子TER，能够将产生了访问控制等的错误通知给外部器件100。而且，寄存器30存储访问控制等的错误状态信息。具体而言，状态寄存器34存储错误状态信息。而且，接口电路50将错误状态信息输出到外部器件100。
具体而言，借助错误输出端子TER而被通知了产生错误的外部器件100经由接口电路50访问寄存器30。例如，外部器件100发出错误状态信息的读命令，从状态寄存器34读出错误状态信息。由此，外部器件100能够确认产生了访问控制的错误。而且，外部器件100经由接口电路50、选择器36而访问寄存器30，将设定数据DATEX写入寄存器30。例如，外部器件100发出写入命令，将设定数据DATEX写入寄存器30。由此，替代访问控制电路20，实现外部器件100对寄存器30的刷新动作。即，当检测出自动刷新的故障时，切换到基于外部器件100的写入命令的发出的定期刷新动作。
另外，错误检测电路40能够进行访问控制以外的错误检测。例如，进行非易失性存储器70、访问控制电路20以外的电路块的故障检测。或者，错误检测电路40检测内部逻辑电路的状态异常、RGB同步信号的异常检测、显示打开的设定寄存器或显示关闭的设定寄存器的异常。或者，错误检测电路40检测各种信号线的连接不良、电源电压的异常。而且，错误检测电路40在这样多个错误原因之一中检测出错误的情况下，使错误检测信号ERR有效。而且，错误检测电路40将用于识别所产生的错误原因的信息写入状态寄存器34。例如，将与所产生的错误原因对应的错误标志设置为“1”并写入状态寄存器34。由此，经由接口电路50而访问寄存器30的外部器件100可以判断所产生的错误是由于何种错误原因引起的。而且，在判断为错误原因是非易失性存储器70的访问控制的错误的情况下，外部器件100执行替代访问控制电路20而将设定数据DATEX写入寄存器30中的刷新动作。
图3示出应用到本实施方式的电路装置10的显示驱动器的应用例。在图3中，电路装置10包含对电光面板150进行驱动的驱动电路80。此外，电路装置10可以包含电源电路62。由作为显示驱动器的电路装置10和电光面板150构成电光装置160。在该情况下，写入寄存器30中的设定数据包含电光面板150的驱动用设定数据。即，包含用于进行电光面板150的驱动动作的设定数据。这里，电光面板150的驱动用设定数据例如包含电光面板150的数据线、扫描线的行数、像素数的信息。此外，驱动用设定数据可以包含用于设定电光面板150的驱动定时或控制方式的数据、灰度电压的伽马特性设定用的数据、电源电路62生成的电源电压的设定数据等。电源电压的设定数据为作为源极电压的数据电压、作为栅极电压的扫描电压的设定数据等。
电光面板150是用于显示图像的面板，例如，可以由液晶面板、有机EL面板等实现。作为液晶面板，可以采用使用薄膜晶体管(TFT)等开关元件的有源矩阵方式的面板。具体而言，作为电光面板150的显示面板具有多个像素。例如，具有矩阵状地配置的多个像素。此外，电光面板150具有：多个数据线；以及布置在与多个数据线交叉的方向上的多个扫描线。而且，在各数据线与各扫描线交叉的区域中设置有多个像素的各像素。此外，在有源矩阵方式的面板的情况下，在各像素的区域中设置有薄膜晶体管等开关元件。而且，电光面板150通过使各像素的区域中的电光元件的光学特性发生变化，实现显示动作。电光元件为液晶元件、EL元件等。另外，在有机EL面板的情况下，在各像素的区域设置有用于对EL元件进行电流驱动的像素电路。
电路装置10包含控制电路60。控制电路60为逻辑电路，是由例如门阵列等自动配置布线而实现的电路。控制电路60包含访问控制电路20、寄存器30、错误检测电路40。此外，控制电路60进行电光面板150的显示控制、电路装置10内的各电路块的控制等。
驱动电路80包含数据驱动器82、扫描驱动器84、D/A转换电路86、灰度电压生成电路88。数据驱动器82对电光面板150的数据线进行驱动。数据线例如为源极线。具体而言，数据驱动器82通过将与显示数据对应的数据信号SQ1～SQn(n为2以上的整数)输出到电光面板150的数据线，对电光面板150进行驱动。数据信号例如为数据电压。例如，数据驱动器82具有多个放大电路，这些放大电路将数据信号SQ1～SQn输出到电光面板150的数据线。也可以是，在电光面板150上设置用于解复用的开关元件，数据驱动器82的各放大电路以时分的方式输出与电光面板150的多个数据线对应的数据信号。扫描驱动器84输出扫描信号CQ1～CQm(m为2以上的整数)，对电光面板150的扫描线进行驱动。扫描线例如为门线。具体而言，扫描驱动器84在选择多个扫描线的各扫描线时，对与该扫描线对应的扫描信号输出选择电压。另外，例如，也可以如用于从电光面板150的左侧输入扫描信号的第1扫描驱动器和用于从电光面板150的右侧输入扫描信号的第2扫描驱动器那样设置多个扫描驱动器。或者，还可以实施在驱动电路80上设置数据驱动器82且不设置扫描驱动器84的变形。
作为伽马电路的灰度电压生成电路88生成多个灰度电压并供给到D/A转换电路86。D/A转换电路86与数据驱动器82的多个放大电路对应地包含多个D/A转换器。而且，D/A转换电路86从来自灰度电压生成电路88的多个灰度电压中选择与来自控制电路60的显示数据对应的灰度电压，输出到数据驱动器82。数据驱动器82将选择出的灰度电压作为数据电压输出到各数据线。即，将作为数据信号的数据电压输出到各数据线。
此外，在图3中，作为图1、图2的外部器件100，设置有显示控制器110。显示控制器110可以由进行显示控制的专用ASIC(Application Specific Integrated Circuits)实现，也可以由MPU等处理器实现。
根据图3的电路装置10，可以实现用于显示驱动器的显示动作的设定值即设定数据的刷新动作。而且，在由于非易失性存储器70、访问控制电路20的故障、信号线的连接不良等未能适当地执行刷新动作的情况下，错误检测电路40检测刷新动作的错误，使用错误检测信号ERR通知给显示控制器110。然后，显示控制器110通过访问寄存器30，确认产生了刷新动作的错误。然后，显示控制器110替代访问控制电路20的自动刷新动作，执行将命令的设定数据写入寄存器30中的刷新动作。由此，在产生了刷新动作的错误的情况下，也能够继续进行刷新动作，从而继续电路装置10对电光面板150的驱动。另外，本实施方式的电路装置10也可以为振荡器用的电路装置、陀螺仪传感器、加速度传感器等传感器用的电路装置、或者USB等通信接口用的电路装置。
图4示出在错误检测电路40中使用的比较用数据的一例。在本实施方式中使用的比较用数据例如为与对非易失性存储器70写入设定数据的次数对应地设定为不同的值的数据。具体而言，在图4中，使用内存库ID作为比较用数据。例如，在非易失性存储器70中未写入有设定数据的状态下，内存库ID设定为作为初始值的00h。另一方面，在对非易失性存储器70写入了1次的设定数据的情况下，内存库ID设定为表示内存库1的81h。在对非易失性存储器70写入了2次的设定数据的情况下，内存库ID设定为表示内存库2的C3h，在对非易失性存储器70写入了3次的设定数据的情况下，内存库ID设定为表示内存库3的E7h。这样，作为比较用数据的内存库ID与对非易失性存储器70写入设定数据的次数对应地设定为不同的值。
内存库ID为用于指定非易失性存储器70中的写入有设定数据的存储区域的地址的数据。该内存库ID例如写入与设定数据的存储区域不同的内存库ID区域中。而且，在产品的检查、出厂时，每当进行针对非易失性存储器70的设定数据的写入时，对内存库ID进行更新。由此，如图4所示，内存库ID的值与对非易失性存储器70写入设定数据的次数对应地更新并发生变化。访问控制电路20通过从非易失性存储器70读出该内存库ID，判別写入有设定数据的存储区域，从该存储区域读出设定数据并写入寄存器30。这时，关于这时的内存库ID，也写入寄存器30中。因此，在刷新动作时，将内存库ID与设定数据一起重新加载到寄存器30。
而且，如图4所示，内存库ID为与对非易失性存储器70写入设定数据的次数对应地唯一确定其值的数据。因此，错误检测电路40通过对作为比较用数据的内存库ID与该期望值进行比较，能够检测访问控制的错误。例如，在作为重新加载到寄存器30中的比较用数据的内存库ID与例如81h、C3h、E7h均不一致的情况下，错误检测电路40判断为产生了访问控制的错误。然后，使错误检测信号ERR有效。另一方面，在重新加载到寄存器30中的内存库ID与例如81h、C3h、E7h中的任意1个一致的情况下，访问控制电路20判断为未产生访问控制的错误。在该情况下，使错误检测信号ERR保持无效。这样，能够有效利用来自非易失性存储器70的设定数据的读出控制使用的内存库ID，从而实现将内存库ID作为比较用数据的错误检测。
接着，使用图5的信号波形图，说明本实施方式的电路装置10的详细动作。信号VSYNC是按照每个垂直同步期间而有效的信号。在本实施方式中，按照4次的垂直同步期间进行刷新动作。由此，能够在接通电源之后定期地对寄存器30的寄存器值进行刷新。信号REFEND为表示刷新动作已结束的信号。即，信号REFEND为表示自动刷新结束的信号。RDBKID[7：0]是作为重新加载到寄存器30的比较用数据的内存库ID。
当刷新动作结束时，如图5的A1所示，帧计数器的计数值CNTVS[1：0]被复位为0。帧计数器为按照每个垂直同步期间对计数值进行递增计数的计数器。在本实施方式中，按照4次的垂直同步期间进行刷新动作，因此，计数值CNTVS[1：0]在以0、1、2、3的方式递增计数之后被复位为0。错误检测电路40在计数值CNTVS[1：0]为1、2时，将寄存器30的内存库ID作为BKID[7：0]读出，复制到内部寄存器中。而且，错误检测电路40进行作为比较用数据的BKID[7：0]与期望值是否一致的比较处理。如图4所说明的那样，期望值为81h、C3h、E7h。而且，在作为比较用数据的BKID[7：0]与期望值不一致的情况下，将信号CPNG设定为H电平，在一致的情况下设定为L电平。
信号STBCP为在计数值CNTVS[1：0]为1且信号VSYNC为有效的情况下成为有效的比较用选通信号。CNTERR[2：0]为设置于错误检测电路40的比较用计数器的计数值。在图5的A2中，在信号STBCP的下降定时，BKID[7：0]＝00h与期望值(81h、C3h、E7h)不一致，信号CPNG为H电平，因此，比较用计数器的计数值CNTERR[2：0]递增计数为1。另一方面，在A3中，在信号STBCP的下降定时，BKID[7：0]与期望值一致，信号CPNG为L电平，因此，计数值CNTERR[2：0]复位为0。然后，在图5的A4、A5、A6、A7中，BKID[7：0]与期望值不一致，因此，对计数值CNTERR[2：0]进行递增计数。而且，在A8中，计数值CNTERR[2：0]达到5，因此，错误检测电路40将错误检测信号ERR设定为作为有效电平的H电平并输出。这样，错误检测电路40在比较用数据与期望值多次不一致的情况下，判断为产生了访问控制的错误。
这样，错误检测电路40在判定为比较用数据和比较用数据的期望值多次不一致的情况下，判断为产生了访问控制的错误。这样，在由于噪声、电源变动等而错误判定为比较用数据与期望值不一致的情况下，也不立即判断为访问控制的错误，能够进行稳定的访问控制的错误检测。
图6是使用错误检测的其他方法的情况下的本实施方式的动作说明图。信号CLK为时钟信号，信号ENMEM为非易失性存储器70的使能信号。信号ENMEM在非易失性存储器70的动作中成为作为有效电平的H电平。RDATA为来自非易失性存储器70的读数据。
非易失性存储器70将B1所示的第1比较用数据作为比较用数据存储，将B3所示的第1～第k设定数据(k为2以上的整数)作为设定数据存储。而且，访问控制电路20在刷新动作中将B1所示的第1比较用数据从非易失性存储器70重新加载到寄存器30，在重新加载第1比较用数据之后，将B3所示的第1～第k设定数据从非易失性存储器70重新加载到寄存器30中。而且，错误检测电路40通过对重新加载到寄存器30中的第1比较用数据与第1比较用数据的期望值进行比较，检测访问控制的错误。由此，能够使用写入寄存器30的开头的B1所示的第1比较用数据来检测访问控制的错误，所以，能够实现适当的错误检测。
此外，在图6中，非易失性存储器70存储B2所示的第2比较用数据。而且，访问控制电路20在刷新动作中重新加载B3所示的第1～第k设定数据之后，将B2所示的第2比较用数据从非易失性存储器70重新加载到寄存器30。而且，错误检测电路40通过对重新加载到寄存器30中的第2比较用数据与第2比较用数据的期望值进行比较，检测访问控制的错误。由此，能够使用首先重新加载到寄存器30中的B1所示的第1比较用数据和最后重新加载到寄存器30中的B2所示的第2比较用数据来检测访问控制的错误。由此，在刷新动作的中途发生错误而中断的情况下，也能够检测该错误，从而能够实现更加适当的错误检测。
例如，图6的C1为第1、第2比较用数据与对应的期望值一致的情况下的信号波形图，C2为第1、第2比较用数据与对应的期望值不一致的情况下的信号波形图。在图6的D1中，寄存器30所存储的第1比较用数据STADT[7：0]被读出到错误检测电路40的内部寄存器，进行第1比较用数据STADT[7：0]与其期望值的比较处理，判断为两者一致。在D2中，寄存器30所存储的第2比较用数据ENDDT[7：0]被读出到错误检测电路40的内部寄存器，进行第1比较用数据STADT[7：0]与其期望值的比较处理，判断为两者一致。因此，在该情况下，表示比较结果的信号CPDT为L电平，判断为未产生错误。
另一方面，在图6的D3中，第1比较用数据STADT[7：0]与期望值一致，但在D4中，关于第2比较用数据ENDDT[7：0]，判断为与期望值不一致。因此，在该情况下，表示比较结果的信号CPDT为H电平，判断为产生了错误。
图6的C3为在刷新动作的中途产生错误而中断的情况下的信号波形图。E1、E2为第1、第2比较用数据，在E3中，关于第1比较用数据，判断为与期望值一致。而且，在E4中，信号ENMEM从H电平变化为L电平，成为无效，刷新动作在中途中断。在该情况下，由于不进行E2所示的第2比较用数据与期望值的比较处理，所以如E5所示，信号CPDT为H电平，判断为产生了错误。例如，使用信号CPDT生成错误检测信号ERR，将自动刷新产生了错误的情况通知给外部器件100。
这样，根据图6的错误检测方法，在刷新动作的中途产生错误而刷新动作中断的情况下，也能够适当地判断错误的产生，从而检测自动刷新的故障。另外，作为图6的B1、B2、E1、E2所示的第1、第2比较用数据，可以使用内存库ID，但也可以使用其它种类的数据。此外，在图6中，也与图5同样，优选在第1、第2比较用数据与期望值多次不一致的情况下判断为访问控制的错误。
图7、图8是本实施方式的变形例的错误检测方法的说明图。在图7、图8中，非易失性存储器70存储第1数据DATA1、以及值与第1数据DATA1不同的第2数据DATA2作为比较用数据。第1数据DATA1和第2数据DATA2为各位的逻辑电平不同的数据。而且，如图7所示，访问控制电路20在第1刷新动作中，将第1数据DATA1从非易失性存储器70重新加载到寄存器30。另一方面，如图8所示，在第1刷新动作之后的第2刷新动作中，将第2数据DATA2从非易失性存储器70重新加载到寄存器30中。第1刷新动作是在第1刷新期间进行的刷新动作，第2刷新动作是在第1刷新期间的下一个第2刷新期间内进行的刷新动作。例如，在如图5所示按照4次的垂直同步期间进行刷新动作的情况下，第1刷新动作是在与第1～第4垂直同步期间对应的第1刷新期间内进行的刷新动作。第2刷新动作是在与第1～第4垂直同步期间之后的第5～第8垂直同步期间对应的第2刷新期间内进行的刷新动作。
而且，如图7所示，错误检测电路40在将第1数据DATA1重新加载到寄存器30时，对第1数据DATA1与第1数据DATA1的期望值进行比较，检测访问控制的错误。即，在进行第1刷新动作的第1刷新期间内，通过第1数据DATA1与该第1数据DATA1的期望值的比较，检测刷新动作的故障。此外，如图8所示，错误检测电路40在将第2数据DATA2重新加载到寄存器30时，对第2数据DATA2与第2数据DATA2的期望值进行比较而检测访问控制的错误。即，在进行第2刷新动作的第2刷新期间内，通过第2数据DATA2与该第2数据DATA2的期望值的比较，检测刷新动作的故障。由此，能够通过如预先将第1数据DATA1、第2数据DATA2存储到非易失性存储器70中并检测是否将这些第1数据DATA1、第2数据DATA2的全部设定数据适当地重新加载到寄存器30中的简单处理，检测刷新动作的故障。
作为图7的错误检测方法的具体例，例如，预先将作为第1数据DATA1的“0”和作为第2数据DATA2的“1”写入非易失性存储器70的规定存储区域中。而且，按照每个刷新动作，将“0”和“1”从非易失性存储器70重新加载到寄存器30中，作为寄存器值写入。而且，错误检测电路40读出重新加载到寄存器30的“0”、“1”，进行错误检测。而且，在从寄存器30依次读出的寄存器值为“0”、“1”、“0”、“1”……的情况下，不产生自动刷新的错误，判断为正常。另一方面，在从寄存器30依次读出的寄存器值为“0”、“0”、“0”、“0”……的情况或为“1”、“1”、“1”、“1”……的情况下，判断为产生了自动刷新的错误。由此，能够通过如仅将作为第1数据DATA1的“0”和作为第2数据DATA2的“1”写入非易失性存储器70中并在刷新动作时加载到寄存器30中的简单结构和动作，检测自动刷新的故障。
2.电子设备、移动体
图9示出包含本实施方式的电路装置10的电子设备300的结构例。电子设备300包含本实施方式的电路装置10、电光面板150、显示控制器110、处理装置310、存储器320、操作接口330、通信接口340。由作为显示驱动器的电路装置10和电光面板150构成电光装置160。作为电子设备300的具体例，例如，存在仪表盘面板等面板设备、导航系统等车载设备、投影仪、头戴式显示器、打印装置、便携信息终端、便携型游戏终端、机器人或者信息处理装置等各种电子设备。
处理装置310进行电子设备300的控制处理、各种信号处理等。处理装置310可以利用例如CPU、MPU等处理器、或者ASIC等实现。存储器320例如存储来自操作接口330、通信接口340的数据，或者，作为处理装置310的工作存储器发挥功能。存储器320例如可以由RAM、ROM等半导体存储器、或者硬盘驱动器等磁存储装置实现。操作接口330是受理来自用户的各种操作的用户接口。例如，操作接口330可以由按钮、鼠标、键盘、安装于电光面板150的触摸面板等实现。通信接口340为进行图像数据、控制数据的通信的接口。通信接口340的通信处理可以为有线的通信处理，也可以为无线的通信处理。
图10示出本实施方式的包含电路装置10的移动体的结构例。移动体例如为具有发动机或电机等驱动机构、方向盘或舵等转向机构、各种电子设备、且在陆地、空中或海上移动的设备或装置。作为本实施方式的移动体，例如能够假想汽车、飞机、摩托车、船舶或者机器人等。图10概要地示出作为移动体的具体例的汽车206。汽车206具有车体207、车轮209。在汽车206中组装有具有电路装置10的显示装置220、以及控制汽车206的各部件的控制装置210。控制装置210可以包含例如ECU(Electronic Control Unit)等。显示装置220由电光装置160实现，例如为仪表盘面板等面板设备。控制装置210生成用于提示用户的图像，将该图像发送到显示装置220。显示装置220将接收到的图像显示于显示装置220的显示部。例如，车速、燃料残余量、行驶距离、各种装置的设定等信息被显示为图像。
如以上所说明的那样，本实施方式的电路装置包含：寄存器；访问控制电路，其进行针对非易失性存储器的访问控制，将非易失性存储器所存储的电路装置的设定数据加载到寄存器中；以及错误检测电路。访问控制电路进行将非易失性存储器所存储的设定数据重新加载到寄存器中的刷新动作。错误检测电路从寄存器读出重新加载到寄存器的比较用数据，对所读出的比较用数据与比较用数据的期望值进行比较，根据比较结果进行访问控制的错误检测。
根据本实施方式的电路装置，实现在将非易失性存储器所存储的设定数据加载到寄存器后将该设定数据重新加载到寄存器中的刷新动作。由此，在由于噪声等而改写了寄存器的设定数据的情况下，也能够通过刷新动作将设定数据重新加载到寄存器中，从而使电路装置正常地进行动作。而且，在本实施方式中，通过对寄存器所重新加载的比较用数据与该比较用数据的期望值进行比较，进行访问控制的错误检测。由此，能够由错误检测电路检测刷新动作的异常，从而能够防止以刷新动作的异常为原因的电路装置的错误动作等。
此外，在本实施方式中，也可以是，在检测出访问控制的错误时，访问控制电路停止刷新动作。
由此，能够防止虽然访问控制产生了错误但仍进行了刷新动作、电路装置根据错误的设定数据进行动作的情形。
此外，也可以是，电路装置包含：接口电路，其输入外部器件输出的外部器件设定数据；以及选择器，其选择访问控制电路从非易失性存储器读出的设定数据和输入到接口电路的外部器件设定数据中的任意一个，输出到寄存器。在检测出访问控制的错误时，选择器选择输入到接口电路的外部器件设定数据。
由此，在检测出访问控制的错误的情况下，不选择从非易失性存储器读出的设定数据，而选择输入到接口电路中的外部器件设定数据并输出到寄存器。因此，能够将外部器件所输出的外部器件设定数据设定在寄存器中，从而使电路装置进行动作。
此外，也可以是，本实施方式的电路装置包含错误输出端子，该错误输出端子将错误检测信号输出到外部器件，寄存器存储错误状态信息，接口电路将错误状态信息输出到外部器件。
由此，能够使用错误检测信号将访问控制的错误检测通知给外部器件。而且，通过由接口电路将寄存器所存储的错误状态信息输出到外部器件，能够使外部器件确认检测出的错误的原因。
此外，在本实施方式的电路装置中，也可以是，比较用数据是与对非易失性存储器写入设定数据的写入次数对应地设定为不同的值的数据。
由此，能够将用于识别写入次数的数据作为比较用数据有效利用，进行错误检测。
此外，在本实施方式的电路装置中，也可以是，错误检测电路在判定为比较用数据和比较用数据的期望值多次不一致的情况下，判断为产生了访问控制的错误。
由此，在由于噪声等而错误判定为比较用数据与期望值不一致的情况下，也不立即判断为访问控制的错误，能够进行稳定的访问控制的错误检测。
此外，在本实施方式的电路装置中，也可以是，非易失性存储器存储第1比较用数据作为比较用数据，存储第1设定数据～第k设定数据作为设定数据，k为2以上的整数。访问控制电路在刷新动作中，将第1比较用数据从非易失性存储器重新加载到寄存器中，在重新加载第1比较用数据之后，将第1设定数据～第k设定数据从非易失性存储器重新加载到寄存器中。错误检测电路对重新加载到寄存器中的第1比较用数据与第1比较用数据的期望值进行比较。
由此，由于能够使用首先重新加载到寄存器中的第1比较用数据来判断访问控制的错误，所以能够实现适当的错误检测。
此外，在本实施方式的电路装置中，也可以是，非易失性存储器存储第2比较用数据，访问控制电路在刷新动作中，在重新加载第1设定数据～第k设定数据之后，将第2比较用数据从非易失性存储器重新加载到寄存器中，错误检测电路对重新加载到寄存器中的第2比较用数据与第2比较用数据的期望值进行比较。
由此，在刷新动作的中途发生错误而使刷新动作中断的情况下，也能够检测该错误，从而能够实现更适当的错误检测。
此外，在本实施方式的电路装置中，也可以是，非易失性存储器存储第1数据以及值与第1数据不同的第2数据作为比较用数据，访问控制电路在作为刷新动作的第1刷新动作中，将第1数据从非易失性存储器重新加载到寄存器中，在第1刷新动作之后的第2刷新动作中，将第2数据从非易失性存储器重新加载到寄存器中。在将第1数据重新加载到寄存器中时，错误检测电路对第1数据与第1数据的期望值进行比较，在将第2数据重新加载到寄存器中时，错误检测电路对第2数据与第2数据的期望值进行比较。
由此，能够通过预先将第1数据和第2数据存储到非易失性存储器中并检测是否将这些第1数据和第2数据适当地重新加载到寄存器中的简单处理，检测访问控制的错误。
此外，也可以是，本实施方式的电路装置包含对电光面板进行驱动的驱动电路，设定数据包含电光面板的驱动用的设定数据。
此外，本实施方式的电子设备包含上述的电路装置。此外，本实施方式的移动体包含上述的电路装置。
此外，虽然如以上那样对本实施方式进行了详细说明，但本领域技术人员应当能够容易地理解可进行实质上未脱离本发明的新事项以及效果的多种变形。因此，这种变形例全部包含在本发明的范围内。例如，在说明书或附图中，对于至少一次地与更广义或同义的不同用语一起记载的用语，在说明书或附图的任何位置处，都可以将其置换为不同的用语。此外，本实施方式和变形例的所有组合也包含于本发明的范围内。此外，电路装置、电子设备、移动体等的结构/动作也不限于本实施方式中说明的内容，可实施各种变形。

Claims (12)

1.一种电路装置，其特征在于，其包含：
寄存器；
访问控制电路，其进行针对非易失性存储器的访问控制，将所述非易失性存储器所存储的电路装置的设定数据加载到所述寄存器中；以及
错误检测电路，
所述访问控制电路进行将所述非易失性存储器所存储的所述设定数据重新加载到所述寄存器中的刷新动作，
所述错误检测电路从所述寄存器读出重新加载到所述寄存器的比较用数据，对所读出的所述比较用数据与所述比较用数据的期望值进行比较，根据比较结果进行所述访问控制的错误检测。
2.根据权利要求1所述的电路装置，其特征在于，
在检测出所述访问控制的错误时，所述访问控制电路停止所述刷新动作。
3.根据权利要求1或2所述的电路装置，其特征在于，
所述电路装置包含：
接口电路，其输入外部器件输出的外部器件设定数据；以及
选择器，其选择所述访问控制电路从所述非易失性存储器读出的所述设定数据和输入到所述接口电路的所述外部器件设定数据中的任意一个，输出到所述寄存器，
在检测出所述访问控制的错误时，所述选择器选择输入到所述接口电路的所述外部器件设定数据。
4.根据权利要求3所述的电路装置，其特征在于，
所述电路装置包含错误输出端子，该错误输出端子将错误检测信号输出到所述外部器件，
所述寄存器存储错误状态信息，
所述接口电路将所述错误状态信息输出到所述外部器件。
5.根据权利要求1～4中的任意一项所述的电路装置，其特征在于，
所述比较用数据是与对所述非易失性存储器写入所述设定数据的写入次数对应地设定为不同的值的数据。
6.根据权利要求1～5中的任意一项所述的电路装置，其特征在于，
所述错误检测电路在判定为所述比较用数据和所述比较用数据的期望值多次不一致的情况下，判断为产生了所述访问控制的错误。
7.根据权利要求1～6中的任意一项所述的电路装置，其特征在于，
所述非易失性存储器存储第1比较用数据作为所述比较用数据，存储第1设定数据～第k设定数据作为所述设定数据，k为2以上的整数，
所述访问控制电路在所述刷新动作中，将所述第1比较用数据从所述非易失性存储器重新加载到所述寄存器中，在重新加载所述第1比较用数据之后，将所述第1设定数据～所述第k设定数据从所述非易失性存储器重新加载到所述寄存器中，
所述错误检测电路对重新加载到所述寄存器中的所述第1比较用数据与所述第1比较用数据的期望值进行比较。
8.根据权利要求7所述的电路装置，其特征在于，
所述非易失性存储器存储第2比较用数据，
所述访问控制电路在所述刷新动作中，在重新加载所述第1设定数据～所述第k设定数据之后，将所述第2比较用数据从所述非易失性存储器重新加载到所述寄存器中，
所述错误检测电路对重新加载到所述寄存器中的所述第2比较用数据与所述第2比较用数据的期望值进行比较。
9.根据权利要求1～6中的任意一项所述的电路装置，其特征在于，
所述非易失性存储器存储第1数据以及值与所述第1数据不同的第2数据作为所述比较用数据，
所述访问控制电路在作为所述刷新动作的第1刷新动作中，将所述第1数据从所述非易失性存储器重新加载到所述寄存器中，在所述第1刷新动作之后的第2刷新动作中，将所述第2数据从所述非易失性存储器重新加载到所述寄存器中，
在将所述第1数据重新加载到所述寄存器中时，所述错误检测电路对所述第1数据与所述第1数据的期望值进行比较，
在将所述第2数据重新加载到所述寄存器中时，所述错误检测电路对所述第2数据与所述第2数据的期望值进行比较。
10.根据权利要求1～9中的任意一项所述的电路装置，其特征在于，
所述电路装置包含驱动电路，该驱动电路对电光面板进行驱动，
所述设定数据包含所述电光面板的驱动用的设定数据。
11.一种电子设备，其特征在于，其包含权利要求1～10中的任意一项所述的电路装置。
12.一种移动体，其特征在于，其包含权利要求1～10中的任意一项所述的电路装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10963329B2 (en) * 2018-10-17 2021-03-30 Omnivision Technologies, Inc. Universal register read back
US11022649B2 (en) * 2018-11-30 2021-06-01 Arm Limited Stabilised failure estimate in circuits
US10747601B2 (en) * 2018-11-30 2020-08-18 Arm Limited Failure estimation in circuits

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6802033B1 (en) * 1999-04-06 2004-10-05 International Business Machines Corporation Low-power critical error rate communications controller
JP2010117506A (ja) * 2008-11-12 2010-05-27 Seiko Epson Corp 表示ドライバ及び電気光学装置
US20120036418A1 (en) * 2010-08-04 2012-02-09 Renesas Electronics Corporation Display control apparatus
CN103403808A (zh) * 2011-03-04 2013-11-20 瑞萨电子株式会社 防止电源骤停造成的非易失性存储器的误动作的半导体器件
US9081062B1 (en) * 2010-08-27 2015-07-14 Altera Corporation Memory error detection and correction circuitry
JP2017182850A (ja) * 2016-03-29 2017-10-05 セイコーエプソン株式会社 不揮発性記憶装置、集積回路装置、電子機器及び不揮発性記憶装置の制御方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2803057B1 (fr) * 1999-12-22 2002-11-29 Centre Nat Etd Spatiales Systeme informatique tolerant aux erreurs transitoires et procede de gestion dans un tel systeme
US7117396B2 (en) * 2001-12-28 2006-10-03 Intel Corporation Scalable CPU error recorder
JP4026409B2 (ja) 2002-05-23 2007-12-26 オムロン株式会社 コントローラ用ｃｐｕ装置及びｃｐｕユニット並びにｃｐｕベース並びにｃｐｕ装置の異常処理方法
JP3961478B2 (ja) 2002-12-27 2007-08-22 オムロン株式会社 プログラマブルコントローラ用ユニット及びメモリ自動復旧方法
US20050240806A1 (en) * 2004-03-30 2005-10-27 Hewlett-Packard Development Company, L.P. Diagnostic memory dump method in a redundant processor
US7876302B2 (en) * 2004-07-26 2011-01-25 Seiko Epson Corporation Driving circuit for electro-optical panel and driving method thereof, electro-optical device, and electronic apparatus having electro-optical device
US7577829B2 (en) * 2006-04-28 2009-08-18 Dell Products L.P. System and method for maintaining multiple information handling system configuration images
JP2010127829A (ja) 2008-11-28 2010-06-10 Seiko Epson Corp 集積回路装置及び電子機器
US8874958B2 (en) * 2010-11-09 2014-10-28 International Business Machines Corporation Error detection in a mirrored data storage system
US8775029B2 (en) * 2011-03-16 2014-07-08 Infineon Technologies Ag System and method for bit error rate monitoring
US9036439B2 (en) * 2011-07-15 2015-05-19 Samsung Electronics Co., Ltd. Semiconductor memory device having improved refresh characteristics
US8645770B2 (en) * 2012-01-18 2014-02-04 Apple Inc. Systems and methods for proactively refreshing nonvolatile memory
JP2014134843A (ja) * 2013-01-08 2014-07-24 Toshiba Corp メモリシステム
US9086997B2 (en) * 2013-06-20 2015-07-21 International Business Machines Corporation Memory uncorrectable error handling technique for reducing the impact of noise
JP6282482B2 (ja) * 2014-02-18 2018-02-21 株式会社日立製作所 プログラマブル回路装置、コンフィギュレーション情報修復方法
US10296405B2 (en) * 2016-07-05 2019-05-21 SK Hynix Inc. Nonvolatile memory system and error determination method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6802033B1 (en) * 1999-04-06 2004-10-05 International Business Machines Corporation Low-power critical error rate communications controller
JP2010117506A (ja) * 2008-11-12 2010-05-27 Seiko Epson Corp 表示ドライバ及び電気光学装置
US20120036418A1 (en) * 2010-08-04 2012-02-09 Renesas Electronics Corporation Display control apparatus
US9081062B1 (en) * 2010-08-27 2015-07-14 Altera Corporation Memory error detection and correction circuitry
CN103403808A (zh) * 2011-03-04 2013-11-20 瑞萨电子株式会社 防止电源骤停造成的非易失性存储器的误动作的半导体器件
JP2017182850A (ja) * 2016-03-29 2017-10-05 セイコーエプソン株式会社 不揮発性記憶装置、集積回路装置、電子機器及び不揮発性記憶装置の制御方法

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