CN110532215A - 无人机载极化干涉合成孔径雷达的高速信号采集存储系统 - Google Patents

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Abstract

本发明公开了无人机载极化干涉合成孔径雷达的高速信号采集存储系统，包括：微控制器以及分别与其相连接的时钟产生模块、时钟分配模块、四个前端调理模块、四个A/D转换模块、数据缓冲模块、EMMC存储阵列和数据接口；所述四个前端调理模块用于将接收到的四路雷达的模拟信号幅度分别调整在‑0.75V至0.75V范围内，然后输出至四个A/D转换模块；所述四个A/D转换模块以500MHz的频率分别将四路调整后的模拟信号转换成12bit分辨率的差分离散数字信号；发送至微控制器；所述微控制器用于配置系统的参数，控制整个系统的工作时序；将四个A/D转换模块发送的数据转发至数据缓冲模块，将数据缓冲模块发送的数据转发至EMMC存储阵列，将从EMMC存储阵列读取的数据通过数据接口发送至上位机。

Description

无人机载极化干涉合成孔径雷达的高速信号采集存储系统
技术领域
本发明涉及高速数字信号处理技术领域，具体涉及无人机载极化干涉合成孔径雷达的高速信号采集存储系统。
背景技术
无人驾驶飞机简称“无人机”，是利用无线电遥控设备和自备的程序控制装置操纵的不载人飞行器。近年来，随着航空、电子、信息以及材料等技术的飞速发展，无人机技术也取得了长足的进步。
合成孔径雷达作为一种工作于主动探测方式的微波成像遥感技术，自上世纪50年代出现以来，一直是雷达遥感领域的发展热点，是实现对地观测不可或缺的重要手段。合成孔径雷达与无人机相结合有利于无人机遥感系统整体性能的发挥。无人机载合成孔径雷达升空时间短、操作简单、可以迅速到达观测区进行飞行，特别适合对近距和带状地区(深林、河道、山丘等)成像，大大增强了无人机的探测能力。
传统的合成孔径雷达只能在某一种极化的发射和接收天线下利用目标回波功率进行成像，在相当大程度上损失了回波中所包含的目标极化信息。极化合成孔径雷达信息处理的一个主要研究目的就是根据目标散射回波提取目标特征，在此基础上分析目标特性，从而对不同类型目标进行区分。因此，极化合成孔径雷达系统可以显著改善成像的可靠性，全面地定量分析地面目标的雷达散射特性。
此外，传统的合成孔径雷达只能对地球表面的目标产生二维的雷达图像，无法获得目标的高度信息。而干涉合成孔径雷达能实现对观测目标的三维成像，即能够获取目标的三维坐标。其原理是通过两副天线同时观测，获得同一区域的重复观测数据，提取同一目标对应的两个回波信号之间的相位差，结合雷达平台的轨道参数等提取高程信息，获得数字地表模型。
极化干涉合成孔径雷达是将雷达干涉测量与极化测量进行结合，极化干涉技术能够充分发挥极化测量的优势，有效解决散射机制存在的局限性问题，从而提高干涉测量的精确度，得到准确的测量结果。
典型的极化干涉合成孔径雷达将产生四路带宽在250MHz以内的回波信号，根据奈奎施特定律，此时采样率应至少是输入信号频率的两倍，即500MHz。为保证采集精度，极化干涉合成孔径雷达数据采集位数通常应高于12位，即每个采样点用12bit表示。此时，通过计算可知，信号采集系统每秒钟将产生24Gb的巨量数据。这对信号采集与存储系统的信号处理能力、数据存储带宽、系统稳定性都提出了极高的要求。此外，由于信号采集存储系统需要搭载于无人机之上，因此该系统还需要兼顾功耗、重量、稳定性、存储容量等多种要求。目前，用于无人机载极化干涉合成孔径雷达的高速信号采集存储系统的相关研究才刚刚起步，尚缺乏能够满足实际需求的成熟系统。
发明内容
本发明的目的在于克服上述技术缺陷，提出了无人机载极化干涉合成孔径雷达的高速信号采集存储系统，所述系统包括：微控制器以及分别与其相连接的时钟产生模块、时钟分配模块、四个前端调理模块、四个A/D转换模块、数据缓冲模块、EMMC存储阵列和数据接口；
所述时钟产生模块，用于产生500MHz时钟信号，将该时钟信号发送至时钟分配模块；
所述时钟分配模块，用于将500MHz时钟信号分配转化为四路500MHz的LVPECL信号，分别输出至四个A/D转换模块；
所述四个前端调理模块，用于将接收到的四路雷达的模拟信号幅度分别调整在-0.75V至0.75V范围内，然后输出至四个A/D转换模块；
所述四个A/D转换模块，用于以500MHz的频率分别将四路调整后的模拟信号转换成12bit分辨率的差分离散数字信号；发送至微控制器；
所述数据缓冲模块，用于从微控制器中读取四个A/D转换模块发送的数据，还用于下调数据传输速度；然后将数据发送至微控制器；
所述EMMC存储阵列，用于存储经数据缓冲模块转发至微控制器的数据；
所述数据接口，用于读取EMMC存储阵列中的数据，发送至上位机；
所述微控制器，用于配置系统的参数，控制整个系统的工作时序；还用于将四个A/D转换模块发送的数据转发至数据缓冲模块，将数据缓冲模块发送的数据转发至EMMC存储阵列，将从EMMC存储阵列读取的数据通过数据接口发送至上位机。
作为上述系统的一种改进，所述时钟产生模块使用可编程控制产生10MHz～810MHz时钟，编程控制产生所需时钟公式为：
fXTAL＝(f0×HS_DIV×N1)/RFREQ
其中，fXTAL为实际晶体标称频率，f0为实际输出频率，HS_DIV、N1和RFREQ表示三个对应内部寄存器的值；将HS_DIV、N1、RFREQ的值分别设置为0x20、0x42、0x2BC801461。
作为上述系统的一种改进，所述四个前端调理模块均包括信号衰减电路和差分化电路；
所述信号衰减电路，用于将输入的雷达的模拟信号衰减至原信号幅度的3/4，其中，信号输入端电阻Rin、信号输入端电容Cin、信号输出端电阻R、信号输出端电容C的值分别为6.6MΩ、8pf、2.2MΩ、24pf；
所述差分化电路，用于减少衰减后的模拟信号的噪声，同时将信号进行差分输出。
作为上述系统的一种改进，所述四个A/D转换模块均为以最高500MHz的频率进行模数转换的A/D芯片，在每个周期内，每个A/D芯片转换12bit位宽的数据，然后以6000Mbps的带宽速率将数据送入微控制器。
作为上述系统的一种改进，所述数据缓冲模块包括两个DDR3芯片：第一DDR3芯片和第二DDR3芯片；其中，所述第一DDR3芯片存储第一个A/D转换模块和第二个A/D转换模块发送的数据，第二DDR3芯片存储第三个A/D转换模块和第四个A/D转换模块发送的数据；每个DDR3芯片的内存为512M，能够在1ms采集4.5us的数据，即6750Byte数据，再以50MHz，每周期16bit的速度读出数据。
作为上述系统的一种改进，所述EMMC存储阵列包括：4个容量为16G的EMMC存储芯片：第一EMMC存储芯片、第二EMMC存储芯片、第三EMMC存储芯片和第四EMMC存储芯片，分别存储四个A/D转换模块输出的数据。
作为上述系统的一种改进，所述微控制器包括：控制单元、数据处理单元、四个单口RAM、转发单元和一个双口RAM；
所述控制单元，用于配置和控制时钟产生模块、时钟分配模块、四个前端调理模块、四个A/D转换模块、数据缓冲模块和EMMC存储阵列的工作时序；
所述数据处理单元，用于以500MHz的时钟频率将一个A/D转换模块的第一个周期的12bit数据放入寄存器；第二个周期数据的高4位与第一周期的12bit数据拼凑成16bit数据输出，且数据放入寄存器替换原数据；第三周期的高8bit数据与第二周期剩下的低8bit拼凑成16bit数据输出，且数据放入寄存器替换原数据；第四周期的12bit数据与第三周期剩下的低4bit拼凑成16bit数据，输出到一个单口RAM中；由此将每个A/D转换模块输出的12bit数据转换为16bit数据，分别写入对应的单口RAM中，
所述四个单口RAM，用于分别存储经过数据处理单元处理后的四个A/D转换模块输出的16bit数据，其中两个单口RAM以相同的速率8bit位宽，一共16bit数据写入第一DDR芯片，其中的高8位和低8位分别对应第一个A/D转换模块和第二个A/D转换模块输出的数据；另外两个单口RAM以相同的速率8bit位宽，一共16bit数据写入第二DDR芯片，其中的高8位和低8位分别对应第三个A/D转换模块和第四个A/D转换模块输出的数据；
所述转发单元，用于以16bit位宽50MHz的时钟频率从第一DDR3芯片读取数据，进行高8位和低8位分离后，分别写入第一EMMC存储芯片和第二EMMC存储芯片中；同时以16bit位宽50MHz的时钟频率从第二DDR3芯片读取数据，进行高8位和低8位分离后，分别写入第三EMMC存储芯片和第四EMMC存储芯片中；
所述双口RAM包括两个存储区域空间：RAM_1和RAM_2，所述RAM_1和RAM_2从每个EMMC存储芯片中交替读出数据，然后交替传输数据至上位机。
作为上述系统的一种改进，所述数据接口采用USB3.0协议，包括一个FIFO缓冲区，用于缓存双口RAM发送的数据，然后转发至上位机进行存储。
作为上述系统的一种改进，所述RAM_1和RAM_2从每个EMMC存储芯片中交替读出数据，然后交替传输数据至上位机，具体包括：
当读取第一EMMC存储芯片的数据时，第一EMMC存储芯片的第一块数据以8bit每周期的速率传输出来写入RAM_1中；传输结束后，第二块数据以8bit每周期的速率传输出来开始写入RAM_2中；
当USB3.0传输条件满足时，所述RAM_1中的数据以16bit每周期的速率写入数据接口的FIFO缓冲区；传输结束后，所述第一EMMC存储芯片的第三块数据以8bit每周期的速率写入RAM_1中，当USB3.0传输条件满足时，所述RAM_2的数据以16bit每周期的速率写入数据接口的FIFO缓冲区；传输结束后，所述第一EMMC存储芯片的第四块数据以8bit每周期的速率写入RAM_2中；对于第一EMMC存储芯片中的其它数据块，依次执行该步骤，直至第一EMMC存储芯片的所有数据读取完毕。
本发明的优势在于：
1、本发明的高速信号采集存储系统，采用可编程控制时钟源，以AD芯片的最高采样时钟为标准可向下兼容更多的应用场合；
2、本发明的高速信号采集存储系统，提供了一种更高速、位宽更宽的存储方式，能将每次脉冲回波的完整数据保存下来，且持续存储时间够长。板子结构采用十层，有效隔离各个部分的高速信号，避免出现串扰而导致的数据不准确的情况；
3、本发明提供了一种完整数据流程处理过程的方法，配合硬件设计方案实现了数据采集、存储、传输至PC端的完整过程。
附图说明
图1为本发明的无人机载极化干涉合成孔径雷达的高速信号采集存储系统的框图；
图2为本发明的信号衰减及差分电路的示意图；
图3为本发明的单路模拟数据采集和存储的流程图。
具体实施方式
下面结合附图对本发明作进一步详细的描述。
本发明的目的在于提供高精度高带宽的数据采集存储方案，提出了一种用于无人机载极化干涉合成孔径雷达的高速信号采集存储系统。系统满足以下技术指标见表1：
表1
模拟信号带宽 ≤250MHz
采样率 500MHz
采样位数 12bit
模拟信号输入通道数 4路
存储器容量 64G
每毫米周期数据采集区间 3.5us～8us
数据存储带宽 ≥160Mbps
每秒钟数据处理能力 ≥24Gbps
如图1所示，本发明提出了无人机载极化干涉合成孔径雷达的高速信号采集存储系统，所述系统包括：时钟产生模块、时钟分配模块、四个前端调理模块、四个A/D转换模块、数据缓冲模块、EMMC阵列存储、USB3.0数据接口和微控制器。
时钟产生模块，用于编程产生500MHz精准低抖动时钟。本发明选用SI570AAB000544DG型号的可编程晶振，通过IIC配置修改其内部寄存器的值从而输出500Mhz时钟，详细步骤如下：
1、读取各个寄存器的值：寄存器地址7的值为0x01、寄存器地址8的值为0xc2、寄存器地址9的值为0xbc、寄存器地址10的值为0x80、寄存器地址11的值为0x14、寄存器地址12的值为0x61。根据公式：
fXTAL＝(f0×HS_DIV×N1)/RFREQ
fXTAL表示晶体标称频率；f0表示默认时钟输出频率；
HS_DIV的值由寄存器地址7的高三位决定；例如寄存器地址7的值为0x01，则高三位的值为0，对应HS_DIV的值为十进制数4，根据此对应关系往上递增。
N1的值由寄存器地址7的低五位与寄存器地址8的高两位决定；例如寄存器地址7的值为0x01，寄存器地址8的值为0xc2。地址7的低五位与地址8的高两位合成的值是0x7，对应N1的值为十进制8，根据此对应关系往上递增。
RFREQ的值由寄存器地址8的低五位、寄存器地址9的八位、寄存器地址10的八位、寄存器地址11的八位、寄存器地址12的八位决定；例如寄存器8的值为0xc2、寄存器9的值为0xbc、寄存器10的值为0x80、寄存器11的值为0x14、寄存器12的值为0x61，则RFREQ＝0×2bc801461/(2^28)＝43.781269。由上述寄存器确定HS_DIV、N1、RFREQ的值分别为：4、8、43.781269；
2、已知晶体默认输出频率f0＝156.25MHz，算得晶体标称频率fXTAL＝114.20MHz；
3、为了使晶振输出500MHz的频率，利用
fout＝(fXTAL×RFREQnew)/(HS_DIVnew×N1new)
公式推导出未知数RFREQnew、HS_DIVnew、N1new应满足条件
(RFREQnew/(HS_DIVnew×N1new))/(RFREQ/(HS_DIV×N1))＝500/156.25＝3.2；因而本发明将寄存器地址7与寄存器地址8的值分别设置为0x20和0x42。
时钟分配模块，通过微控制器FPGA经SPI通信方式配置AD9510芯片用于将输入的500MHz频率分配成四路500MHz的AD转换驱动时钟，经过AD9510的配置分配，可以进一步降低时钟抖动和相位噪声。
SI570经微控制端通过IIC通信方式配置内部寄存器HS_DIV、N1、RFREQ的值分别为0x20、0x42、0x2BC801461，从而将输出频率更改为500MHz。FPGA通过4线SPI通信方式配置AD9510将输入的500MHz的频率分配成四路LVPECL信号分别输出至四个A/D转换模块。
前端调理模块，采用AD8138运算放大器对模拟信号进行衰减以及差分化，带宽-3dB对应的频率达到320MHz，其谐波失真度在现有的差分放大器中是较低的。本发明通过衰减电路和AD8138集成芯片构成的前端调理电路将输入的信号噪声衰减至比较理想的水平。
前端调理模块包括：信号衰减电路和差分化电路。
所述信号衰减电路如图2所示，在高频信号输入时，由电容通高频阻低频的特性可知，容抗对信号的影响会大于阻抗，探头衰减器的分压比分析如下：
式中：U为衰减器输入信号的峰峰值，Uin为衰减器输出信号的峰峰值，当频率很低时，衰减器对于输入低频信号的衰减实质上就是两个电阻的分压过程，此时分压比由阻值大小决定，即：系统的理想情况是要求任意频率时衰减的分压比都等于常数k0，那就需要满足：
即1+jωCinRin＝1+jωCR，算得两个RC时间常量RinCin＝RC。衰减器的的分压比为本发明选定Rin、Cin、R、C的值分别为6.6MΩ、8pf、2.2MΩ、24pf，如图2所示，该衰减电路将极大的改善输入的模拟信号的频率特性。
所述差分化电路，用于将衰减后的单端模拟信号进行优化减少噪声信号，同时将信号进行差分输出。AD8138利用两个环路来分别控制差分输出电压和共模输出电压，外部电路的电阻阻值大小设定的差分反馈控制其差分输出电压，共模反馈来控制共模输出电压。输出差分电压定义为：
VOUT,dm＝(V+OUT-V-OUT)
式中，V+OUT和V-OUT分别指差分引脚在同一基准电压值下的电压值。共模电压是指两个输出端的电压的平均值，其定义为：
VOUT,dm＝(V+OUT+V-OUT)/2
结合后端电路，设计信号的差分化电路图如图2所示。
所述四个A/D转换模块均采用AD9434-500模拟信号转换数字信号的芯片，转换速率高达500M，分辨率为12bit。速率越高、转换位宽越宽意味着转换出来的离散数字信号越接近模拟信号。本发明将芯片配置启动正常工作模式，采用二进制补码的方式输出至微控制器端，将差分信号电流配置为3.5mA，使能超量程输出标志引脚便于观察模拟信号在转化为数字信号的过程中是非被削顶或削底。
每个A/D转换模块均采用AD9434芯片，最高500Msps采样率，经微控制器进行三线SPI通信配置其差分输出电流以及正常工作模式等，AD9434的工作频率根据输入的频率决定，本系统为其输入500MHz时钟给AD芯片做模数转换所用。将输出LVDS数字信号电流配置为最大3.5mA，为FPGA更好的接收识别电平标准。配置使能超量程标志功能，便于监控模拟信号在转换为数字信号的过程中是否被削顶或削底。
所述数据缓冲模块，包括两个镁光公司的DDR3芯片MT41K512M16HA-107，每个DDR3芯片的内存空间是512M。单路A/D系统每毫秒需要采集4.5us的数据，即3375Byte数据。以50MHz，每周期8bit的速度读出需要时长为673.5us。因此，一毫秒内足够数据将一个完整的波形存入EMMC。
其中第一DDR3芯片用于存储第一个A/D转换模块和第二个A/D转换模块发送的数据，第二DDR3芯片用于存储第三个A/D转换模块和第四个A/D转换模块发送的数据。
DDR3芯片将A/D转换过后的离散数字信号进行缓存，在一毫秒时间内缓存6750Byte的数据量然后完全读出至EMMC，接着在下一毫秒继续缓存6750Byte的数据量，循环往复，不会出现数据冗余溢出的情况，保证了数据的完整性。
所述EMMC存储阵列，包含4个容量为16G的EMMC存储芯片MTFC16GJDEC-4M。单片数据写入时钟为50MHz，每个周期写入1个字节的数据，因此每毫秒将传输3375Byte数据进入EMMC存储阵列。通过计算可知，写满一片16GEMMC的内存空间需要约1.3小时，可以满足无人机载极化干涉合成孔径雷达数据存储需要。
四个EMMC存储芯片分别存储四个A/D转换模块输出的数据。微控制器通过SDIO通信方式配置每个EMMC芯片进行初始化、块大小和读写等命令，便能够以块为单元往EMMC里面填写数据和往外读出数据，EMMC的存储特点是数据位宽为8位，相比于其他存储介质例如SD卡等同样采用SDIO的通信方式，位宽最大只是4位，无疑数据传输速度上不考虑其他因素EMMC至少比SD卡的数据传输速度快一倍。本发明使用的型号支持的通信协议是JESD84-B451，以上升沿数据读写方式，最大的通信时钟是50MHz，经微控制器内部及DDR3对离散的数据进行处理缓存降速，可以满足整体设计要求。
当EMMC存储阵列收到第一个DDR3芯片发送的数据，取高8位的数据从第一个EMMC存储芯片的地址头开始写数据，同样取低8位的数据从第二个EMMC存储芯片的地址头开始写数据。当收到第二个DDR3芯片发送的数据，取高8位的数据就第三个EMMC存储芯片的地址头开始写数据，取低8位的数据从第四个EMMC存储芯片的地址头开始写数据。
EMMC芯片大约有30000000个左右的数据单元块；写数据的过程为：以块为单位，每写满一个单元块的数据就停下DDR3数据读出，等待下一个单元块开始再从DDR3中读出数据，直到读完DDR3缓存的数据为止，此时如果数据单元块未写满则以十六进制数据0补满该单元块。
USB3.0数据接口，采用的是CYPRESS公司的CYUSB3014芯片实现的USB3.0协议通道，通过USB3.0将EMMC的数据高速读取至PC端。本发明通过微控制器配置数据传输模式，由于只需要将数据传输至PC端，所以只启用了CYUSB3014也就是从机的读取模式。EMMC以50MHz的时钟、8bit位宽的速率将数据放入双口RAM中再以同样的速率16bit的位宽将数据读取至CYUSB3014的FIFO空间，FIFO再将数据传输至PC端的上位机中。
采用CYPRESS公司的CYUSB3014芯片作通信协议及数据交换中继。CYUSB3014与微控制器FPGA的最大通信时钟是100MHz，最大数据位宽为32位。
所述微控制器，采用的是因特尔公司的Cyclone V系列芯片中的5CGTFD9E5F35I7N型号。根据外部各个模块需要用到的数据引脚及通引脚多达161个，还考虑到差分线配置的特性：差分线相邻的引脚不能配置为单端信号引脚使用，所以设计必须留出很大的IO口余量。所以选用了该型号具备IO口资源有560个可用引脚。本发明需要在短时间内对大量的数据进行处理及缓冲，这就要求FPGA芯片内部具备足够大的随机存储空间，该FPGA芯片内部随机存储空间为10MB，足够系统运行中用于缓冲数据的需要且不会造成数据冗余丢失。考虑到以上几点不可获缺的关键因素，故而选用了型号为5CGTFD9E5F35I7N的FPGA芯片。
所述微控制器包括：控制单元、数据处理单元、四个单口RAM、转发单元一和个双口RAM；
所述控制单元，用于配置和控制时钟产生模块、时钟分配模块、四个前端调理模块、四个A/D转换模块、数据缓冲模块和EMMC存储阵列的工作时序；
所述数据处理单元，用于以500MHz的时钟频率将一个A/D转换模块的第一个周期的12bit数据放入寄存器；第二个周期数据的高4位与第一周期的12bit数据拼凑成16bit数据输出，且数据放入寄存器替换原数据；第三周期的高8bit数据与第二周期剩下的低8bit拼凑成16bit数据输出，且数据放入寄存器替换原数据；第四周期的12bit数据与第三周期剩下的低4bit拼凑成16bit数据，输出到一个单口RAM中；由此将每个A/D转换模块输出的12bit数据转换为16bit数据，分别写入每个单口RAM中，
所述四个单口RAM，用于分别存储经过数据处理单元处理后的四个A/D转换模块输出的16bit数据，其中两个单口RAM以相同的速率8bit位宽，一共16bit数据写入第一DDR芯片，其中的高8位和低8位分别对应第一路A/D转换模块和第二路A/D转换模块的输出的数据；另外两个单口RAM以相同的速率8bit位宽，一共16bit数据写入第二DDR芯片，其中的高8位和低8位分别对应第三路A/D转换模块和第四路A/D转换模块的输出的数据；
转发单元，用于以16bit位宽50MHz的时钟频率从第一DDR3芯片读取数据，进行高8位和低8位分离写入第一EMMC存储芯片和第二EMMC存储芯片中；同时以16bit位宽50MHz的时钟频率从第二DDR3芯片读取数据，进行高8位和低8位分离写入第三EMMC存储芯片和第四EMMC存储芯片中；
本发明通过双口RAM的逻辑电路方式，将由EMMC存储阵列中读取出来的数据以单双块为标志进行存放发送FIFO空间，FIFO再将数据传输至PC端的上位机中。其中，双口RAM有两片空间区域：RAM_1和RAM_2；
当读取第一EMMC存储芯片的数据时，第一EMMC存储芯片的第一块数据以8bit每周期的速率传输出来写入RAM_1中；传输结束后，第二块数据以8bit每周期的速率传输出来开始写入RAM_2中；
当USB3.0传输条件满足时，所述RAM_1中的数据以16bit每周期的速率写入数据接口的FIFO缓冲区；传输结束后，所述第一EMMC存储芯片的第三块数据以8bit每周期的速率写入RAM_1中，当USB3.0传输条件满足时，所述RAM_2的数据以16bit每周期的速率写入数据接口的FIFO缓冲区；传输结束后，所述第一EMMC存储芯片的第四块数据以8bit每周期的速率写入RAM_2中；对于第一EMMC存储芯片中的其它数据块，依次执行该步骤，直至第一EMMC存储芯片的所有数据读取完毕。
第一EMMC存储芯片的数据发送完成后，以上述同样的方式依次将第二EMMC存储芯片、第三EMMC存储芯片和第四EMMC存储芯片的数据发送至PC端上位机。
微控制器内部数据处理步骤如下：
1、以500MHz的频率接收每个A/D芯片，即2ns接收处理12bit的数据；
2、以500MHz的频率也就是2ns将12bit数据放入寄存器，取下一个周期数据的高四位拼成16bit发送至DDR3；再取下一个周期数据的高八位与上一个周期剩下的低八位拼凑成16bit数据发送至DDR3；再取下一个周期的数据与上一个周期剩下的低4位拼凑成16bit数据发送至一个单口RAM；
3、单口RAM将16bit数据位宽降位为8bit数据位宽传输至DDR3；
4、DDR3将接收到的数据以50MHz的频率也就是20ns将8bit数据发送至EMMC。
5、触发读信号，数据从EMMC中按每块512字节读出至双口RAM，单数块写入双口RAM中第一存储区域RAM_1，双数块写入双口RAM中第二存储区域RAM_2。循环交替读写，直至PC端中断数据传输为止。
如图3所示，通过FPGA内部以500MHz的时钟产生十六进制数“AB0、123、456、789”模拟第一路A/D转化的数据，通过在线逻辑分析仪SignalTar II实时观测数据变化过程。该串数据经过微控制内部数据处理后生成16bit的数据“AB01、2345、6789”；该数据进入单口RAM以8bit的低位在前高位在后的数据形式“01、AB、45、23、89、67”输出至DDR3芯片，每8bit数据只由DDR3的高8条数据线接口输入；经过DDR3将500MHz的时钟速率将至50MHz数据“01、AB、45、23、89、67”输出至EMMC中。这样就完成了存储数据的流程，当需要将数据读出时，将硬件MICRO B型接口连接至PC端，启动赛普拉斯公司提供的软件Streamer单击数据接收按钮。微控制端接收到读取信号将数据由EMMC中读取数据“01、AB、45、23、89、67”放入双口RAM中；双口RAM以16bit数据“AB01、2345、6789”输出至USB3.0数据接口的PHY芯片，经过其内部缓存再以每周期8bit数据位宽写到PC端文件内部，具体呈现的数据形式为“01AB0000、45230000、89670000”。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (9)

1.一种无人机载极化干涉合成孔径雷达的高速信号采集存储系统，其特征在于，所述系统包括：微控制器以及分别与其相连接的时钟产生模块、时钟分配模块、四个前端调理模块、四个A/D转换模块、数据缓冲模块、EMMC存储阵列和数据接口；
所述时钟产生模块，用于产生500MHz时钟信号，将该时钟信号发送至时钟分配模块；
所述时钟分配模块，用于将500MHz时钟信号分配转化为四路500MHz的LVPECL信号，分别输出至四个A/D转换模块；
所述四个前端调理模块，用于将接收到的四路雷达的模拟信号幅度分别调整在-0.75V至0.75V范围内，然后输出至四个A/D转换模块；
所述四个A/D转换模块，用于以500MHz的频率分别将四路调整后的模拟信号转换成12bit分辨率的差分离散数字信号；发送至微控制器；
所述数据缓冲模块，用于从微控制器中读取四个A/D转换模块发送的数据，还用于下调数据传输速度；然后将数据发送至微控制器；
所述EMMC存储阵列，用于存储经数据缓冲模块转发至微控制器的数据；
所述数据接口，用于读取EMMC存储阵列中的数据，发送至上位机；
所述微控制器，用于配置系统的参数，控制整个系统的工作时序；还用于将四个A/D转换模块发送的数据转发至数据缓冲模块，将数据缓冲模块发送的数据转发至EMMC存储阵列，将从EMMC存储阵列读取的数据通过数据接口发送至上位机。
2.根据权利要求1所述的无人机载极化干涉合成孔径雷达的高速信号采集存储系统，其特征在于，所述时钟产生模块使用可编程控制产生10MHz～810MHz时钟，编程控制产生所需时钟公式为：
fXTAL＝(f0×HS_DIV×N1)/RFREQ
其中，fXTAL为实际晶体标称频率，f0为实际输出频率，HS_DIV、N1和RFREQ表示三个对应内部寄存器的值；将HS_DIV、N1、RFREQ的值分别设置为0x20、0x42、0x2BC801461。
3.根据权利要求1所述的无人机载极化干涉合成孔径雷达的高速信号采集存储系统，其特征在于，所述四个前端调理模块均包括信号衰减电路和差分化电路；
所述信号衰减电路，用于将输入的雷达的模拟信号衰减至原信号幅度的3/4，其中，信号输入端电阻Rin、信号输入端电容Cin、信号输出端电阻R、信号输出端电容C的值分别为6.6MΩ、8pf、2.2MΩ、24pf；
所述差分化电路，用于减少衰减后的模拟信号的噪声，同时将信号进行差分输出。
4.根据权利要求3所述的无人机载极化干涉合成孔径雷达的高速信号采集存储系统，其特征在于，所述四个A/D转换模块均为以最高500MHz的频率进行模数转换的A/D芯片，在每个周期内，每个A/D芯片转换12bit位宽的数据，然后以6000Mbps的带宽速率将数据送入微控制器。
5.根据权利要求4所述的无人机载极化干涉合成孔径雷达的高速信号采集存储系统，其特征在于，所述数据缓冲模块包括两个DDR3芯片：第一DDR3芯片和第二DDR3芯片；其中，所述第一DDR3芯片存储第一个A/D转换模块和第二个A/D转换模块发送的数据，第二DDR3芯片存储第三个A/D转换模块和第四个A/D转换模块发送的数据；每个DDR3芯片的内存为512M，能够在1ms采集4.5us的数据，即6750Byte数据，再以50MHz，每周期16bit的速度读出数据。
6.根据权利要求5所述的无人机载极化干涉合成孔径雷达的高速信号采集存储系统，其特征在于，所述EMMC存储阵列包括：4个容量为16G的EMMC存储芯片：第一EMMC存储芯片、第二EMMC存储芯片、第三EMMC存储芯片和第四EMMC存储芯片，分别存储四个A/D转换模块输出的数据。
7.根据权利要求6所述的无人机载极化干涉合成孔径雷达的高速信号采集存储系统，其特征在于，所述微控制器包括：控制单元、数据处理单元、四个单口RAM、转发单元和一个双口RAM；
所述控制单元，用于配置和控制时钟产生模块、时钟分配模块、四个前端调理模块、四个A/D转换模块、数据缓冲模块和EMMC存储阵列的工作时序；
所述数据处理单元，用于以500MHz的时钟频率将一个A/D转换模块的第一个周期的12bit数据放入寄存器；第二个周期数据的高4位与第一周期的12bit数据拼凑成16bit数据输出，且数据放入寄存器替换原数据；第三周期的高8bit数据与第二周期剩下的低8bit拼凑成16bit数据输出，且数据放入寄存器替换原数据；第四周期的12bit数据与第三周期剩下的低4bit拼凑成16bit数据，输出到一个单口RAM中；由此将每个A/D转换模块输出的12bit数据转换为16bit数据，分别写入对应的单口RAM中，
所述四个单口RAM，用于分别存储经过数据处理单元处理后的四个A/D转换模块输出的16bit数据，其中两个单口RAM以相同的速率8bit位宽，一共16bit数据写入第一DDR芯片，其中的高8位和低8位分别对应第一个A/D转换模块和第二个A/D转换模块输出的数据；另外两个单口RAM以相同的速率8bit位宽，一共16bit数据写入第二DDR芯片，其中的高8位和低8位分别对应第三个A/D转换模块和第四个A/D转换模块输出的数据；
所述转发单元，用于以16bit位宽50MHz的时钟频率从第一DDR3芯片读取数据，进行高8位和低8位分离后，分别写入第一EMMC存储芯片和第二EMMC存储芯片中；同时以16bit位宽50MHz的时钟频率从第二DDR3芯片读取数据，进行高8位和低8位分离后，分别写入第三EMMC存储芯片和第四EMMC存储芯片中；
所述双口RAM包括两个存储区域空间：RAM_1和RAM_2，所述RAM_1和RAM_2从每个EMMC存储芯片中交替读出数据，然后交替传输数据至上位机。
8.根据权利要求7所述的无人机载极化干涉合成孔径雷达的高速信号采集存储系统，其特征在于，所述数据接口采用USB3.0协议，包括一个FIFO缓冲区，用于缓存双口RAM发送的数据，然后转发至上位机进行存储。
9.根据权利要求8所述的无人机载极化干涉合成孔径雷达的高速信号采集存储系统，其特征在于，所述RAM_1和RAM_2从每个EMMC存储芯片中交替读出数据，然后交替传输数据至上位机，具体包括：
当读取第一EMMC存储芯片的数据时，第一EMMC存储芯片的第一块数据以8bit每周期的速率传输出来写入RAM_1中；传输结束后，第二块数据以8bit每周期的速率传输出来开始写入RAM_2中；
当USB3.0传输条件满足时，所述RAM_1中的数据以16bit每周期的速率写入数据接口的FIFO缓冲区；传输结束后，所述第一EMMC存储芯片的第三块数据以8bit每周期的速率写入RAM_1中，当USB3.0传输条件满足时，所述RAM_2的数据以16bit每周期的速率写入数据接口的FIFO缓冲区；传输结束后，所述第一EMMC存储芯片的第四块数据以8bit每周期的速率写入RAM_2中；对于第一EMMC存储芯片中的其它数据块，依次执行该步骤，直至第一EMMC存储芯片的所有数据读取完毕。
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