CN103336277A - 微型调频连续波实时sar成像系统 - Google Patents

Abstract

本发明公开了一种微型调频连续波实时SAR成像系统，包括雷达前端、A/D采集模块、FPGA主控模块、命令通信模块、数据存储模块、数据发送模块和接收主机。A/D采集模块完成对雷达回波的模数转换，FPGA主控模块完成对系统各单元的控制及各种运算任务，命令通信模块用于接收雷达前端的惯性导航参数，并将调节命令反馈至雷达前端，数据存储模块用于存储FPGA主控模块生成的临时数据，数据发送模块用于将运算结果传至接收主机显示。本发明能够完成在无人机或小型航天器平台上实现每秒生成一幅分辨率为0.5m×0.5m，大小为2048×2048的实时图像，具有结构简单、体积较小、功耗低和硬件可靠性增强的优点，可应用于雷达、导弹、遥感等领域。

Description

微型调频连续波实时SAR成像系统

技术领域

本发明属于图像处理技术领域，更进一步涉及数字信号处理技术领域中的一种微型调频连续波实时SAR成像系统。本发明利用FPGA实现基于调频连续波的实时合成孔径雷达(Synthetic aperture radar SAR)成像技术，可实现在雷达、导弹、遥感等领域中进行数据实时采集、处理以及高分辨率成像。

背景技术

随着合成孔径雷达(SAR)成像技术研究的不断深入和大规模集成电路技术的飞速发展，短程实时SAR成像系统成为了各国探索和发展的热点。实时SAR成像系统需要在保证高成像质量的前提下尽量减小体积、重量和功耗。实时SAR成像系统将有助于减少对载体的空间和负荷的需求，有利于增加载体的机动性、灵活性和续航能力。

西安电子科技大学提出的专利申请“基于FPGA的调频连续波小型SAR成像系统”(专利申请号201210011013.X，公开号CN102590811A)公开了一种实时SAR成像系统。该系统包括雷达前端、采集预处理单元.信号处理单元、接收主机四部分。雷达前端发射调频连续波，接收目标反射的回波并将回波传送至采集预处理单元，采集预处理单元将雷达回波转换成数字信号并将数字信号传送至信号处理单元，信号处理单元将数字信号处理，得出成像数据，将成像数据传送至接收主机，接收主机将成像数据绘图并在显示器上显示实时图像。该专利申请仍然存在的不足是：首先，由于该系统使用两片信号处理板，集成了FPGA与DSP两种信号处理器，由此导致系统结构复杂、体积大、功耗高。其次，该系统使用两片信号处理板，信号处理板之间通过接插件连接，处理板与处理板之间传输数据时容易受到外界干扰，而造成数据失真。再次，该系统使用FPGA与DSP依次对数据进行处理，处理过程时间较长，造成数据延时较大，实时性较低。

发明内容

本发明的目的在于克服上述现有技术的不足，提供一种基于FPGA的微型调频连续波实时SAR成像系统，以在满足大数据量运算需要的条件下避免使用多片FPGA、DSP或多个板卡，减小了系统的体积、重量和功耗，能够完成在无人机或小型航天器平台上实现每秒生成一幅分辨率为0.5m×0.5m，大小为2048×2048的实时图像。

本发明包括雷达前端、A/D采集模块、FPGA主控模块、命令通信模块、数据发送模块、数据存储模块和接收主机；所述的雷达前端通过SMA接口连接A/D采集模块。所述的A/D采集模块通过LVDS接口连接FPGA主控模块，所述的命令通信模块通过航空接插件连接雷达前端，所述的FPGA主控模块通过数字接口连接数据发送模块，所述的数据存储模块通过数字接口连接FPGA主控模块，所述的数据发送模块通过数字接口连接FPGA主控模块，所述的接收主机通过差分串口连接数据发送模块。

所述的雷达前端，用于发射调频连续波，接收目标反射回波并传送至A/D采集模块，将惯性导航信息传送至命令通信模块，并接收命令通信模块回传的指令。

所述的A/D采集模块，用于对前端的调频连续波模拟信号进行采样，将其转变成数字信号，并将采样后的数据送给FPGA主控模块进行处理。

所述的命令通信模块，用于接收雷达前端发送的惯性导航参数，并将FPGA反馈的增益调节信号与发射机开机指令传给雷达前端。

所述的FPGA主控模块，用于完成数据整理功能、命令解算功能、距离向脉冲压缩功能和成像运算功能；数据整理功能实现对接收到的数字化回波信号进行整理，命令解算功能实现对接收到的惯性导航参数进行串并转换、校验，距离向脉冲压缩功能实现根据处理后的导航参数完成距离向脉冲压缩，成像运算功能实现对距离向脉冲压一缩数据进行多普勒调频率运算、多普勒中心估计和方位向脉冲压缩处理，以获得成像结果数据。

所述的数据存储模块，用于存储FPGA主控模块生成的临时数据。

所述的数据发送模块，用于接收FPGA主控模块传送来的图像数据，并将数据通过一对串口差分数据线发送至接收主机。

所述的接收主机，用于接收成像结果数据，通过界面显示程序对接收到的成像数据进行绘图，并在显示器上实时显示图像。

本发明与现有技术相比具有以下优点：

第一，本发明的控制和信号处理以FPGA为核心，完成距离向脉冲压缩，多普勒调频率运算、多普勒中心估计和方位向脉冲压缩，充分利用了FPGA并行运算能力强的特点，克服了现有技术由于使用多片FPGA、多个DSP、多块板卡而造成的系统结构繁杂、体积较大、功耗高的缺点，使得本发明结构简单，体积较小，功耗低，硬件可靠性增强。

第二，由于本发明充分利用了FPGA并行运算能力强的特点，使得系统只包含一片信号处理板，所有数据均在板卡内传输，克服了现有技术由于使用多块板卡而造成系统抗外界干扰能力低的缺点，提高了本发明对外界的抗干扰能力。

第三，由于本发明的控制和信号处理全部由FPGA实现，克服了现有技术由于使用FPGA与DSP依次对数据进行处理，造成的处理过程时间较长、数据延时较大、系统实时性较低的缺点，提高了本发明的实时性能。

附图说明

图1为本发明的结构框图；

图2为本发明命令通信模块与FPGA的连接示意图；

图3为本发明A/D采集模块与FPGA的连接示意图；

图4为本发明数据存储模块与FPGA的连接示意图。

具体实施方式

下面结合附图对本发明做进一步的描述。

参照附图1，本发明包括雷达前端、A/D采集模块、命令通信模块、FPGA主控模块、数据存储模块、数据发送模块、接收主机。

雷达前端与A/D采集模块单向连接，与命令通信模块双向连接。雷达前端主要完成两项功能：一是向目标发射调频连续波，接收目标反射回波并传送至A/D采集模块；二是将GPS惯性导航信息传送至命令通信模块，并接收命令通信模块回传的指令。

A/D采集模块采用高速模数转换芯片，在本发明的实施例中采用的芯片型号为AD9626。该芯片单通道最高采样速率达250MHz，采样位数为12位，提供单端模式和交互模式以供选择。模数转换AD9626芯片与FPGA主控模块双向连接，用于接收FPGA的配置信息，在单端模式下对雷达前端的回波信号采样，并将采样数据传递至FPGA主控模块。

命令通信模块，在本发明的实施例中采用阻抗连续性好的航空接插件J30_37ZKW_J与雷达前端连接，且由螺丝固定，保证在载体平台震动情况下的信号稳定性和可靠性。命令通信模块与FPGA主控模块双向连接，用于接收雷达前端发送的惯性导航参数，并将FPGA反馈的增益调节信号与发射机开机指令传给雷达前端。

FPGA主控模块完成对系统各单元的控制及各种运算任务，主要的功能包括命令解算功能、数据整理功能、距离向脉冲压缩功能和成像运算功能。

命令解算功能，主要包括三方面：一是接收命令通信模块的惯性导航参数，对其进行串并转换、校验、解算；二是系统上电工作后进行计时，满足计时条件时将发射机开机指令设置为有效，并通过命令通信模块将开机指令传送至雷达前端；三是对A/D采集模块传送的数据进行判断，生成增益调节信号，并通过命令通信模块将增益调节信号传送至雷达前端。

数据整理功能，主要实现对A/D采集模块传送的回波数据进行整理。A/D采集模块传送的回波数据是无符号数，FPGA将接收到的无符号数转变成有符号数，数据位宽由12位扩展至16位，并将每个重频时间内的数据点数截取至16384点，最终对数据进行时域转换。

距离向脉冲压缩功能，主要实现对经过整理后的数据进行滤波、16384点FFT运算以及场景截取运算。场景截取根据解算后的惯性导航参数来进行运算，计算获得场景中心点位置，将距离向脉冲压缩结果中的2048点场景信息截取出来，并将数据以每列2048点的格式传递给数据存储模块。

成像运算功能，主要实现读取数据存储模块存储的数据并进行后续成像处理。数据存储模块中的数据以每列2048点的格式存储，积累512列后FPGA将结果读取出来，该结果作为一个子孔径的数据，对该子孔径数据根据DDRII SDRAM快速转置算法实现数据转置。转置后的数据按方位向512点排列，进行多普勒调频率运算、多普勒中心估计和方位向脉冲压缩处理，并获得成像结果数据。最终将成像结果数据进行并串转换、添加帧头和添加帧尾，组成数据包，传递至数据发送模块。

本发明的实施例中，FPGA主控模块采用现场可编程门列阵XC6VLX240T芯片，该芯片的查找表ALUTs数量达241152个，用户可用引脚为720个，支持各种单端和差分标准，存储器资源为14.9Mbit，非常适合复杂时序逻辑的设计与数字信号处理。该FPGA主控模块与数据发送模块双向连接，用于将成像结果数据通过数据发送模块传送至接收主机。

数据存储模块，采用两片存储芯片DDRII SDRAM，在本发明的实施例中采用的芯片型号为MT47H64M16，该芯片支持16bit的数据位宽，存储深度为1Gbit。用于将FPGA主控模块对雷达回波数据进行距离向处理后的结果进行临时存储，该结果以每列2048点的格式存入数据存储模块，积累512列后作为一个子孔径的数据，该子孔径数据用于FPGA主控模块进行的后续方位向处理。

本发明的实施例中，数据发送模块采用串口SN65HVD05芯片，该芯片支持高达40Mbps的波特率，最小差分输出电压为2.5V，支持ANSI TIA和EIA-485-A标准。该数据发送模块通过一对串口差分数据线与接收主机相连，用于接收FPGA主控模块的数据并传递至接收主机。

接收主机与数据发送模块单向连接，用于接收成像结果数据，通过界面显示程序对接收到的成像结果数据绘图，并在显示器上实时显示图像。

参照附图2，对命令通信模块与FPGA的连接做详细的描述。

命令通信模块与现场可编程门列阵FPGA之间通过两对串口差分数据线、七个单端数据线、一组电源线和地线进行连接。两对串口差分数据线分别表示为：RS422_A/RS422_B和RS422_Y/RS422_Z。其中RS422_A/RS422_B表示一对串口差分输入信号，用于接收从雷达前端传送来的串口数据并传递至FPGA主控模块；RS422_Y/RS422_Z表示一对串口差分输出信号，用于接收从FPGA主控模块发出的串口数据并传递至雷达前端。七个单端数据线分别表示为：agc[1]、agc[0]、TRIG、FIRE2、FPGA_SC1、FPGA_SC2和FPGA_SC4。其中，agc[1]、agc[0]分别表示增益调节信号的高位和低位，TRIG表示重频信号，FIRE2表示发射机开机指令，FPGA_SC1、FPGA_SC2和FPGA_SC4表示预留信号，作为备用。电源线表示为：+5V，为提供5V电压的电源线，由于微型SAR系统的空间限制，无法为系统定制底板，本发明用雷达前端通过5V电源线给系统供电。地线表示为：GND，为提供电流回路的共地线，用于雷达前端给系统提供电流回路，使得雷达前端与系统处于同一个地平面。

一对串口差分数据线RS422_A/RS422_B，用差分线与现场可编程门列阵FPGA中的一对差分输入引脚相连。一对串口差分数据线RS422_Y/RS422_Z，用差分线与现场可编程门列阵FPGA中的一对差分输出引脚相连。三个单端数据线agc[1]、agc[0]和FIRE2，用单端线与现场可编程门列阵FPGA中的三个普通输出引脚相连。四个单端数据线TRIG、FPGA_SC1、FPGA_SC2和FPGA_SC4，用单端线与现场可编程门列阵FPGA中的四个普通输入引脚相连。

参照附图3，对A/D采集模块与FPGA的连接做详细的描述。

A/D采集模块的每块模数转换AD9626芯片与现场可编程门列阵FPGA之间采用五个单端控制线、十二个单端数据线进行连接。五个单端控制线分别表示为：RESET、CSB、SDIO、SCLK和DCO-。其中RESET表示复位信号，CSB表示片选信号，控制读写周期，SDIO表示串行数据输入/输出双向信号，SCLK表示串口读写时钟信号，DCO-表示输出总线数据的随路时钟信号。十二个单端数据线表示为Port A[11:0]，表示输出数据总线，是模数转换AD9626芯片采样数据的输出端口。

四个单端控制线RESET、CSB、SDIO和SCLK，用单端线与现场可编程门列阵FPGA中的四个普通输出引脚连接。一个单端控制线DCO-，用单端线与现场可编程门列阵FPGA中的一个普通输入引脚相连。十二个单端数据线PortA[11:0]，用单端线与现场可编程门列阵FPGA中的十二个普通输入引脚相连。

参照附图4，对数据存储模块与FPGA的连接做详细的描述。

数据存储模块中的每片MT47H64M16芯片与现场可编程门列阵FPGA之间采用五个单端控制线、一对差分时钟线、十六个单端地址线、十六个单端数据线和两对差分数据探针线进行连接。五个单端控制线分别表示为：CKE、CS#、RAS#、CAS#和WE#。其中CKE表示时钟的使能信号，CS#表示片选信号，RAS#、CAS#和WE#表示控制信号，用于发送控制芯片的读写命令。一对差分时钟线表示为CK+/CK-，用于给芯片提供时钟信号。十六个单端地址线表示为：BA[2:0]和A[12:0]。其中BA[2:0]提供存储bank的地址，用于寻址芯片内任意一个存储bank，A[12:0]提供存储单元的行地址与列地址，用于寻址存储bank内任意一个存储单元。十六个单端数据线表示为DQ[15:0]，用于现场可编程门列阵FPGA与存储芯片MT47H64M16之间的数据交换。两对差分数据探针线分别表示为：LDQS+/LDQS-和HDQS+/HDQS-。LDQS+/LDQS-提供DQ[15:0]数据中低八位数据的时钟，HDQS+/HDQS-提供DQ[15:0]数据中高八位数据的时钟。

五个单端控制线CKE、CS#、RAS#、CAS#和WE#，用单端线与现场可编程门列阵FPGA中的五个普通输出引脚相连。一对差分时钟线为CK+/CK-，用差分线与现场可编程门列阵FPGA中的一对差分输出引脚相连。十六个单端地址线为A[12:0]和BA[2:0]，用单端线与现场可编程门列阵FPGA中的十六个普通输出引脚相连。十六个单端数据线DQ[15:0]，用单端线与现场可编程门列阵FPGA中的十六个普通双向引脚相连。两对差分数据探针线LDQS+/LDQS-和HDQS+/HDQS-，用差分线与现场可编程门列阵FPGA中的两对差分双向引脚相连。

本发明实施例的工作原理如下：

系统连接。用航空接插件J30_37ZKW_J将雷达前端与命令通信模块连接，用同轴电缆通过SMA接口将雷达前端与A/D采集模块连接，在信号处理板上用自定义总线将A/D采集模块与FPGA主控模块连接，采用串口芯片SN65HVD05通过一对串口差分线将FPGA主控模块与接收主机连接。

系统供电。由FPGA主控模块发起对模数转换AD9626芯片的配置，配置完成后模数转换AD9626芯片开始采样回波数据。同时，命令通信接口接收雷达前端的惯性导航参数传送至FPGA主控模块，并接收FPGA主控模块的反馈调节指令和发射机开机指令回传至雷达前端。FPGA主控模块接收采集到的回波数据和惯性导航参数，进行参数解算，生成增益调节命令和发射机开机指令。同时，FPGA主控模块对数据进行距离向脉冲压缩运算，并将脉冲压缩后的数据以每列2048点的格式存入到存储模块。存储模块将从FPGA主控模块接收的数据积累512列之后，将数据结果传递给FPGA主控模块。FPGA主控模块对数据结果根据DDRII SDRAM快速转置算法实现数据转置，并对转置后的数据进行多普勒调频率运算、多普勒中心估计和方位向脉冲压缩处理。FPGA主控模块将处理完成后的数据进行并串转换、添加帧头和添加帧尾，组成数据包，并将数据包传递至数据发送模块。数据发送模块将数据包通过一对串口差分数据线发送至接收主机。接收主机通过界面显示程序对接收到的成像结果数据进行绘图，并在显示器上实时显示图像。

Claims (5)

1.一种微型调频连续波实时SAR成像系统，包括雷达前端、A/D采集模块、FPGA主控模块、命令通信模块、数据发送模块、数据存储模块和接收主机，所述的雷达前端通过SMA接口连接A/D采集模块，所述的A/D采集模块通过数字接口连接FPGA主控模块，所述的命令通信模块通过航空接插件连接雷达前端，所述的FPGA主控模块通过数字接口连接数据发送模块，所述的数据存储模块通过数字接口连接FPGA主控模块，所述的数据发送模块通过数字接口连接FPGA主控模块，所述的接收主机通过差分串口连接数据发送模块；其中：

所述的雷达前端，用于发射调频连续波，接收目标反射回波并传送至A/D采集模块，将惯性导航信息传送至命令通信模块，并接收命令通信模块回传的指令；

所述的A/D采集模块，用于对前端的调频连续波模拟信号进行采样，将其转变成数字信号，并将采样后的数据送给FPGA主控模块进行处理；

所述的命令通信模块，用于接收雷达前端发送的惯性导航参数，并将FPGA反馈的增益调节信号与发射机开机指令传给雷达前端；

所述的FPGA主控模块，用于完成数据整理功能、命令解算功能、距离向脉冲压缩功能和成像运算功能；数据整理功能实现对接收到的数字化回波信号进行整理，命令解算功能实现对接收到的惯性导航参数进行串并转换、校验，距离向脉冲压缩功能实现根据处理后的导航参数完成距离向脉冲压缩，成像运算功能实现对距离向脉冲压缩数据进行多普勒调频率运算、多普勒中心估计和方位向脉冲压缩处理，以获得成像结果数据；

所述的数据存储模块，用于存储FPGA主控模块生成的临时数据；

所述的数据发送模块，用于接收FPGA主控模块传送来的图像数据，并将数据通过一对串口差分数据线发送至接收主机；

所述的接收主机，用于接收成像结果数据，通过界面显示程序对接收到的成像数据进行绘图，并在显示器上实时显示图像。

2.根据权利要求1所述的微型调频连续波实时SAR成像系统，其特征在于，所述的A/D采集模块采用两片模数转换AD9626芯片。

3.根据权利要求1所述的微型调频连续波实时SAR成像系统，其特征在于，所述的FPGA主控模块，采用现场可编程门列阵XC6VLX240T芯片，通过34条数据线与A/D采集模块连接。

4.根据权利要求1所述的微型调频连续波实时SAR成像系统，其特征在于，所述的数据存储模块，采用存储器件MT47H64M16芯片，通过16条数据线与16条地址线与FPGA主控模块连接。

5.根据权利要求1所述的微型调频连续波实时SAR成像系统，其特征在于，所述的数据发送模块，采用串口SN65HVD05芯片，通过一对串行差分数据线与接收主机连接。

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