CN110530528A - 一种像元电路及其行选方法、行选逻辑电路 - Google Patents

Abstract

本发明公开一种像元电路及其行选方法、行选逻辑电路，涉及非制冷红外焦平面阵列技术领域。其中，像元电路包含M列由N+1行的像元单元组成的像元阵列，任意一列中每行的像元单元都包括一个电阻及与电阻串连的至少一个开关；其中，M、N均为自然数且M≥1，N≥0；同一列中所有电阻均串联连接形成一个电阻串；同一列奇数行的像元单元中的电阻的第二端与第二电位之间连接第二开关；同一列偶数行的像元单元中的电阻的第二端与第一电位之间连接第一开关；同一列中每行的像元单元中的电阻在行选通电信号控制的开关的选择下，与第一电压和/或第二电压连接；采用本发明公开的电路，开关数量减半，不仅节省了电路面积而且还减小了寄生电容负载。

Description

一种像元电路及其行选方法、行选逻辑电路

技术领域

本发明涉及非制冷红外焦平面阵列技术领域，具体涉及一种像元电路及其行选方法、行选逻辑电路。

背景技术

近年来，随着传感器工艺的发展及读出电路技术的进步，在保持较好的噪声性能的前提下，实现较小的热响应时间常数及较高的帧频逐渐成为可能。在轨道交通、车载等应用场景中，高帧频的成像针对高速运动的目标物体，可以获得更加丰富的动态信息。

那读出电路的帧频与哪些因素有关呢？假设有一个M列×N行个像素的红外图像传感器且以行扫描的方式进行读出，则一共有M列读出电路，M列读出电路在每一个行周期内对该行的所有M列电路进行读出，一共进行N个行周期完成1帧完整画面的读出，那么完成一帧完整画面读出所需要的时间就是N*行周期时间，最终得到读出电路的帧频的公式为frame＝1/N*行周期时间；则决定读出电路帧频的因素为N*行周期时间；进一步地，读出电路中的噪声、开关数量、寄生电容、切换速度等都会影响行周期时间。

如图1所示，展示了传统像元电路中一列像元阵列的连接方式示意图及对应的时序图；每行的像元单元都包括一个电阻及与电阻串连的两个开关，与电阻串连的两个开关相同且受同一个行选通电信号驱动；在逐行扫描的读出模式下，不同行的像元电阻在行选通电信号控制的开关的选择下，连接到偏压VDET及读出电压VROIC之间；但是传统非制冷红外图像传感器的像元电路中的开关较多；开关越多，由开关引入的寄生电容负载越大，电路所需要的建立稳定的时间就越长，严重浪费了读出完整画面所需要的时间，导致电路的噪声性能变差，严重影响了读出电路的帧频。

发明内容

为了解决现有技术中存在的问题，本发明实施例提供了一种像元电路及其行选方法、行选逻辑电路。

本申请实施例的第一方面提供了一种像元电路，包括：

包含M列由N+1行的像元单元组成的像元阵列，任意一列中每行的像元单元都包括一个电阻及与所述电阻串连的一个开关；其中，M、N均为自然数且M≥1，N≥0；

同一列中所有电阻均串联连接形成一个电阻串；

同一列奇数行的像元单元中的电阻的第二端与第二电位之间连接第二开关；同一列偶数行的像元单元中的电阻的第二端与第一电位之间连接第一开关；

同一列中每行的像元单元中的电阻在行选通电信号控制的开关的选择下，与所述第一电压和/或所述第二电压连接。

在一些实施例中，所述同一列中每行的像元单元中的电阻在行选通电信号控制的开关的选择下，与所述第一电压和/或所述第二电压连接具体包括：接收与一列中像元单元数量相同的一系列的所述行选通电信号；所述行选通电信号分别驱动各行的像元单元中的开关；当所述开关在所述行选通电信号的驱动下闭合，与所述第一电压和/或所述第二电压连接；同一列中与任意一电阻相连的两个开关受同一时序的所述行选通电信号的驱动。

在一些实施例中，所述行选通电信号分别驱动各行像元单元中的开关具体包括：所述行选通电信号按照奇偶行的划分分别驱动各奇/偶数行像元单元中的开关。

本申请实施例的第二方面提供了一种像元电路的行选方法，包括：

在包含M列由N+1行的像元单元组成的像元阵列中，设置任意一列中每行的像元单元包括一个电阻及与所述电阻串连的至少一个开关；其中，M、N均为自然数且M≥1，N≥0；

将同一列中所有电阻均串联连接形成一个电阻串；

将同一列奇数行的像元单元中的电阻的第二端与第二电位之间连接第二开关；将同一列偶数行的像元单元中的电阻的第二端与第一电位之间连接第一开关；

同一列中每行的像元单元中的电阻在行选通电信号控制的开关的选择下，与所述第一电压和/或所述第二电压连接。

接收与一列中像元单元数量相同的一系列的所述行选通电信号；所述行选通电信号按照奇偶行的划分分别驱动各奇/偶数行像元单元中的开关；当所述开关在所述行选通电信号的驱动下闭合，与所述第一电压和/或所述第二电压连接；同一列中与任意一电阻相连的两个开关受同一时序的所述行选通电信号的驱动。

本申请实施例的第三方面提供了一种行选逻辑电路，包括：

所述行选逻辑电路包含P个子行选逻辑电路；其中，P为自然数且P≥1；

所述子行选逻辑电路至少包括行选控制信号端；所述行选控制信号端根据接收到的触发信号生成一电信号；所述电信号经过处理后生成行选通电信号；所述行选通电信号用于驱动像元阵列中像元单元的开关。

在一些实施例中，当P＝X+1时，所述行选逻辑电路具体包含X+1行子行选逻辑电路；其中，X为自然数且X≥0；

第2行至第X+1行的所述子行选逻辑电路中还包括一个或门；

第2行至第X行子行选逻辑电路中，所述或门的一个输入端输入该行行选控制信号端输出的电信号，另一个输入端输入下一行子行选逻辑电路包含的行选控制信号端输出的电信号；所述或门的输出端输出该行的行选通电信号；

将第2行子行选逻辑电路中所述行选控制信号端输出的电信号作为第1行的行选通电信号；

第X+1行子行选逻辑电路包括两个行选控制信号端，所述两个行选控制信号端的输出端分别与所述或门的两个输入端连接；所述或门输出端输出第一子行选通电信号；将所述两个行选控制信号端中的一个行选控制信号端输出的电信号作为第二子行选通电信号；将所述第一子行选通电信号和所述第二子行选通电信号作为第X+1行的行选通电信号。

在一些实施例中，所述行选控制信号端包括D触发器、延迟单元和与门；所述行选控制信号端中的所述D触发器的输入端接收触发信号。

在一些实施例中，当P＝Y/2+1时，所述行选逻辑电路具体包含Y/2+1组子行选逻辑电路；其中，Y为偶数；

第1组至第Y/2组的子行选逻辑电路可输出一奇数行行选通电信号和一偶数行行选通电信号；

所述第1组至第Y/2组的子行选逻辑电路中还包括第二数据选择器；

所述第二数据选择器的一个输入端与该组行选控制信号端的输出端连接，另一个输入端与下一组子行选逻辑电路包含的行选控制信号端的输出端连接；将该组行选控制信号端输出的电信号作为所述奇数行行选通电信号；所述第二数据选择器的输出端输出所述偶数行行选通电信号。

优选地，第2组至第Y/2组的子行选逻辑电路中还包括第一数据选择器；

所述第一数据选择器的一个输入端与该组上一组的子行选逻辑电路包含的D触发器的输出端连接，另一个输入端与该组下一组的子行选逻辑电路包含的D触发器的输出端连接；所述第一数据选择器的输出端与该组子行选逻辑电路包含的行选控制信号端的一输入端连接。

优选地，所述数据选择器为2选1数据选择器。

本发明的有益效果为：本发明公开了一种像元电路，电路中的开关数量减半，不仅节省了电路面积而且还减小了寄生电容负载；并且根据行选逻辑电路输出的行选通电信号分奇偶行获取完整的一帧图像，使得扫描速度加倍，可以获得更高的成像帧频。

附图说明

为了更清楚的说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是传统像元电路中一列像元阵列的连接方式示意图及对应的时序图；

图2是根据本申请的一些实施例所示的一种像元电路中一列像元阵列的连接示意图及对应的时序图；

图3-图4是根据本申请的一些实施例所示的一种行选逻辑电路示意图及对应的时序图；

图5-图6是根据本申请的一些实施例所示的一种行选逻辑电路示意图及对应的时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

基于像元电阻的微测辐射热计传感器是当前主流的非制冷红外图像传感器类型。像素内使用MEMS技术制备的微桥结构上有氧化钒或非晶硅材料的像元电阻层，且通过细长的桥臂实现与衬底的热绝缘及电连接。外部辐射被桥面吸收后引起像元电阻的温度及阻值改变，被读出电路进一步转化为电流电压信号并输出，获得目标物体的温度图像。微测辐射热计传感器可以等效为一阶热容及热阻并联的热学元件，其响应速度取决于热响应时间常数，即等效热容及热阻的乘积。由于传感器热阻与温度响应率成正比，提高热阻通常可以获得更好的噪声性能，非制冷红外传感器的帧频与噪声性能的设计必须进行折中。不同于可见光图像传感器，非制冷红外传感器的敏感元件为像元电阻，其输出不能像光电二极管的光电流一样进行直接叠加；另一方面，非制冷红外图像传感器焦平面阵列上的像元电阻在同一列内，通常采用共享MEMS桥墩连接点的方式，以增加像元有效面积，因此读出时必须考虑寄生电容及开关电阻的影响，以及像元电阻自加热效应的影响，避免相邻像元之间发生串扰。

参见图1，展示了传统像元电路中一列像元电阻连接选通方式示意图及对应的时序图；在逐行扫描的读出模式下，不同行的像元电阻在行选通电信号控制的MOS开关的选择下，连接到偏压VDET及读出电压VROIC之间；通常偏压VDET为整个非制冷红外图像传感器像素阵列共享的电源或地，具有较低的内阻及较强的驱动能力，而VROIC为每列各自的读出偏置电压，驱动能力较弱，较大的容性负载会影响读出信号切换时的信号建立时间及稳定速度。

具体地，当第i行选通时，行选通电信号Si(0≤i≤N且i、N均为自然数；i从0到N依次切换)控制开关导通，像元电阻Ri(0≤i≤N且i、N均为自然数)的第一端(上端)连接到VDET，第二端连接到VROIC。在i从0到N依次切换时，保持像元电阻串的第一端未选通的像元电阻的两端电位都是VDET，而电阻串的第二端(下端)已选通的电阻的两端电位都是VROIC，每一次切换行选时VROIC的寄生电容电阻负载只有1个像元电阻的变化，可以保持较快的稳定速度。

现有技术中，传统非制冷红外图像传感器的像元电路设计的每个像元电阻都有至少1个开关连接到VROIC，开关的寄生电容会影响VROIC的稳定速度。因此在较大面阵时，为了保证读出速度，需要减小开关的尺寸以减小寄生电容，造成开关导通电阻的增加，这样会一定程度上牺牲噪声性能。

为了克服上述的问题，本申请的一些实施例公开了一种像元电路，包含M列由N+1行的像元单元组成的像元阵列，任意一列中每行的像元单元都包括一个电阻及与所述电阻串连的至少一个开关；其中，M、N均为自然数且M≥1，N≥0；

同一列中所有电阻均串联连接形成一个电阻串；

同一列奇数行的像元单元中的电阻的第二端与第二电位之间连接第二开关；同一列偶数行的像元单元中的电阻的第二端与第一电位之间连接第一开关；

同一列中每行的像元单元中的电阻在行选通电信号控制的开关的选择下，与所述第一电压和/或所述第二电压连接。

所述同一列中每行的像元单元中的电阻在行选通电信号控制的开关的选择下，与所述第一电压和/或所述第二电压连接具体包括：接收与一列中像元单元数量相同的一系列的所述行选通电信号；所述行选通电信号分别驱动各行的像元单元中的开关；当所述开关在所述行选通电信号的驱动下闭合，与所述第一电压和/或所述第二电压连接；同一列中与任意一电阻相连的两个开关受同一时序的所述行选通电信号的驱动。

所述行选通电信号分别驱动各行像元单元中的开关具体包括：所述行选通电信号按照奇偶行的划分分别驱动各奇/偶数行像元单元中的开关；

需要说明的是，在像元电路中，在第1行到第N行电阻(R0,R1……RN-1)是每个电阻串联一个开关(S0,S1……SN-1)，但是第N+1行电阻RN串联两个开关(SN、SN+1)。

相应地，第1行至第N行的像元单元中的电阻在行选通电信号控制的开关的选择下，与所述第一电压或所述第二电压连接；第N+1行的像元单元中的电阻在行选通电信号控制的开关的选择下，与所述第一电压和所述第二电压连接；

具体地，第一电压为偏压VDET；第二电压为读出电压VROIC；

优选地，电阻为像元电阻。

具体地，如图2所示，为本申请的一种像元电路中一列像元阵列的连接示意图及对应的时序图；

像元电路中一列像元阵列中的像元电阻通过上下共享桥墩连接的方式形成一个电阻串。对于偶数行的电阻R2k(k＝0，1，…(N-1)/2)，其下端通过S2k(k＝0，1，…(N-1)/2)控制的开关连接到VROIC，上端通过S2k+1(k＝0，1，…(N-1)/2)控制的开关连接到VDET；对于奇数行的电阻R2k+1(k＝0，1，…(N-1)/2)，其上端通过S2k+2控制的开关连接到VROIC，下端通过S2k+1控制的开关连接到VDET；

在本申请的一些实施例中，完整的一帧有N+1行；相应地，由于像元电阻通过上下共享桥墩连接的方式形成一个电阻串且基于奇偶行进行行选，当每次切换行选通电信号Si时，VROIC的负载只有两个像元电阻的变化，奇数行的像元电阻和偶数行的像元电阻会在两个子帧内分别滚动读出，即将完整的一帧分为两个子帧，前半帧是偶行像元，后半帧是奇行像元；前半帧内，行选通电信号Si依次控制开关将像元电阻R0，R2…RN-1共(N+1)/2个电阻选中，每次选中后，都能保持电阻串上侧电位是VDET，下侧电位是VROIC；后半帧内，行选通电信号Si依次控制开关将像元电阻RN，RN-2…R1共(N+1)/2个电阻选中，每次选中后，都能保持电阻串上侧电位是VROIC，下侧电位是VDET。连接到VROIC上的开关数目从传统结构的N+1个，减少到了(N+3)/2个，每个像元电阻所需的开关也从2个减少到1个。

需要说明的是，本发明上下文提及的开关，一般是指本领域普遍采用的MOS管。

这种列像元阵列中像元电阻连接选通方式及对应的读出方式带来的好处主要有两点：第一，由于开关数目的减少，VROIC的寄生电容负载减小了，提高了行间切换的稳定速度，且可以通过增加开关尺寸以减小导通串联电阻，提高传感器的电压响应率；第二，在同样的读出速率下，该读出方法获得完整一帧图像的时间与传统方式相同，但获取方式从逐行滚动获取变成了分奇偶行的隔行滚动获取并将两个子帧拼接，两个子帧也可以认为是分辨率降低的两帧，这种方法可以用于提高帧频，在牺牲一定分辨率的情况下获得更高速的图像视频输出。

在本申请的一些实施例中，还公开了一种像元电路的行选方法，具体包括：

在包含M列由N+1行的像元单元组成的像元阵列中，设置任意一列中每行的像元单元都包括一个电阻及与所述电阻串连的至少一个开关；其中，M、N均为自然数且M≥1，N≥0；

将同一列中所有电阻均串联连接形成一个电阻串；

将同一列奇数行的像元单元中的电阻的第二端与第二电位之间连接第二开关；将同一列偶数行的像元单元中的电阻的第二端与第一电位之间连接第一开关；

同一列中每行的像元单元中的电阻在行选通电信号控制的开关的选择下，与所述第一电压和/或所述第二电压连接。

接收与一列中像元单元数量相同的一系列的所述行选通电信号；所述行选通电信号按照奇偶行的划分分别驱动各奇/偶数行像元单元中的开关；当所述开关在所述行选通电信号的驱动下闭合，与所述第一电压和/或所述第二电压连接；同一列中与任意一电阻相连的两个开关受同一时序的所述行选通电信号的驱动。

在本申请的一些实施例中，还公开了一种行选逻辑电路，包括：

所述行选逻辑电路包含P个子行选逻辑电路；其中，P为自然数且P≥1；

所述子行选逻辑电路至少包括一个行选控制信号端；所述行选控制信号端根据接收到的触发信号生成一电信号；所述电信号经过处理后生成行选通电信号。

在一个实施例中，当P＝N+1时，所述行选逻辑电路具体包含N+1行子行选逻辑电路；其中，N为自然数且N≥0；

第2行至第X+1行的所述子行选逻辑电路中还包括一个或门；

第2行至第X行子行选逻辑电路中，所述或门的一个输入端输入该行行选控制信号端输出的电信号，另一个输入端输入下一行子行选逻辑电路包含的行选控制信号端输出的电信号；所述或门的输出端输出该行的行选通电信号；

将第2行子行选逻辑电路中所述行选控制信号端输出的电信号作为第1行的行选通电信号；

第X+1行子行选逻辑电路包括两个行选控制信号端，所述两个行选控制信号端的输出端分别与所述或门的两个输入端连接；所述或门输出端输出第一子行选通电信号；将所述两个行选控制信号端中的一个行选控制信号端输出的电信号作为第二子行选通电信号；将所述第一子行选通电信号和所述第二子行选通电信号作为第X+1行的行选通电信号。

在一个实施例中，当P＝N/2+1时，所述行选逻辑电路具体包含N/2+1组子行选逻辑电路；其中，N为偶数；

第1组至第N/2组的子行选逻辑电路可输出一奇数行行选通电信号和一偶数行行选通电信号；

所述第1组至第N/2组的子行选逻辑电路中还包括第二数据选择器；

所述第二数据选择器的一个输入端与该组行选控制信号端的输出端连接，另一个输入端与下一组子行选逻辑电路包含的行选控制信号端的输出端连接；将该组行选控制信号端输出的电信号作为所述奇数行行选通电信号；所述第二数据选择器的输出端输出所述偶数行行选通电信号。

进一步地，第2组至第N/2组的子行选逻辑电路中还包括第一数据选择器；

所述第一数据选择器的一个输入端与该组上一组的子行选逻辑电路包含的D触发器的输出端连接，另一个输入端与该组下一组的子行选逻辑电路包含的D触发器的输出端连接；所述第一数据选择器的输出端与该组子行选逻辑电路包含的行选控制信号端的一输入端连接。

具体地，所述数据选择器为2选1数据选择器。

如图3-图4所示，为本申请的一些实施例所示的一种基于移位寄存器的行选逻辑电路示意图及对应的时序图；行选逻辑电路包括N+1行子行选逻辑电路，除第N+1行子行选逻辑电路包括两个行选控制信号端和一个或门外，每行子行选逻辑电路包括一个行选控制信号端和或门；需要说明的是，第1行子行选逻辑电路可以单独使用一个行选控制信号端，也可以为了节省电路面积和第2行子行选逻辑电路共用一个行选控制信号端，参考图3示例；除第N+1行、第1行外，第2行至第N行的子行选逻辑电路中或门的一个输入端为该行行选控制信号端输出的第一电信号(Pi，其中i＝1，…，N-1)；或门的另一个输入端为该行下一行选控制信号端输出的第一电信号；或门输出端输出该行的行选通电信号；具体地，行选控制信号端包括D触发器(DFF)、延迟单元和与门，与门输出端输出所在行的第一电信号；每级行选逻辑电路中的行选控制信号端连接行选时钟信号(Rclk)输入端，此外第一行子行选逻辑电路还连接行选起始信号(PreS)输入端；

需要说明的是将第2行子行选逻辑电路中所述行选控制信号端输出的电信号作为第1行的行选通电信号S0；

第N+1行子行选逻辑电路包括两个行选控制信号端，所述两个行选控制信号端的输出端分别与所述或门的两个输入端连接；所述或门输出端输出第一子行选通电信号SN；将所述两个行选控制信号端中的一个行选控制信号端输出的电信号作为第二子行选通电信号SN+1；将所述第一子行选通电信号和所述第二子行选通电信号作为第N+1行的行选通电信号。

对应地时序图中，行选起始信号PreS在时钟信号Rclk的上升沿被同步，并从下往上在偶数行D触发器DFF2k(k＝0，1，…，(N-1)/2)构成的移位寄存器链内传递，得到高电平不交叠信号S0，P2，P4，…，PN-3，PN-1；DFFN-1的输出被DFFN同步，得到SN+1。DFFN的输出再从上往下在奇数行D触发器DFF2k-1(k＝(N-1)/2，…，2，1)构成的移位寄存器链内传递，得到高电平不交叠信号PN-2，PN-4，…，P3，P1。最后通过或门逻辑得到S1＝S0+P1，Si＝Pi-1+Pi(i＝2，…，N-1)，SN＝PN-1+SN+1。

如图5-图6所示，为本申请的一些实施例所示的另一种基于移位寄存器的行选逻辑电路示意图及对应的时序图；图5中的各行D触发器(DFF)的输出Q通过一个数据选择器连接到下一行D触发器(DFF)的输入D，被所述数据选择器串联起来的各D触发器(DFF)构成移位寄存器。

其中，行选逻辑电路包括N/2+1行子行选逻辑电路，除第N/2+1行子行选逻辑电路包括行选控制信号端、第1行子行选逻辑电路包括行选控制信号端和第二数据选择器外，每行子行选逻辑电路依次包括第一数据选择器、行选控制信号端和第二数据选择器；行选控制信号端包括D触发器(DFF)、延迟单元和与门；其中，D触发器(DFF)的两个输入端分别连接第一数据选择器的输出端、行选时钟信号(Rclk)，输出端输出第二电信号；与门对应输出该行的行选通电信号；

需要说明的是，第2行至第N/2行子行选逻辑电路中的第一数据选择器的两个输入端分别为该子行选逻辑电路的前后两行子行选逻辑电路中D触发器输出端输出的第二电信号；第1行至第N/2行子行选逻辑电路中的第二数据选择器的两个输入端分别为该子行选逻辑电路中与门输出的行选通电信号和下一行子行选逻辑电路中与门输出的行选通电信号；第一数据选择器和第二数据选择器的控制信号输入端输入信号Feven。

具体地，当信号Feven为高电平时，D触发器DFF0的输出Q接DFF1的输入D，DFF1的输出Q接DFF2的输入D，依次类推，构成编号由小到大的移位寄存器序列，依次产生S0、S2、S4···SN+1行选通电信号；当信号Feven为低电平时，D触发器DFF(N+1)/2输出Q接DFF(N-1)/2的输入D，依次类推，构成编号由大到小的移位寄存器序列，依次产生SN-1，SN-3···S2行选通电信号。

相应地，在第二数据选择器的输出端，当信号Feven为高电平时，S1＝S0，S3＝S2，……SN＝SN-1；当信号Feven为低电平时，SN＝SN+1，SN-2＝SN-1，……S3＝S4，S1＝S2产生了图2中的S信号时序图。

优选地，第一数据选择器和第二数据选择器为2选1数据选择器；

如图5所示的行选逻辑电路中使用D触发器数目减少的行选逻辑，通过2选1数据选择器，控制移位寄存器中DFF的输入端，实现行选通电信号由移位寄存器输入传递到末尾后，再反向传输；结合行选逻辑电路分析得知对应的行选逻辑为先正向扫描偶数行，再反向扫描奇数行；显而易见的，可以选择更改奇偶行的扫描次序及扫描的正反顺序，如先正向扫描奇数行，再正向扫描偶数行，并不影响本专利公开的奇偶行读出方法的效果。

此外，基于本专利公开的奇偶行扫描的方法，可以改变开关的连接方式及时序，实现4帧(F0，F1，F2，F3)读出，即每帧读出4k，4k+1，4k+2，4k+3行，k为不小于0的整数以及其他的隔行读出方式。

以上，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种像元电路，其特征在于，包括：

包含M列由N+1行的像元单元组成的像元阵列，任意一列中每行的像元单元包括一个电阻及与所述电阻串连的至少一个开关；其中，M、N均为自然数且M≥1，N≥0；

同一列中所有电阻均串联连接形成一个电阻串；

同一列奇数行的像元单元中的电阻的第二端与第二电位之间连接第二开关；同一列偶数行的像元单元中的电阻的第二端与第一电位之间连接第一开关；

同一列中每行的像元单元中的电阻在行选通电信号控制的开关的选择下，与所述第一电压和/或所述第二电压连接。

2.根据权利要求1所述的像元电路，其特征在于，所述同一列中每行的像元单元中的电阻在行选通电信号控制的开关的选择下，与所述第一电压和/或所述第二电压连接具体包括：接收与一列中所述像元单元数量相同的一系列的所述行选通电信号；所述行选通电信号分别驱动各行的像元单元中的开关；当所述开关在所述行选通电信号的驱动下闭合，与所述第一电压和/或所述第二电压连接；同一列中与任意一电阻相连的开关受同一时序的所述行选通电信号的驱动。

3.根据权利要求2所述的像元电路，其特征在于，所述行选通电信号分别驱动各行像元单元中的开关具体包括：所述行选通电信号按照奇偶行的划分分别驱动各奇/偶数行像元单元中的开关。

4.一种像元电路的行选方法，其特征在于，包括：

在包含M列由N+1行的像元单元组成的像元阵列中，设置任意一列中每行的像元单元包括一个电阻及与所述电阻串连的至少一个开关；其中，M、N均为自然数且M≥1，N≥0；

将同一列中所有电阻均串联连接形成一个电阻串；

将同一列奇数行的像元单元中的电阻的第二端与第二电位之间连接第二开关；将同一列偶数行的像元单元中的电阻的第二端与第一电位之间连接第一开关；

同一列中每行的像元单元中的电阻在行选通电信号控制的开关的选择下，与所述第一电压和/或所述第二电压连接；

接收与一列中所述像元单元数量相同的一系列的所述行选通电信号；所述行选通电信号按照奇偶行的划分分别驱动各奇/偶数行像元单元中的开关；当所述开关在所述行选通电信号的驱动下闭合，与所述第一电压和/或所述第二电压连接；同一列中与任意一电阻相连的两个开关受同一时序的所述行选通电信号的驱动。

5.一种行选逻辑电路，其特征在于，包括：

所述行选逻辑电路包含P个子行选逻辑电路；其中，P为自然数且P≥1；

所述子行选逻辑电路至少包括一个行选控制信号端；所述行选控制信号端根据接收到的触发信号生成一电信号；所述电信号经过处理后生成行选通电信号；所述行选通电信号用于驱动像元阵列中像元单元的开关。

6.根据权利要求5所述的行选逻辑电路，其特征在于，当P＝X+1时，所述行选逻辑电路具体包含X+1行子行选逻辑电路；其中，X为自然数且X≥0；

第2行至第X+1行的所述子行选逻辑电路中还包括一个或门；

第2行至第X行子行选逻辑电路中，所述或门的一个输入端输入该行行选控制信号端输出的电信号，另一个输入端输入下一行子行选逻辑电路包含的行选控制信号端输出的电信号；所述或门的输出端输出该行的行选通电信号；

将第2行子行选逻辑电路中所述行选控制信号端输出的电信号作为第1行的行选通电信号；

第X+1行子行选逻辑电路包括两个行选控制信号端，所述两个行选控制信号端的输出端分别与所述或门的两个输入端连接；所述或门输出端输出第一子行选通电信号；将所述两个行选控制信号端中的一个行选控制信号端输出的电信号作为第二子行选通电信号；将所述第一子行选通电信号和所述第二子行选通电信号作为第X+1行的行选通电信号。

7.根据权利要求5所述的行选逻辑电路，其特征在于，所述行选控制信号端包括D触发器、延迟单元和与门；所述行选控制信号端中的所述D触发器的输入端接收所述触发信号。

8.根据权利要求5所述的行选逻辑电路，其特征在于，当P＝Y/2+1时，所述行选逻辑电路具体包含Y/2+1组子行选逻辑电路；其中，Y为偶数；

第1组至第Y/2组的子行选逻辑电路可输出一奇数行行选通电信号和一偶数行行选通电信号；

所述第1组至第Y/2组的子行选逻辑电路中还包括第二数据选择器；

所述第二数据选择器的一个输入端与该组行选控制信号端的输出端连接，另一个输入端与下一组子行选逻辑电路包含的行选控制信号端的输出端连接；将该组行选控制信号端输出的电信号作为所述奇数行行选通电信号；所述第二数据选择器的输出端输出所述偶数行行选通电信号。

9.根据权利要求8所述的行选逻辑电路，其特征在于，第2组至第Y/2组的子行选逻辑电路中还包括第一数据选择器；

所述第一数据选择器的一个输入端与该组上一组的子行选逻辑电路包含的D触发器的输出端连接，另一个输入端与该组下一组的子行选逻辑电路包含的D触发器的输出端连接；所述第一数据选择器的输出端与该组子行选逻辑电路包含的行选控制信号端的一输入端连接。

10.根据权利要求8或9所述的行选逻辑电路，其特征在于，所述数据选择器为2选1数据选择器。