CN110521143A

CN110521143A - 用于光调制器的驱动器

Info

Publication number: CN110521143A
Application number: CN201880016519.5A
Authority: CN
Inventors: D.A.尼尔森
Original assignee: Lockley Photonics Co Ltd
Current assignee: Lockley Photonics Co Ltd
Priority date: 2017-05-23
Filing date: 2018-05-23
Publication date: 2019-11-29
Anticipated expiration: 2038-05-23
Also published as: CN110521143B; US10423016B2; WO2018215532A1; US20180341125A1

Abstract

一种调制器驱动电路，包括：第一晶体管，其具有：连接到第一参考电压的第一输出端子、连接到调制器驱动电路的第一输出端子的第二输出端子以及控制端子；以及第二晶体管，其具有：连接到不同于第一参考电压的第二参考电压的第一输出端子、连接到调制器驱动电路的第一输出端子的第二输出端子以及控制端子。

Description

用于光调制器的驱动器

（一个或多个）相关申请的交叉引用

本申请要求对在2017年五月23日提交的名为“DRIVER FOR OPTICAL MODULATOR”的美国临时申请号62/510，211的优先权和权益，其整体内容通过引用被并入到本文中，并且还要求对在2018年五月17日提交的名为“DRIVER FOR OPTICAL MODULATOR”的美国申请号15/982，928的优先权和权益，其整体内容通过引用被并入到本文中。

技术领域

根据本发明的实施例的一个或多个方面涉及光的调制，并且更特别地涉及用于光调制器（optical modulator）的驱动器。

背景技术

用于电吸收调制器（或“EA调制器”或“EAM”或简称为“EA”）的相关技术PAM-4驱动器可以由数模转换器（DAC）和线性放大器组成，例如，如图1中所示的。可以使用2比特至6比特查找表和高速DAC来驱动线性放大器通过预失真以线性化像EA调制器的高度非线性器件（典型地为40%的THD）。为了保持低功率耗散，查找表和DAC可被集成在CMOS中，但是为了提供足够的驱动幅度，线性放大器可能是biCMOS或InP电路。这样的实现方式可能消耗500mW-1000mW的功率。所有的器件可被集成在BiCMOS中，但是如果这样做的话，功率耗散将会大得多。在CMOS中对这种架构的实现方式对于诸如56Gbps的高数据率是不实际的，因为能够以这种速度进行操作的CMOS电路仅能支持1V或更小的Vds和Vgs。EA要求2V驱动以供良好的性能。并且在没有大器件的情况下难以获得CMOS中的线性以生成高跨导，而是这导致了具有高寄生电容的器件，其限制了带宽。

因此，存在对一种用于光调制器的改进的驱动器的需要。

发明内容

根据本公开的一实施例，提供了一种调制器驱动电路，包括：第一晶体管，所述第一晶体管具有：第一输出端子，所述第一输出端子连接到第一参考电压，第二输出端子，所述第二输出端子连接到所述调制器驱动电路的第一输出端子，以及控制端子；以及第二晶体管，所述第二晶体管具有：第一输出端子，所述第一输出端子连接到不同于所述第一参考电压的第二参考电压，第二输出端子，所述第二输出端子连接到所述调制器驱动电路的所述第一输出端子，以及控制端子。

根据本公开的一实施例，提供了一种调制器驱动电路，包括：第一多个晶体管；第二多个晶体管；以及晶体管驱动电路，所述第一多个晶体管中的每个，其具有：第一输出端子，所述第一输出端子连接到相应参考电压，第二输出端子，所述第二输出端子连接到所述调制器驱动电路的第一输出端子，以及控制端子，所述控制端子连接到所述晶体管驱动电路；所述第二多个晶体管中的每个，其具有：第一输出端子，所述第一输出端子连接到相应参考电压，第二输出端子，所述第二输出端子连接到所述调制器驱动电路的第二输出端子，以及控制端子，所述控制端子连接到所述晶体管驱动电路；所述晶体管驱动电路被配置为在多个状态中的一个状态下的任何时间进行操作，并且在所述多个状态中的任何状态下：来接通：所述第一多个晶体管中的一个，以及所述第二多个晶体管中的一个；以及来断开：所述第一多个晶体管中的所述晶体管的剩余部分，以及所述第二多个晶体管中的所述晶体管的剩余部分。

在一个实施例中，所述调制器包括辅助器晶体管，所述辅助器晶体管具有：第一输出端子，所述第一输出端子连接到所述第一多个晶体管中的第一晶体管的所述第一输出端子，第二输出端子，所述第二输出端子连接到所述第一晶体管的所述第二输出端子，以及控制端子，所述控制端子连接到所述晶体管驱动电路，其中所述晶体管驱动电路还配置为：在其中所述第一晶体管被接通的所述晶体管驱动电路的任何状态下，将所述辅助器晶体管接通；以及在其中所述第一晶体管被断开的所述晶体管驱动电路的任何状态下，将所述辅助器晶体管断开。

在一个实施例中，所述辅助器晶体管具有与所述第一晶体管的极性相反的极性。

在一个实施例中，所述第一多个晶体管包括四个晶体管，所述第二多个晶体管包括四个晶体管，以及所述调制器驱动电路被配置为利用电吸收调制器来实现PAM-4调制。

在一个实施例中，所述第一多个晶体管中的每个是金属氧化物半导体场效应晶体管（MOSFET），以及所述第二多个晶体管中的每个是MOSFET。

在一个实施例中，所述第一多个晶体管中的第一晶体管的所述第一输出端子连接到第一参考电压，所述第一多个晶体管中的第二晶体管的所述第一输出端子连接到大于所述第一参考电压的第二参考电压，所述第一多个晶体管中的第三晶体管的所述第一输出端子连接到大于所述第二参考电压的第三参考电压，所述第一多个晶体管中的第四晶体管的所述第一输出端子连接到大于所述第三参考电压的第四参考电压，所述第二多个晶体管中的第一晶体管的所述第一输出端子连接到大于或等于所述第四参考电压的第五参考电压，所述第二多个晶体管中的第二晶体管的所述第一输出端子连接到大于所述第五参考电压的第六参考电压，所述第二多个晶体管中的第三晶体管的所述第一输出端子连接到大于所述第六参考电压的第七参考电压，所述第二多个晶体管中的第四晶体管的所述第一输出端子连接到大于所述第七参考电压的第八参考电压。

在一个实施例中，所述调制器包括：权利要求7所述的调制器驱动电路，以及电吸收调制器，所述电吸收调制器连接到所述调制器驱动电路的所述第一和第二输出端子，其中所述第五参考电压超过所述第四参考电压达至少250mV。

在一个实施例中，所述第一多个晶体管中的所述第一晶体管是n型MOSFET，所述第一多个晶体管中的所述第二晶体管是n型MOSFET，所述第一多个晶体管中的所述第三晶体管是p型MOSFET，所述第一多个晶体管中的所述第四晶体管是p型MOSFET，所述第二多个晶体管中的所述第一晶体管是n型MOSFET，所述第二多个晶体管中的所述第二晶体管是n型MOSFET，所述第二多个晶体管中的所述第三晶体管是p型MOSFET，以及所述第二多个晶体管中的所述第四晶体管是p型MOSFET。

在一个实施例中，以下项中的每项：所述第二参考电压、所述第三参考电压、所述第四参考电压、所述第五参考电压、所述第六参考电压、所述第七参考电压以及所述第八参考电压，超过以下项中的相应一项：所述第一参考电压、所述第二参考电压、所述第三参考电压、所述第四参考电压、所述第五参考电压、所述第六参考电压以及所述第七参考电压，达大于0.2V且小于0.5V的量。

在一个实施例中，所述第二多个晶体管中的晶体管处于集成电路中的深n阱中。

在一个实施例中，所述调制器包括输入，所述输入被配置为接收由两比特组成的输入值，其中所述调制器驱动电路被配置为在所述调制器驱动电路的所述第一输出端子与所述调制器驱动电路的所述第二输出端子之间产生输出电压，所述输出电压：当所述输入值为10时是第一电压，当所述输入值为11时是大于所述第一电压的第二电压，当所述输入值为01时是大于所述第二电压的第三电压，当所述输入值为00时是大于所述第三电压的第四电压。

在一个实施例中，所述调制器包括选择逻辑电路，其用于基于所述输入值生成用于所述第一多个晶体管的控制信号，所述选择逻辑电路包括：具有两个输入和一输出的与门；以及具有两个输入和连接到所述与门的所述输出的一输出的或非门。

附图说明

参考说明书、权利要求书和附图，将领会和理解本发明的这些和其它特征及优点，所述附图中：

图1是驱动器和调制器的块图；

图2是根据本发明的一实施例的驱动器和调制器的块图；以及

图3是根据本发明的一实施例的驱动器和调制器的示意图。

具体实施方式

以下结合附图阐述的具体实施方式意图作为对根据本发明提供的用于光调制器的驱动器的示例性实施例的描述，并且不意图表示在其中可以构造或利用本发明的唯一形式。描述结合所示实施例阐述了本发明的特征。然而，要理解的是，相同或等同的功能和结构可以通过不同的实施例来实现，其同样被意图涵盖在本发明的范围内。如本文中其它处所指代的，相似的元件标号意图指示相似的元件或特征。

参考图2，在一些实施例中，高速查找表和DAC以可编程电压源250代替。并且线性放大器以高速数字控制的CMOS开关260代替。由2比特数字输入的二进制MSB和LSB组成的数字输入信号由CMOS、25GHz带宽电平移动（level shift）电路120来电平移动。此高速数字输入用来控制开关260，并且因此不需要被预失真或驱动查找表。在此示例中，将上层CMOS电路210置于深n阱内部并且由约2.23V和1.27V电源电压（supply voltage）来供电，这将任何晶体管的最大Vds和Vgs保持在2.23V-1.27V=960mV的安全电平。在使用或不使用深n阱的情况下，由960mV和0V对下层CMOS电路220供电。在一些实施例中，共享公共电源电压的所有电路都在相应的深n阱内。逻辑和开关驱动电路230、240中的每个分别由电源电压的相同的相应对来供电，其例如，（i）1.27V和2.23V、以及（ii）0V和960mV。逻辑和开关驱动电路230、240中的每个从电平移动电路120中接收被编码为格雷码（Gray code）的2比特输入，其中四个连续的格雷码值00、01、11和10各自对应于当被操作以生成PAM-4调制时的EA的四个衰减电平（或“PAM-4状态”）中的相应一个。在一些实施例中，2比特输入以另一种方式（例如以二进制码）被编码。

在一个实施例中，在图2中示出了由可编程电压源250产生的相应电压，例如，对于可编程电压源250中的一个，所产生的电压以标记11v1800来标明。前两个数字（即，“v”之前的两个数字）表示对应于PAM-4状态的格雷码逻辑电平，在其中以二进制格式向调制器施加相应的电压，而“v”之后的数字标明以毫伏（mV）为单位的电压，其可以是针对在PAM-4状态中被施加到EA的一个端子的预失真电压的典型值。因此，对于每个数字值00、01、11和10存在有开关260的对。当任何一个开关对是开启（低电阻）时，所有其它开关对被断开（高电阻）。连接到00v1270和00v960的开关260是一个这样的对；11v1800和11v430是另一个对、等等。上逻辑和开关驱动电路230以及下逻辑和开关驱动电路240共同作用以提供预失真电压来线性化EA。在对应于格雷码00的PAM-4状态中，用于此示例的所施加电压为1270mV-960mV=310mV。在格雷码01，所施加电压为1530mV-700mV=830mV。在格雷码11，所施加电压为1800mV-430mV=1370mV。在格雷码10，所施加电压为2230mV-0mV=2230mV。在一些实施例中，施加到调制器的电压中的改变在四个PAM-4电平之间为0.52V、0.54V和0.86V，如图2中所示。在其它实施例中，最大改变与最小改变之比（其在图2中为1.65）是较小的或较大的（例如，此比可以在1.1至3.0的范围内）。EA可以通过如图2中所示的引线接合（wire bond）或者通过诸如倒装芯片/凸块接合互连或来自芯片级晶片封装的再分布层（RDL）互连等的其它类型的互连而被连接到驱动器。

开关260可以是足够坚挺（strong）的，以在针对诸如56Gbps的数据率的单位间隔时间中的一小部分内对EA内的寄生电容进行充电和放电，并且以提供由EA内被吸收的光所生成的寄生光电二极管电流。在对应于格雷码00的PAM-4状态中，所施加电压被设置成～300mV以确保在对EA有高光输入（optical input）功率（例如，10mW的输入功率，或1.0mW-100.0mW的输入功率）的情况下，寄生光电二极管电流不正向偏置EA，其将导致较慢的响应和附加失真。对于低光输入功率电平，此施加的电压可以被选取为更低，或甚至0V。如果在此PAM-4状态中的所施加电压为0V，则可以消除一个可编程电压源250。在图3的实施例中，此可编程电压源以由二极管连接的n型金属氧化物半导体场效应晶体管（MOSFET）（或“nFET”）生成的固定电压来代替。

在一些实施例中，图3的示意图提供了关于图2的电路的实现方式的进一步细节。图3示出了用于驱动光调制器以产生四电平脉冲幅度调制（PAM-4）信号的电路。所述电路包括电压调节器块110、前置放大器块115、电平移动电路120、放大器块125、选择逻辑块130、开关驱动器块135和开关阶梯块140。开关驱动器块135，或者开关驱动器块135与在前阶段中的一项或多项（即，选择逻辑块130、放大器块125、电平移动电路120和前置放大器块115中的一项或多项）的组合可以被称为“晶体管驱动电路”。还示出了EA150。用于驱动光调制器的电路可以在CMOS集成电路中被实现。开关阶梯块140包括（通过调制器驱动电路的第一输出导体或“端子”）连接到调制器的阳极的下开关阶梯（或“阳极阶梯”）以及（通过调制器驱动电路的第二输出端子）连接到调制器的阴极的上开关阶梯（或“阴极阶梯”）。上开关阶梯可在约1.27V与2.23V之间操作，并且下开关阶梯可在约0V与0.96V之间操作。这些电压可被微调。

选择逻辑块130将输入信号转换成十个控制信号，所述输入信号可以是两比特格雷码（对于四个PAM-4电平采用00、01、11和10的值）或二进制码，所述控制信号中的每个由开关驱动器块135中的放大器的级联对（cascaded pair）来放大，并且被馈送到开关阶梯块140中的相应开关260的控制输入。在图3中用符号vXX来表示电源电压，其中电源电压的值约是X.X伏（例如，v21的值约是2.1V，或者更准确地说，2.23V，如图2中所示和如上所述的）。这样，当上开关阶梯的第一开关260（从顶部计数）被接通时（即，当格雷码输入值为10时），其将约2.1V的电压馈送到调制器的阴极（在图3中由符号“vc”标识的节点）。电压v00也可以被称为“vss”。为简洁起见，连接到电压电源（voltage supply）的晶体管端子在本文中可以称为被“连接到参考电压”。例如，如果（第一晶体管的）第一端子连接到1.8V的电源电压，并且（第二晶体管的）第二端子连接到2.1V的电源电压，则可以使用本文中所采用的术语将连接描述为“第一端子连接到第一参考电压”以及“第二端子连接到超过第一参考电压达0.3V的第二参考电压”。为上开关阶梯的晶体管生成驱动信号的（选择逻辑块130的）门和（驱动器块135的）放大器中的每个可以由v21和v12来供电，并且为下开关阶梯的晶体管生成驱动信号的门和放大器中的每个可以由v09和v00来供电。

在一些实施例中，开关260中的每个是开关MOSFET，其中每个MOSFET（无论它是p型MOSFET（pMOS晶体管）还是n型MOSFET（nMOS晶体管））的极性在图3中由用于相应开关的符号中的“p”或“n”来指示。在这样的实施例中，第二MOSFET（从顶部计数）在接通时（即，当格雷码输入值为11时）可以具有范围从大约0.4V到0.6V的栅极-源极电压，这可以导致相对高的沟道电阻，并且与调制器的非线性特性相组合，这可能提供不足以将调制器驱动到与11的格雷码值相对应的PAM-4电平的电流。因此，第一“辅助器”晶体管（附加nMOS晶体管，从顶部计数的第三MOSFET）与第二pMOS晶体管被并联连接，以允许附加电流在此状态下流动。对于从下阶梯的底部的第二nFET而言存在类似的情形，并因此在那里并联添加了辅助器p型MOSFET（pFET）。在一些实施例中，每个辅助器晶体管具有与它辅助（即，它与其被并联连接）的晶体管的极性相反的极性，如图3中所示。在其它实施例中，辅助器晶体管改为具有与它辅助的晶体管的极性相同的极性（例如，用于第二pMOS晶体管的辅助器晶体管可以是pMOS晶体管）。使用具有与它辅助的晶体管的极性相反的极性的辅助器晶体管可以允许电路在可能为v18和v03所选取（例如，通过微调）的电压的较大范围之上良好地执行。当两比特格雷码为01时，在上开关阶梯中接通的晶体管（从顶部计数的第四MOSFET）典型地具有比上述情况中更大的Vgs，并且还由于调制器的非线性特性，在此状态中电流流动是适当的。对于相同格雷码（01）而被接通的下开关阶梯中的晶体管（即，从底部起的第四晶体管）处于类似的情形中，并且也不要求辅助器晶体管。放大器块125、选择逻辑块130和开关驱动器块135可以一起对应于图2的上逻辑和开关驱动电路230以及下逻辑和开关驱动电路240。

在一些实施例中，放大器块125的放大器中的每个产生差分输出信号，即，由数字信号及其补码组成的输出信号。选择逻辑块130的门中的每个具有两个输入，连接到源自于最高有效比特（MSB）输入的信号（或补充信号）的第一输入，以及连接到源自于最低有效比特（LSB）输入的信号（或补充信号）的第二输入。作为结果，这些门中的每个确定四个可能的格雷码中的特定一者是否存在于电路输入（在图3的左侧）处。每个门与另一个门配对。例如，选择逻辑块130中的每个与门的输出连接到或非门的输出，并且选择逻辑块130中的每个与非门的输出连接到或门的输出。由于其相应连接回到电路输入，在门的每个这样的对内，两个输出在变换之间稳定到相同的值。然而，每对的两个门的延迟特性可能稍微不同，并且如所示的在一起的其输出因此可以导致更对称的变换并且导致电路能够以其进行操作的最大数据率中的增加。

选择逻辑块130、开关驱动器块135和开关阶梯块140的下部以与相应的对应上部的方式相似的方式操作。下开关阶梯驱动调制器的阳极（在图3中由符号“va”标识的节点）。如上所述，如同对于上开关阶梯的情况，下开关阶梯包括辅助器晶体管以在两比特格雷码输入信号具有11的值时增加供应到调制器的电流。

尽管在一些实施例中MOSFET被用作开关260，但是在其它实施例中，可以改为使用其它开关元件，例如，双极晶体管。如本文中所用，场效应晶体管（FET）（诸如MOSFET）的“输出端子”指的是源极或漏极，并且FET的“控制端子”指的是栅极。类似地，对于其它种类的晶体管，主要的载流端子可以被称为“输出端子”，并且用来控制电流流动的第三端子可以被称为“控制端子”。尽管所示的详细实施例涉及PAM-4调制，但是可以为其它类型的调制（例如，PAM-8调制）来容易地构造相似电路。

本文中列举的任何数值范围意图包括在所列举范围内包摄的相同数值精度的所有子范围。例如，“1.0至10.0”的范围意图包括在（并包括）1.0的所列举最小值与10.0的所列举最大值之间的所有子范围，即，其具有等于或大于1.0的最小值以及等于或小于10.0的最大值，诸如例如2.4至7.6。本文中列举的任何最大数值限制意图包括在其中包摄的所有较低数值限制，并且在此说明书中列举的任何最小数值限制意图包括在其中包摄的所有较高数值限制。

尽管本文中已经具体描述和示出了用于光调制器的驱动器的示例性实施例，但是对于本领域技术人员来说，许多修改和变化是显而易见的。因此，要理解的是，根据此发明的原理构造的用于光调制器的驱动器可以以如与本文中具体描述的不同方式被实施。本发明还在下面的权利要求及其等同物中被限定。

Claims

1.一种调制器驱动电路，包括：

第一晶体管，所述第一晶体管具有：

第一输出端子，所述第一输出端子连接到第一参考电压，

第二输出端子，所述第二输出端子连接到所述调制器驱动电路的第一输出端子，以及

控制端子；以及

第二晶体管，所述第二晶体管具有：

第一输出端子，所述第一输出端子连接到不同于所述第一参考电压的第二参考电压，

第二输出端子，所述第二输出端子连接到所述调制器驱动电路的所述第一输出端子，以及

控制端子。

2.一种调制器驱动电路，包括：

第一多个晶体管；

第二多个晶体管；以及

晶体管驱动电路，

所述第一多个晶体管中的每个，其具有：

第一输出端子，所述第一输出端子连接到相应参考电压，

控制端子，所述控制端子连接到所述晶体管驱动电路；

所述第二多个晶体管中的每个，其具有：

第一输出端子，所述第一输出端子连接到相应参考电压，

第二输出端子，所述第二输出端子连接到所述调制器驱动电路的第二输出端子，以及

控制端子，所述控制端子连接到所述晶体管驱动电路；

所述晶体管驱动电路被配置为在多个状态中的一个状态下的任何时间进行操作，并且在所述多个状态中的任何状态下：

来接通：

所述第一多个晶体管中的一个，以及

所述第二多个晶体管中的一个；以及

来断开：

所述第一多个晶体管中的所述晶体管的剩余部分，以及

所述第二多个晶体管中的所述晶体管的剩余部分。

3.根据权利要求2所述的调制器驱动电路，还包括辅助器晶体管，所述辅助器晶体管具有：

第一输出端子，所述第一输出端子连接到所述第一多个晶体管中的第一晶体管的所述第一输出端子，

第二输出端子，所述第二输出端子连接到所述第一晶体管的所述第二输出端子，以及

控制端子，所述控制端子连接到所述晶体管驱动电路，

其中所述晶体管驱动电路还配置为：

在其中所述第一晶体管被接通的所述晶体管驱动电路的任何状态下，将所述辅助器晶体管接通；以及

在其中所述第一晶体管被断开的所述晶体管驱动电路的任何状态下，将所述辅助器晶体管断开。

4.根据权利要求3所述的调制器驱动电路，其中所述辅助器晶体管具有与所述第一晶体管的极性相反的极性。

5.根据权利要求2-4中任一项所述的调制器驱动电路，其中：

所述第一多个晶体管包括四个晶体管，

所述第二多个晶体管包括四个晶体管，以及

所述调制器驱动电路被配置为利用电吸收调制器来实现PAM-4调制。

6. 根据权利要求2-5中任一项所述的调制器驱动电路，其中：

所述第一多个晶体管中的每个是金属氧化物半导体场效应晶体管（MOSFET），以及

所述第二多个晶体管中的每个是MOSFET。

7.根据权利要求2-6中任一项所述的调制器驱动电路，其中：

所述第一多个晶体管中的第一晶体管的所述第一输出端子连接到第一参考电压，

所述第一多个晶体管中的第二晶体管的所述第一输出端子连接到大于所述第一参考电压的第二参考电压，

所述第一多个晶体管中的第三晶体管的所述第一输出端子连接到大于所述第二参考电压的第三参考电压，

所述第一多个晶体管中的第四晶体管的所述第一输出端子连接到大于所述第三参考电压的第四参考电压，

所述第二多个晶体管中的第一晶体管的所述第一输出端子连接到大于或等于所述第四参考电压的第五参考电压，

所述第二多个晶体管中的第二晶体管的所述第一输出端子连接到大于所述第五参考电压的第六参考电压，

所述第二多个晶体管中的第三晶体管的所述第一输出端子连接到大于所述第六参考电压的第七参考电压，

所述第二多个晶体管中的第四晶体管的所述第一输出端子连接到大于所述第七参考电压的第八参考电压。

8. 一种系统，包括：

权利要求7所述的调制器驱动电路，以及

电吸收调制器，所述电吸收调制器连接到所述调制器驱动电路的所述第一和第二输出端子，

其中所述第五参考电压超过所述第四参考电压达至少250mV。

9.根据权利要求7所述的调制器驱动电路，其中：

所述第一多个晶体管中的所述第一晶体管是n型MOSFET，

所述第一多个晶体管中的所述第二晶体管是n型MOSFET，

所述第一多个晶体管中的所述第三晶体管是p型MOSFET，

所述第一多个晶体管中的所述第四晶体管是p型MOSFET，

所述第二多个晶体管中的所述第一晶体管是n型MOSFET，

所述第二多个晶体管中的所述第二晶体管是n型MOSFET，

所述第二多个晶体管中的所述第三晶体管是p型MOSFET，以及

所述第二多个晶体管中的所述第四晶体管是p型MOSFET。

10.根据权利要求7所述的调制器驱动电路，其中以下项中的每项：

所述第二参考电压，

所述第三参考电压，

所述第四参考电压，

所述第五参考电压，

所述第六参考电压，

所述第七参考电压，以及

所述第八参考电压，

超过以下项中的相应一项：

所述第一参考电压，

所述第二参考电压，

所述第三参考电压，

所述第四参考电压，

所述第五参考电压，

所述第六参考电压，以及

所述第七参考电压，

达大于0.2V且小于0.5V的量。

11.根据权利要求2-7或9-10中任一项所述的调制器驱动电路，其中所述第二多个晶体管中的晶体管处于集成电路中的深n阱中。

12.根据权利要求2-7或9-10中任一项所述的调制器驱动电路，还包括输入，所述输入被配置为接收由两比特组成的输入值，其中所述调制器驱动电路被配置为在所述调制器驱动电路的所述第一输出端子与所述调制器驱动电路的所述第二输出端子之间产生输出电压，所述输出电压为：

当所述输入值为10时，是第一电压，

当所述输入值为11时，是大于所述第一电压的第二电压，

当所述输入值为01时，是大于所述第二电压的第三电压，

当所述输入值为00时，是大于所述第三电压的第四电压。

13. 根据权利要求12所述的调制器驱动电路，还包括选择逻辑电路，其用于基于所述输入值生成用于所述第一多个晶体管的控制信号，所述选择逻辑电路包括：

具有两个输入和一输出的与门；以及

具有两个输入和连接到所述与门的所述输出的一输出的或非门。