CN110491941A - 高压元件及其制造方法 - Google Patents

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Abstract

本发明提出一种高压元件及其制造方法。高压元件包含：半导体层、绝缘结构、漂移氧化区、阱区、本体区、栅极、至少一子栅极、源极与漏极、以及导电连接结构。其中，漂移氧化区位于操作区中的漂移区上。子栅极形成于漂移氧化区上的操作区中，由俯视图观察，子栅极大致为沿着宽度方向而延伸的长方形，且子栅极与栅极平行排列。

Description

高压元件及其制造方法
技术领域
本发明涉及一种高压元件及其制造方法，特别是指一种能够提高不导通操作时的崩溃防护电压的高压元件及其制造方法。
背景技术
图1A与图1B分别显示一种已知高压元件100的剖视示意图与俯视示意图。所谓的高压元件，是指于正常操作时，施加于漏极的电压高于5V。一般而言，高压元件的漏极与栅极间，具有漂移区12a(如图1A中虚线范围所示意)，将漏极与栅极分隔，且漂移区的横向长度根据正常操作时所承受的操作电压而调整。如图1A与图1B所示，高压元件100包含：阱区12、绝缘结构13、漂移氧化区14、本体区16、栅极17、源极18、与漏极19。其中，阱区12的导电型为N型，形成于基板11上，绝缘结构13为区域氧化(local oxidation of silicon，LOCOS)结构，以定义操作区13a，作为高压元件100操作时主要的作用区。操作区13a的范围由图1B中，粗黑虚线框所示意。栅极17覆盖部分漂移氧化区14。为使高压元件100的导通电阻下降，可减少绝缘结构13与漂移氧化区14的厚度，但如此一来，高压元件100的崩溃防护电压将会下降，限制了高压元件100的应用范围；而为使高压元件100的耐压(withstand voltage)提高，可增加绝缘结构13与漂移氧化区14的厚度，但如此一来，高压元件100的导通电阻将会提高，操作的速度降低，降低元件的性能。
有鉴于此，本发明提出一种能够提高不导通操作时的崩溃防护电压但不影响导通电阻的高压元件及其制造方法。
发明内容
本发明的目的在于克服现有技术的不足与缺陷，提出一种高压元件及其制造方法，能够提高不导通操作时的崩溃防护电压但不影响导通电阻。
为了实现上述发明目的，就其中一观点言，本发明提供了一种高压元件，包含：一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；一绝缘结构，形成于该上表面上并连接于该上表面，用以定义一操作区；一漂移氧化区，形成于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；一阱区，具有一第一导电型，形成于该半导体层的该操作区中，且于该垂直方向上，该阱区位于上表面下并连接于该上表面；一本体区，具有一第二导电型，形成于该操作区的该阱区中，且于该垂直方向上，该本体区位于该上表面下并连接于该上表面；一栅极，形成于该半导体层的该上表面上的该操作区中，由俯视图观察，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转电流通道；至少一子栅极，形成于该漂移氧化区上的该操作区中，由俯视图观察，该子栅极大致为沿着该宽度方向而延伸的长方形，且该子栅极与该栅极平行排列，且于该垂直方向上，该子栅极位于该漂移氧化区上且连接该漂移氧化区；一源极与一漏极，具有该第一导电型，于该垂直方向上，该源极与该漏极形成于该上表面下并连接于该上表面的该操作区中，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，且于一通道方向上，该漂移区位于该漏极与该本体区之间，靠近该上表面的该阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且由俯视图观察，该子栅极介于该栅极与该漏极之间，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；以及一导电连接结构，用以由该栅极与该至少一子栅极上方，电连接该栅极与该至少一子栅极，且该导电连接结构为导体。
就另一观点言，本发明提供了一种高压元件制造方法，包含：形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；形成一绝缘结构于该上表面上并连接于该上表面，用以定义一操作区；形成一漂移氧化区于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；形成一阱区于该半导体层的该操作区中，且于该垂直方向上，该阱区位于上表面下方并连接于该上表面，该阱区具有一第一导电型；形成一本体区于该操作区的该阱区中，且于该垂直方向上，该本体区位于上表面下方并连接于该上表面，该本体区具有一第二导电型；形成一栅极于该半导体层的该上表面上的该操作区中，由俯视图观察，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转电流通道；形成至少一子栅极于该漂移氧化区上的该操作区中，由俯视图观察，该子栅极大致为沿着该宽度方向而延伸的长方形，且该子栅极与该栅极平行排列，且于该垂直方向上，该子栅极位于该漂移氧化区上且连接该漂移氧化区；于该垂直方向上，形成一源极与一漏极于该上表面下并连接于该上表面的该操作区中，该源极与该漏极具有该第一导电型，且分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，且于一通道方向上，且该漂移区位于该漏极与该本体区间，靠近该上表面的该阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且由俯视图观察，该子栅极介于该栅极与该漏极之间，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；以及形成一导电连接结构，用以由该栅极与该至少一子栅极上方，电连接该栅极与该至少一子栅极，且该导电连接结构为导体。
就另一观点言，本发明提供了一种高压元件，包含：一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；一绝缘结构，形成于该上表面上并连接于该上表面，用以定义一操作区；；一漂移氧化区，形成于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；一漂移阱区，具有一第一导电型，形成于该上表面下该半导体层的该操作区中，且于该垂直方向上，该漂移阱区位于上表面下并连接于该上表面；一通道阱区，具有该第二导电型，且于该垂直方向上，形成于该上表面下的该操作区中，该通道阱区与该漂移阱区在一通道方向上邻接；一埋层，具有一第一导电型，于该垂直方向上，形成于该通道阱区下方且与该通道阱区连接，且该埋层于该操作区内，完全覆盖该通道阱区；一栅极，于该垂直方向上，形成于该半导体层的该上表面上的该操作区中，由俯视图观察，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该通道阱区位于该栅极正下方，用以提供该高压元件在一导通操作中的一反转电流通道；至少一子栅极，形成于该漂移氧化区上的该操作区中，由俯视图观察，该子栅极大致为沿着该宽度方向而延伸的长方形，且该子栅极与该栅极平行排列，且于该垂直方向上，该子栅极位于该漂移氧化区上且连接该漂移氧化区；一源极与一漏极，具有该第一导电型，于该垂直方向上，且该源极与该漏极形成于该上表面下的该操作区中，且该源极与该漏极分别位于该栅极的外部下方的该通道阱区中与远离该通道阱区侧的该漂移阱区中，且于一通道方向上，该漂移区位于该漏极与该通道阱区之间，靠近该上表面的该漂移阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且由俯视图观察，该子栅极介于该栅极与该漏极之间，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；以及一导电连接结构，用以由该栅极与该至少一子栅极上方，电连接该栅极与该至少一子栅极，且该导电连接结构为导体。
就另一观点言，本发明提供了一种高压元件制造方法，包含：形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；形成一绝缘结构于该上表面上并连接于该上表面，用以定义一操作区；形成一漂移氧化区于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；形成一漂移阱区于该上表面下该半导体层的该操作区中，且于该垂直方向上，该漂移阱区位于上表面下并连接于该上表面，该漂移阱区具有一第一导电型；于该垂直方向上，形成一通道阱区于该上表面下的该操作区中，该通道阱区具有该第二导电型，且与该漂移阱区在一通道方向上邻接；于该垂直方向上，形成一埋层于该通道阱区下方且与该通道阱区连接，且该埋层于该操作区内，完全覆盖该通道阱区，该埋层具有一第一导电型；于该垂直方向上，形成一栅极于该半导体层的该上表面上的该操作区中，由俯视图观察，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该通道阱区位于该栅极正下方，用以提供该高压元件在一导通操作中的一反转电流通道；形成至少一子栅极于该漂移氧化区上的该操作区中，由俯视图观察，该子栅极大致为沿着该宽度方向而延伸的长方形，且该子栅极与该栅极平行排列，且于该垂直方向上，该子栅极位于该漂移氧化区上且连接该漂移氧化区；于该垂直方向上，形成一源极与一漏极于该上表面下的该操作区中，该源极与该漏极具有该第一导电型，且分别位于该栅极的外部下方的该通道阱区中与远离该通道阱区侧的该漂移阱区中，且于一通道方向上，该漂移区位于该漏极与该通道阱区之间，靠近该上表面的该漂移阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且由俯视图观察，该子栅极介于该栅极与该漏极之间，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；以及形成一导电连接结构，用以由该栅极与该至少一子栅极上方，电连接该栅极与该至少一子栅极，且该导电连接结构为导体。
在一种较佳的实施型态中，该漂移氧化区包括一区域氧化(local oxidation ofsilicon，LOCOS)结构、一浅沟槽绝缘(shallow trench isolation，STI)结构、一化学气相沉积(chemical vapor deposition，CVD)氧化区、或一栅极氧化层。
在一种较佳的实施型态中，该子栅极与该栅极由该导电连接结构连接，而不直接连接。
在一种较佳的实施型态中，该子栅极包括一子栅极导电层以及一子栅极间隔层。
在一种较佳的实施型态中，该漂移氧化区是一完整连接的结构。
以下通过具体实施例详加说明，应当更容易了解本发明的目的、技术内容、特点及其所实现的功效。
附图说明
图1A与图1B分别显示一种现有技术高压元件100的剖视示意图与俯视示意图；
图2A与图2B显示本发明的第一个实施例；
图3A与图3B显示本发明的第二个实施例；
图4A与图4B显示本发明的第三个实施例；
图5A与图5B显示本发明的第四个实施例；
图6A与图6B显示本发明的第五个实施例；
图7A与图7B显示本发明的第六个实施例；
图8A与图8B显示本发明的第七个实施例；
图9A与图9B显示本发明的第八个实施例；
图10A与图10B显示本发明的第九个实施例；
图11A与图11B显示本发明的第十个实施例；
图12A-图12G显示本发明的第十一个实施例；
图13A-图13F显示本发明的第十二个实施例；
图14A示出本发明与现有技术的导通操作时的崩溃防护电压的电性示意图；
图14B示出本发明相较于现有技术能够提高不导通操作时的崩溃防护电压的电性示意图。
图中符号说明
100，200，300，400，500，600，700，800，900，1000，1100 高压元件
11，21，31，41，51，61，71，81，91，101，111 基板
11’，21’，31’，41’，51’，61’，71’，81’，91’，101’，111’ 半导体层
11a，21a，31a，41a，51a，61a，71a，81a，91a，101a，111a 上表面
11b，21b，31b，41b，51b，61b，71b，81b，91b，101b，111b 下表面
12，22，32，42，52，62 阱区
12a，22a，32a，42a，52a，62a，72a，82a，92a，102a，112a 漂移区
13，23，33，43，53，63，73，83，93，103，113 绝缘结构
13a，23a，33a，43a，53a，63a，73a，83a，93a，103a，113a 操作区
14，24，34，44，54，64，74，84，94，104，114 漂移氧化区
15，25，35，45，55，65，75，85，95，105，115 导电连接结构
16，26，36，46，56，66 本体区
17，27，37，47，57，67，77，87，97，107，117 栅极
17’，27’，37’，47’，57’，67’，77’，87’，97’，107’，117’ 子栅极
18，28，38，48，58，68，78，88，98，108，118 源极
19，29，39，49，59，69，79，89，99，109，119 漏极
72，82，92，102，112 漂移阱区
76，86，96，106，116 通道阱区
271，771 子栅极导电层
272，772 子栅极间隔层
具体实施方式
本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参考图2A与图2B，其显示本发明的第一个实施例。图2A与图2B分别显示高压元件200的剖视示意图与俯视示意图。如图2A与图2B所示，高压元件200包含：半导体层21’、阱区22、绝缘结构23、漂移氧化区24、导电连接结构25、本体区26、栅极27、至少一子栅极27’、源极28以及漏极29。半导体层21’形成于基板21上，半导体层21’于垂直方向(如图2A中的虚线箭头方向所示意，下同)上，具有相对的上表面21a与下表面21b。基板21例如但不限于为一P型或N型的半导体硅基板。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图2A与图2B，其中，绝缘结构23形成于上表面21a上并连接于上表面21a，用以定义操作区23a(如图2B中虚线框所示意)。绝缘结构23并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区24形成于该上表面21a上并连接于上表面21a，且位于操作区23a中的漂移区22a(如图2A中虚线框所示意)上并连接于漂移区22a。
阱区22具有第一导电型，形成于半导体层21’的操作区23a中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。本体区26具有第二导电型，形成于操作区23a的阱区22中，且于垂直方向上，本体区26位于上表面21a下并连接于上表面21a。栅极27形成于半导体层21’的上表面21a上的操作区23a中，由俯视图观察，栅极27大致为沿着宽度方向(如图2B中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分本体区26位于栅极27正下方并连接于栅极27，以提供高压元件200在导通操作中的反转电流通道。
请继续参阅图2A与图2B，子栅极27’形成于漂移氧化区24上的操作区23a中。由俯视图图2B观察，子栅极27’大致为沿着宽度方向而延伸的长方形并与栅极27平行排列。且于垂直方向上，子栅极27’位于漂移氧化区24上且连接漂移氧化区24。在本实施例中，高压元件200例如包含两个子栅极27’。根据本发明的高压元件，可以包含一个或多个子栅极。
源极28与漏极29具有第一导电型，于垂直方向上，源极28与漏极29形成于上表面21a下并连接于上表面21a的操作区23a中，且源极28与漏极29分别位于栅极27在通道方向(如图2B中的虚线箭头方向所示意，下同)的外部下方的本体区26中与远离本体区26侧的阱区22中，且于通道方向上，漂移区22a位于漏极29与本体区26之间，靠近上表面21a的阱区22中，用以作为高压元件200在导通操作中的漂移电流通道，且由俯视图图2B观察，在通道方向上，子栅极27’介于栅极27与漏极29之间，且于垂直方向上，源极28与漏极29位于上表面21a下并连接于上表面21a。导电连接结构25由栅极27与子栅极27’上方，电连接栅极27与子栅极27’，且导电连接结构25为导体。例如但不限于在工艺中的金属导线(metal line)与导电插栓(conductive plug)，为本领域技术人员所熟知，在此不予赘述。
需说明的是，所谓反转电流通道是指高压元件200在导通操作中因施加于栅极27的电压，而使栅极27的下方形成反转层(inversion layer)以使导通电流通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，所谓漂移电流通道是指高压元件200在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，上表面21a并非指一完全平坦的平面，而是指半导体层21’的一个表面。在本实施例中，例如漂移氧化区24与上表面21a接触的部分上表面21a，就具有下陷的部分。
需说明的是，栅极27包括具有导电性的导电层、与上表面连接的介电层、以及具有电绝缘特性的间隔层，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，前述的“第一导电型”与“第二导电型”是指于高压MOS元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于前述的阱区、本体区、源极与漏极等区域)内，使得半导体组成区域成为第一或第二导电型(例如但不限于第一导电型为N型，而第二导电型为P型，或反之也可)。
此外需说明的是，所谓的高压MOS元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5V，且本体区26与漏极29的横向距离(漂移区长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。此都为本领域技术人员所熟知，在此不予赘述。
值得注意的是，本发明优于现有技术的其中一个技术特征，在于：根据本发明，以图2A与图2B所示的实施例为例，当至少一子栅极27’形成于漂移氧化区24上，且与栅极27平行排列，可于高压元件200不导通时，每个子栅极27'沿着宽度方向的边缘，会有相对较高的电场，以使得电场沿着通道积分后所得的电压较高，因此就使得不导通时的电压较高，也使其不导通时得崩溃防护电压较现有技术高。
在一种较佳的实施例中，如图2A与图2B所示，子栅极27’与栅极27由导电连接结构25连接，而不彼此连接。在一种较佳的实施例中，如图2A与图2B所示，子栅极27’包括子栅极导电层271以及子栅极间隔层272。在一种较佳的实施例中，如图2A与图2B所示，漂移氧化区24是完整连接的结构，并不分割为不同区块。
请参考图3A与图3B，其显示本发明的第二个实施例。图3A与图3B分别显示高压元件300的剖视示意图与俯视示意图。如图3A与图3B所示，高压元件300包含：半导体层31’、阱区32、绝缘结构33、漂移氧化区34、导电连接结构35、本体区36、栅极37、至少一子栅极37’、源极38以及漏极39。半导体层31’形成于基板31上，半导体层31’于垂直方向(如图3A中的虚线箭头方向所示意，下同)上，具有相对的上表面31a与下表面31b。基板31例如但不限于为一P型或N型的半导体硅基板。半导体层31’例如以外延的步骤，形成于基板31上，或是以基板31的部分，作为半导体层31’。形成半导体层31’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图3A与图3B，其中，绝缘结构33形成于上表面31a上并连接于上表面31a，用以定义操作区33a(如图3B中虚线框所示意)。绝缘结构33并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区34形成于该上表面31a上并连接于上表面31a，且位于操作区33a中的漂移区32a(如图3A中虚线框所示意)上并连接于漂移区32a。
阱区32具有第一导电型，形成于半导体层31’的操作区33a中，且于垂直方向上，阱区32位于上表面31a下并连接于上表面31a。本体区36具有第二导电型，形成于操作区33a的阱区32中，且于垂直方向上，本体区36位于上表面31a下并连接于上表面31a。栅极37形成于半导体层31’的上表面31a上的操作区33a中，由俯视图观察，栅极37大致为沿着宽度方向(如图3B中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分本体区36位于栅极37正下方并连接于栅极37，以提供高压元件300在导通操作中的反转电流通道。
请继续参阅图3A与图3B，子栅极37’形成于漂移氧化区34上的操作区33a中。由俯视图图3B观察，子栅极37’大致为沿着宽度方向而延伸的长方形并与栅极37平行排列。且于垂直方向上，子栅极37’位于漂移氧化区34上且连接漂移氧化区34。在本实施例中，高压元件300例如包含两个子栅极37’。根据本发明的高压元件，可以包含一个或多个子栅极。
源极38与漏极39具有第一导电型，于垂直方向上，源极38与漏极39形成于上表面31a下并连接于上表面31a的操作区33a中，且源极38与漏极39分别位于栅极37在通道方向(如图3B中的虚线箭头方向所示意，下同)的外部下方的本体区36中与远离本体区36侧的阱区32中，且于通道方向上，漂移区32a位于漏极39与本体区36之间，靠近上表面31a的阱区32中，用以作为高压元件300在导通操作中的漂移电流通道，且由俯视图图3B观察，在通道方向上，子栅极37’介于栅极37与漏极39之间，且于垂直方向上，源极38与漏极39位于上表面31a下并连接于上表面31a。导电连接结构35由栅极37与子栅极37’上方，电连接栅极37与子栅极37’，且导电连接结构35为导体。例如但不限于在工艺中的金属导线(metal line)与导电插栓(conductive plug)，为本领域技术人员所熟知，在此不予赘述。
本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为LOCOS结构，而在本实施例中，漂移氧化区34为化学气相沉积(chemical vapordeposition，CVD)氧化区。CVD氧化区由CVD工艺沉积步骤而形成，为本领域技术人员所熟知，在此不予赘述。
请参考图4A与图4B，其显示本发明的第三个实施例。图4A与图4B分别显示高压元件400的剖视示意图与俯视示意图。如图4A与图4B所示，高压元件400包含：半导体层41’、阱区42、绝缘结构43、漂移氧化区44、导电连接结构45、本体区46、栅极47、至少一子栅极47’、源极48以及漏极49。半导体层41’形成于基板41上，半导体层41’于垂直方向(如图4A中的虚线箭头方向所示意，下同)上，具有相对的上表面41a与下表面41b。基板41例如但不限于为一P型或N型的半导体硅基板。半导体层41’例如以外延的步骤，形成于基板41上，或是以基板41的部分，作为半导体层41’。形成半导体层41’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图4A与图4B，其中，绝缘结构43形成于上表面41a上并连接于上表面41a，用以定义操作区43a(如图4B中虚线框所示意)。绝缘结构43并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区44形成于该上表面41a上并连接于上表面41a，且位于操作区43a中的漂移区42a(如图4A中虚线框所示意)上并连接于漂移区42a。
阱区42具有第一导电型，形成于半导体层41’的操作区43a中，且于垂直方向上，阱区42位于上表面41a下并连接于上表面41a。本体区46具有第二导电型，形成于操作区43a的阱区42中，且于垂直方向上，本体区46位于上表面41a下并连接于上表面41a。栅极47形成于半导体层41’的上表面41a上的操作区43a中，由俯视图观察，栅极47大致为沿着宽度方向(如图4B中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分本体区46位于栅极47正下方并连接于栅极47，以提供高压元件400在导通操作中的反转电流通道。
请继续参阅图4A与图4B，子栅极47’形成于漂移氧化区44上的操作区43a中。由俯视图图4B观察，子栅极47’大致为沿着宽度方向而延伸的长方形并与栅极47平行排列。且于垂直方向上，子栅极47’位于漂移氧化区43上且连接漂移氧化区44。在本实施例中，高压元件400例如包含两个子栅极47’。根据本发明的高压元件，可以包含一个或多个子栅极。
源极48与漏极49具有第一导电型，于垂直方向上，源极48与漏极49形成于上表面41a下并连接于上表面41a的操作区43a中，且源极48与漏极49分别位于栅极47在通道方向(如图4B中的虚线箭头方向所示意，下同)的外部下方的本体区46中与远离本体区46侧的阱区42中，且于通道方向上，漂移区42a位于漏极49与本体区46之间，靠近上表面41a的阱区42中，用以作为高压元件400在导通操作中的漂移电流通道，且由俯视图图4B观察，在通道方向上，子栅极47’介于栅极47与漏极49之间，且于垂直方向上，源极48与漏极49位于上表面41a下并连接于上表面41a。导电连接结构45由栅极47与子栅极47’上方，电连接栅极47与子栅极47’，且导电连接结构45为导体。例如但不限于在工艺中的金属导线(metal line)与导电插栓(conductive plug)，为本领域技术人员所熟知，在此不予赘述。
本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为LOCOS结构，而在本实施例中，漂移氧化区44为浅沟槽绝缘(shallow trench isolation，STI)结构。STI结构为本领域技术人员所熟知，在此不予赘述。
请参考图5A与图5B，其显示本发明的第四个实施例。图5A与图5B分别显示高压元件500的剖视示意图与俯视示意图。如图5A与图5B所示，高压元件500包含：半导体层51’、阱区52、绝缘结构53、漂移氧化区54、导电连接结构55、本体区56、栅极57、至少一子栅极57’、源极58以及漏极59。半导体层51’形成于基板51上，半导体层51’于垂直方向(如图5A中的虚线箭头方向所示意，下同)上，具有相对的上表面51a与下表面51b。基板51例如但不限于为一P型或N型的半导体硅基板。半导体层51’例如以外延的步骤，形成于基板51上，或是以基板51的部分，作为半导体层51’。形成半导体层51’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图5A与图5B，其中，绝缘结构53形成于上表面51a上并连接于上表面51a，用以定义操作区53a(如图5B中虚线框所示意)。绝缘结构53并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区54形成于该上表面51a上并连接于上表面51a，且位于操作区53a中的漂移区52a(如图5A中虚线框所示意)上并连接于漂移区52a。
阱区52具有第一导电型，形成于半导体层51’的操作区53a中，且于垂直方向上，阱区52位于上表面51a下并连接于上表面51a。本体区56具有第二导电型，形成于操作区53a的阱区52中，且于垂直方向上，本体区56位于上表面51a下并连接于上表面51a。栅极57形成于半导体层51’的上表面51a上的操作区53a中，由俯视图观察，栅极57大致为沿着宽度方向(如图5B中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分本体区56位于栅极57正下方并连接于栅极57，以提供高压元件500在导通操作中的反转电流通道。
请继续参阅图5A与图5B，子栅极57’形成于漂移氧化区54上的操作区53a中。由俯视图图5B观察，子栅极57’大致为沿着宽度方向而延伸的长方形并与栅极57平行排列。且于垂直方向上，子栅极57’位于漂移氧化区54上且连接漂移氧化区54。在本实施例中，高压元件500例如包含两个子栅极57’。根据本发明的高压元件，可以包含一个或多个子栅极。
源极58与漏极59具有第一导电型，于垂直方向上，源极58与漏极59形成于上表面51a下并连接于上表面51a的操作区53a中，且源极58与漏极59分别位于栅极57在通道方向(如图5B中的虚线箭头方向所示意，下同)的外部下方的本体区56中与远离本体区56侧的阱区52中，且于通道方向上，漂移区52a位于漏极59与本体区56之间，靠近上表面51a的阱区52中，用以作为高压元件500在导通操作中的漂移电流通道，且由俯视图图5B观察，在通道方向上，子栅极57’介于栅极57与漏极59之间，且于垂直方向上，源极58与漏极59位于上表面51a下并连接于上表面51a。导电连接结构55由栅极57与子栅极57’上方，电连接栅极57与子栅极57’，且导电连接结构55为导体。例如但不限于在工艺中的金属导线(metal line)与导电插栓(conductive plug)，为本领域技术人员所熟知，在此不予赘述。
本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为LOCOS结构，而在本实施例中，漂移氧化区54为栅极氧化层。栅极氧化层例如由与栅极57中的介电层相同的氧化步骤而形成，为本领域技术人员所熟知，在此不予赘述。
请参考图6A与图6B，其显示本发明的第五个实施例。图6A与图6B分别显示高压元件600的剖视示意图与俯视示意图。如图6A与图6B所示，高压元件600包含：半导体层61’、阱区62、绝缘结构63、漂移氧化区64、导电连接结构65、本体区66、栅极67、至少一子栅极67’、源极68以及漏极69。半导体层61’形成于基板61上，半导体层61’于垂直方向(如图6A中的虚线箭头方向所示意，下同)上，具有相对的上表面61a与下表面61b。基板61例如但不限于为一P型或N型的半导体硅基板。半导体层61’例如以外延的步骤，形成于基板61上，或是以基板61的部分，作为半导体层61’。形成半导体层61’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图6A与图6B，其中，绝缘结构63形成于上表面61a上并连接于上表面61a，用以定义操作区63a(如图6B中虚线框所示意)。绝缘结构63并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区64形成于该上表面61a上并连接于上表面61a，且位于操作区63a中的漂移区62a(如图6A中虚线框所示意)上并连接于漂移区62a。
阱区62具有第一导电型，形成于半导体层61’的操作区63a中，且于垂直方向上，阱区62位于上表面61a下并连接于上表面61a。本体区66具有第二导电型，形成于操作区63a的阱区62中，且于垂直方向上，本体区66位于上表面61a下并连接于上表面61a。栅极67形成于半导体层61’的上表面61a上的操作区63a中，由俯视图观察，栅极67大致为沿着宽度方向(如图6B中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分本体区66位于栅极67正下方并连接于栅极67，以提供高压元件600在导通操作中的反转电流通道。
请继续参阅图6A与图6B，子栅极67’形成于漂移氧化区64上的操作区63a中。由俯视图图6B观察，子栅极67’大致为沿着宽度方向而延伸的长方形并与栅极67平行排列。且于垂直方向上，子栅极67’位于漂移氧化区64上且连接漂移氧化区64。在本实施例中，高压元件600例如包含两个子栅极67’。根据本发明的高压元件，可以包含一个或多个子栅极。
源极68与漏极69具有第一导电型，于垂直方向上，源极68与漏极69形成于上表面61a下并连接于上表面61a的操作区63a中，且源极68与漏极69分别位于栅极67在通道方向(如图6B中的虚线箭头方向所示意，下同)的外部下方的本体区66中与远离本体区66侧的阱区62中，且于通道方向上，漂移区62a位于漏极69与本体区66之间，靠近上表面61a的阱区62中，用以作为高压元件600在导通操作中的漂移电流通道，且由俯视图图6B观察，在通道方向上，子栅极67’介于栅极67与漏极69之间，且于垂直方向上，源极68与漏极69位于上表面61a下并连接于上表面61a。导电连接结构65由栅极67与子栅极67’上方，电连接栅极67与子栅极67’，且导电连接结构65为导体。例如但不限于在工艺中的金属导线(metal line)与导电插栓(conductive plug)，为本领域技术人员所熟知，在此不予赘述。
本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为LOCOS结构，而在本实施例中，漂移氧化区64为栅极氧化层，且在本实施例中，漂移氧化区64是一完整连接的结构，而与第四个实施例中，漂移氧化区54由不连接的区块所组成不同。栅极氧化层例如由与栅极67中的介电层相同的氧化步骤而形成，为本领域技术人员所熟知，在此不予赘述。
请参考图7A与图7B，其显示本发明的第六个实施例。图7A与图7B分别显示高压元件700的剖视示意图与俯视示意图。如图7A与图7B所示，高压元件700包含：半导体层71’、埋层71”、漂移阱区72、绝缘结构73、漂移氧化区74、导电连接结构75、通道阱区76、栅极77、至少一子栅极77’、源极78以及漏极79。半导体层71’形成于基板71上，半导体层71’于垂直方向(如图7A中的虚线箭头方向所示意，下同)上，具有相对的上表面71a与下表面71b。基板71例如但不限于为一P型或N型的半导体硅基板。半导体层71’例如以外延的步骤，形成于基板71上，或是以基板71的部分，作为半导体层71’。形成半导体层71’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图7A与图7B，其中，绝缘结构73形成于上表面71a上并连接于上表面71a，用以定义操作区73a(如图7B中虚线框所示意)。绝缘结构73并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区74形成于该上表面71a上并连接于上表面71a，且位于操作区73a中的漂移区72a(如图7A中虚线框所示意)上并连接于漂移区72a。
漂移阱区72具有第一导电型，形成于半导体层71’的操作区73a中，且于垂直方向上，漂移阱区72位于上表面71a下并连接于上表面71a。通道阱区76具有第二导电型，形成于上表面71a下的操作区73a中，且于垂直方向上，通道阱区76位于上表面71a下并连接于上表面71a。通道阱区76与漂移阱区72在通道方向(如图7A中的实线箭头方向所示意，下同)上邻接。栅极77形成于半导体层71’的上表面71a上的操作区73a中，由俯视图观察，栅极77大致为沿着宽度方向(如图7B中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分通道阱区76位于栅极77正下方并连接于栅极77，以提供高压元件700在导通操作中的反转电流通道。
请继续参阅图7A与图7B，子栅极77’形成于漂移氧化区74上的操作区73a中。由俯视图图7B观察，子栅极77’大致为沿着宽度方向而延伸的长方形并与栅极77平行排列。且于垂直方向上，子栅极77’位于漂移氧化区74上且连接漂移氧化区74。在本实施例中，高压元件700例如包含两个子栅极77’。根据本发明的高压元件，可以包含一个或多个子栅极。
源极78与漏极79具有第一导电型，于垂直方向上，源极78与漏极79形成于上表面71a下并连接于上表面71a的操作区73a中，且源极78与漏极79分别位于栅极77在通道方向的外部下方的通道阱区76中与远离通道阱区76侧的漂移阱区72中，且于通道方向上，漂移区72a位于漏极79与通道阱区76之间，靠近上表面71a的漂移阱区72中，用以作为高压元件700在导通操作中的漂移电流通道，且由俯视图图7B观察，在通道方向上，子栅极77’介于栅极77与漏极79之间，且于垂直方向上，源极78与漏极79位于上表面71a下并连接于上表面71a。导电连接结构75由栅极77与子栅极77’上方，电连接栅极77与子栅极77’，且导电连接结构75为导体。例如但不限于在工艺中的金属导线(metal line)与导电插栓(conductiveplug)，为本领域技术人员所熟知，在此不予赘述。埋层71”具有第一导电型，于垂直方向上，形成于通道阱区76下方且与通道阱区76连接，且埋层71”于操作区73a内，完全覆盖通道阱区76下方。在垂直方向上，埋层71”例如形成于基板71与半导体层71’接面两侧，部分埋层71”位于基板71中，且部分埋层71”位于半导体层71’中。
在一种较佳的实施例中，如图7A与图7B所示，子栅极77’与栅极77由导电连接结构75连接，而不彼此连接。在一种较佳的实施例中，如图7A与图7B所示，子栅极77’包括子栅极导电层771以及子栅极间隔层772。在一种较佳的实施例中，如图7A与图7B所示，漂移氧化区74是完整连接的结构，并不分割为不同区块。
请参考图8A与图8B，其显示本发明的第七个实施例。图8A与图8B分别显示高压元件800的剖视示意图与俯视示意图。如图8A与图8B所示，高压元件800包含：半导体层81’、埋层81”、漂移阱区82、绝缘结构83、漂移氧化区84、导电连接结构85、通道阱区86、栅极87、至少一子栅极87’、源极88以及漏极89。半导体层81’形成于基板81上，半导体层81’于垂直方向(如图8A中的虚线箭头方向所示意，下同)上，具有相对的上表面81a与下表面81b。基板81例如但不限于为一P型或N型的半导体硅基板。半导体层81’例如以外延的步骤，形成于基板81上，或是以基板81的部分，作为半导体层81’。形成半导体层81’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图8A与图8B，其中，绝缘结构83形成于上表面81a上并连接于上表面81a，用以定义操作区83a(如图8B中虚线框所示意)。绝缘结构83并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区84形成于该上表面81a上并连接于上表面81a，且位于操作区83a中的漂移区82a(如图8A中虚线框所示意)上并连接于漂移区82a。
漂移阱区82具有第一导电型，形成于半导体层81’的操作区83a中，且于垂直方向上，漂移阱区82位于上表面81a下并连接于上表面81a。通道阱区86具有第二导电型，形成于上表面81a下的操作区83a中，且于垂直方向上，通道阱区86位于上表面81a下并连接于上表面81a。通道阱区86与漂移阱区82在通道方向(如图8A中的实线箭头方向所示意，下同)上邻接。栅极87形成于半导体层81’的上表面81a上的操作区83a中，由俯视图观察，栅极87大致为沿着宽度方向(如图8B中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分通道阱区86位于栅极87正下方并连接于栅极87，以提供高压元件800在导通操作中的反转电流通道。
请继续参阅图8A与图8B，子栅极87’形成于漂移氧化区84上的操作区83a中。由俯视图图8B观察，子栅极87’大致为沿着宽度方向而延伸的长方形并与栅极87平行排列。且于垂直方向上，子栅极87’位于漂移氧化区84上且连接漂移氧化区84。在本实施例中，高压元件800例如包含两个子栅极87’。根据本发明的高压元件，可以包含一个或多个子栅极。
源极88与漏极89具有第一导电型，于垂直方向上，源极88与漏极89形成于上表面81a下并连接于上表面81a的操作区83a中，且源极88与漏极89分别位于栅极87在通道方向的外部下方的通道阱区86中与远离通道阱区86侧的漂移阱区82中，且于通道方向上，漂移区82a位于漏极89与通道阱区86之间，靠近上表面81a的漂移阱区82中，用以作为高压元件800在导通操作中的漂移电流通道，且由俯视图图8B观察，在通道方向上，子栅极87’介于栅极87与漏极89之间，且于垂直方向上，源极88与漏极89位于上表面81a下并连接于上表面81a。导电连接结构85由栅极87与子栅极87’上方，电连接栅极87与子栅极87’，且导电连接结构85为导体。例如但不限于在工艺中的金属导线(metal line)与导电插栓(conductiveplug)，为本领域技术人员所熟知，在此不予赘述。埋层81”具有第一导电型，于垂直方向上，形成于通道阱区86下方且与通道阱区86连接，且埋层81”于操作区83a内，完全覆盖通道阱区86下方。在垂直方向上，埋层81”例如形成于基板81与半导体层81’接面两侧，部分埋层81”位于基板81中，且部分埋层81”位于半导体层81’中。
本实施例与第六个实施例不同之处，在于，在第六个实施例中，漂移氧化区74为LOCOS结构，而在本实施例中，漂移氧化区84为化学气相沉积(chemical vapordeposition，CVD)氧化区。CVD氧化区由CVD工艺沉积步骤而形成，为本领域技术人员所熟知，在此不予赘述。
请参考图9A与图9B，其显示本发明的第八个实施例。图9A与图9B分别显示高压元件900的剖视示意图与俯视示意图。如图9A与图9B所示，高压元件900包含：半导体层91’、埋层91”、漂移阱区92、绝缘结构93、漂移氧化区94、导电连接结构95、通道阱区96、栅极97、至少一子栅极97’、源极98以及漏极99。半导体层91’形成于基板91上，半导体层91’于垂直方向(如图9A中的虚线箭头方向所示意，下同)上，具有相对的上表面91a与下表面91b。基板91例如但不限于为一P型或N型的半导体硅基板。半导体层91’例如以外延的步骤，形成于基板91上，或是以基板91的部分，作为半导体层91’。形成半导体层91’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图9A与图9B，其中，绝缘结构93形成于上表面91a上并连接于上表面91a，用以定义操作区93a(如图9B中虚线框所示意)。绝缘结构93并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区94形成于该上表面91a上并连接于上表面91a，且位于操作区93a中的漂移区92a(如图9A中虚线框所示意)上并连接于漂移区92a。
漂移阱区92具有第一导电型，形成于半导体层91’的操作区93a中，且于垂直方向上，漂移阱区92位于上表面91a下并连接于上表面91a。通道阱区96具有第二导电型，形成于上表面91a下的操作区93a中，且于垂直方向上，通道阱区96位于上表面91a下并连接于上表面91a。通道阱区96与漂移阱区92在通道方向(如图9A中的实线箭头方向所示意，下同)上邻接。栅极97形成于半导体层91’的上表面91a上的操作区93a中，由俯视图观察，栅极97大致为沿着宽度方向(如图9B中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分通道阱区96位于栅极97正下方并连接于栅极97，以提供高压元件900在导通操作中的反转电流通道。
请继续参阅图9A与图9B，子栅极97’形成于漂移氧化区94上的操作区93a中。由俯视图图9B观察，子栅极97’大致为沿着宽度方向而延伸的长方形并与栅极97平行排列。且于垂直方向上，子栅极97’位于漂移氧化区94上且连接漂移氧化区94。在本实施例中，高压元件900例如包含两个子栅极97’。根据本发明的高压元件，可以包含一个或多个子栅极。
源极98与漏极99具有第一导电型，于垂直方向上，源极98与漏极99形成于上表面91a下并连接于上表面91a的操作区93a中，且源极98与漏极99分别位于栅极97在通道方向的外部下方的通道阱区96中与远离通道阱区96侧的漂移阱区92中，且于通道方向上，漂移区92a位于漏极99与通道阱区96之间，靠近上表面91a的漂移阱区92中，用以作为高压元件900在导通操作中的漂移电流通道，且由俯视图图9B观察，在通道方向上，子栅极97’介于栅极97与漏极99之间，且于垂直方向上，源极98与漏极99位于上表面91a下并连接于上表面91a。导电连接结构95由栅极97与子栅极97’上方，电连接栅极97与子栅极97’，且导电连接结构95为导体。例如但不限于在工艺中的金属导线(metal line)与导电插栓(conductiveplug)，为本领域技术人员所熟知，在此不予赘述。埋层91”具有第一导电型，于垂直方向上，形成于通道阱区96下方且与通道阱区96连接，且埋层91”于操作区93a内，完全覆盖通道阱区96下方。在垂直方向上，埋层91”例如形成于基板91与半导体层91’接面两侧，部分埋层91”位于基板91中，且部分埋层91”位于半导体层91’中。
本实施例与第六个实施例不同之处，在于，在第六个实施例中，漂移氧化区74为LOCOS结构，而在本实施例中，漂移氧化区94为浅沟槽绝缘(shallow trench isolation，STI)结构。STI结构为本领域技术人员所熟知，在此不予赘述。
请参考图10A与图10B，其显示本发明的第九个实施例。图10A与图10B分别显示高压元件1000的剖视示意图与俯视示意图。如图10A与图10B所示，高压元件1000包含：半导体层101’、埋层101”、漂移阱区102、绝缘结构103、漂移氧化区104、导电连接结构105、通道阱区106、栅极107、至少一子栅极107’、源极108以及漏极109。半导体层101’形成于基板101上，半导体层101’于垂直方向(如图10A中的虚线箭头方向所示意，下同)上，具有相对的上表面101a与下表面101b。基板101例如但不限于为一P型或N型的半导体硅基板。半导体层101’例如以外延的步骤，形成于基板101上，或是以基板101的部分，作为半导体层101’。形成半导体层101’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图10A与图10B，其中，绝缘结构103形成于上表面101a上并连接于上表面101a，用以定义操作区103a(如图10B中虚线框所示意)。绝缘结构103并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallowtrench isolation，STI)结构。漂移氧化区104形成于该上表面101a上并连接于上表面101a，且位于操作区103a中的漂移区102a(如图10A中虚线框所示意)上并连接于漂移区102a。
漂移阱区102具有第一导电型，形成于半导体层101’的操作区103a中，且于垂直方向上，漂移阱区102位于上表面101a下并连接于上表面101a。通道阱区106具有第二导电型，形成于上表面101a下的操作区103a中，且于垂直方向上，通道阱区106位于上表面101a下并连接于上表面101a。通道阱区106与漂移阱区102在通道方向(如图10A中的实线箭头方向所示意，下同)上邻接。栅极107形成于半导体层101’的上表面101a上的操作区103a中，由俯视图观察，栅极107大致为沿着宽度方向(如图10B中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分通道阱区106位于栅极107正下方并连接于栅极107，以提供高压元件1000在导通操作中的反转电流通道。
请继续参阅图10A与图10B，子栅极107’形成于漂移氧化区104上的操作区103a中。由俯视图图10B观察，子栅极107’大致为沿着宽度方向而延伸的长方形并与栅极107平行排列。且于垂直方向上，子栅极107’位于漂移氧化区104上且连接漂移氧化区104。在本实施例中，高压元件1000例如包含两个子栅极107’。根据本发明的高压元件，可以包含一个或多个子栅极。
源极108与漏极109具有第一导电型，于垂直方向上，源极108与漏极109形成于上表面101a下并连接于上表面101a的操作区103a中，且源极108与漏极109分别位于栅极107在通道方向的外部下方的通道阱区106中与远离通道阱区106侧的漂移阱区102中，且于通道方向上，漂移区102a位于漏极109与通道阱区106之间，靠近上表面101a的漂移阱区102中，用以作为高压元件1000在导通操作中的漂移电流通道，且由俯视图图10B观察，在通道方向上，子栅极107’介于栅极107与漏极109之间，且于垂直方向上，源极108与漏极109位于上表面101a下并连接于上表面101a。导电连接结构105由栅极107与子栅极107’上方，电连接栅极107与子栅极107’，且导电连接结构105为导体。例如但不限于在工艺中的金属导线(metal line)与导电插栓(conductive plug)，为本领域技术人员所熟知，在此不予赘述。埋层101”具有第一导电型，于垂直方向上，形成于通道阱区106下方且与通道阱区106连接，且埋层101”于操作区103a内，完全覆盖通道阱区106下方。在垂直方向上，埋层101”例如形成于基板101与半导体层101’接面两侧，部分埋层101”位于基板101中，且部分埋层101”位于半导体层101’中。
本实施例与第六个实施例不同之处，在于，在第六个实施例中，漂移氧化区74为LOCOS结构，而在本实施例中，漂移氧化区104为栅极氧化层。栅极氧化层例如由与栅极107中的介电层相同的氧化步骤而形成，为本领域技术人员所熟知，在此不予赘述。
请参考图11A与图11B，其显示本发明的第十个实施例。图11A与图11B分别显示高压元件1100的剖视示意图与俯视示意图。如图11A与图11B所示，高压元件1100包含：半导体层111’、埋层111”、漂移阱区112、绝缘结构113、漂移氧化区114、导电连接结构115、通道阱区116、栅极117、至少一子栅极117’、源极118以及漏极119。半导体层111’形成于基板111上，半导体层111’于垂直方向(如图11A中的虚线箭头方向所示意，下同)上，具有相对的上表面111a与下表面111b。基板111例如但不限于为一P型或N型的半导体硅基板。半导体层111’例如以外延的步骤，形成于基板111上，或是以基板111的部分，作为半导体层111’。形成半导体层111’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图11A与图11B，其中，绝缘结构113形成于上表面111a上并连接于上表面111a，用以定义操作区113a(如图11B中虚线框所示意)。绝缘结构113并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallowtrench isolation，STI)结构。漂移氧化区114形成于该上表面111a上并连接于上表面111a，且位于操作区113a中的漂移区112a(如图11A中虚线框所示意)上并连接于漂移区112a。
漂移阱区112具有第一导电型，形成于半导体层111’的操作区113a中，且于垂直方向上，漂移阱区112位于上表面111a下并连接于上表面111a。通道阱区116具有第二导电型，形成于上表面111a下的操作区113a中，且于垂直方向上，通道阱区116位于上表面111a下并连接于上表面111a。通道阱区116与漂移阱区112在通道方向(如图11A中的实线箭头方向所示意，下同)上邻接。栅极117形成于半导体层111’的上表面111a上的操作区113a中，由俯视图观察，栅极117大致为沿着宽度方向(如图11B中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分通道阱区116位于栅极117正下方并连接于栅极117，以提供高压元件1100在导通操作中的反转电流通道。
请继续参阅图11A与图11B，子栅极117’形成于漂移氧化区114上的操作区113a中。由俯视图图11B观察，子栅极117’大致为沿着宽度方向而延伸的长方形并与栅极117平行排列。且于垂直方向上，子栅极117’位于漂移氧化区114上且连接漂移氧化区114。在本实施例中，高压元件1100例如包含两个子栅极117’。根据本发明的高压元件，可以包含一个或多个子栅极。
源极118与漏极119具有第一导电型，于垂直方向上，源极118与漏极119形成于上表面111a下并连接于上表面111a的操作区113a中，且源极118与漏极119分别位于栅极117在通道方向的外部下方的通道阱区116中与远离通道阱区116侧的漂移阱区112中，且于通道方向上，漂移区112a位于漏极119与通道阱区116之间，靠近上表面111a的漂移阱区112中，用以作为高压元件1100在导通操作中的漂移电流通道，且由俯视图图11B观察，在通道方向上，子栅极117’介于栅极117与漏极119之间，且于垂直方向上，源极118与漏极119位于上表面111a下并连接于上表面111a。导电连接结构115由栅极117与子栅极117’上方，电连接栅极117与子栅极117’，且导电连接结构115为导体。例如但不限于在工艺中的金属导线(metal line)与导电插栓(conductive plug)，为本领域技术人员所熟知，在此不予赘述。埋层111”具有第一导电型，于垂直方向上，形成于通道阱区116下方且与通道阱区116连接，且埋层111”于操作区113a内，完全覆盖通道阱区116下方。在垂直方向上，埋层111”例如形成于基板111与半导体层111’接面两侧，部分埋层111”位于基板111中，且部分埋层111”位于半导体层111’中。
本实施例与第六个实施例不同之处，在于，在第六个实施例中，漂移氧化区74为LOCOS结构，而在本实施例中，漂移氧化区114为栅极氧化层，且在本实施例中，漂移氧化区114是一完整连接的结构，而与第九个实施例中，漂移氧化区104由不连接的区块所组成不同。栅极氧化层例如由与栅极117中的介电层相同的氧化步骤而形成，为本领域技术人员所熟知，在此不予赘述。
请参考图12A-图12G，其显示本发明的第十一个实施例。图12A-图12G显示高压元件200制造方法的剖视示意图(图12A、12C、12D、12E、12F、12G)或俯视示意图(图12B)。如图12A与12B所示，首先形成半导体层21’于基板21上，半导体层21’于垂直方向(如图12A中的虚线箭头方向所示意，下同)上，具有相对的上表面21a与下表面21b。基板21例如但不限于为一P型或N型的半导体硅基板。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图12A与12B，接着，形成绝缘结构23与漂移氧化区24于上表面21a上并连接于上表面21a。绝缘结构23用以定义操作区23a(如图12B中虚线框所示意)。绝缘结构23并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。漂移氧化区24位于操作区23a中的漂移区22a上并连接于漂移区22a。
接着，请参阅图12C，形成阱区22于半导体层21’的操作区23a中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。阱区22具有第一导电型，例如可利用例如但不限于离子注入制成步骤，将第一导电型杂质，以加速离子的形式，如图12C中虚线箭头所示意，注入操作区23a中，以形成阱区22。
接着，请参阅图12D，形成本体区26于操作区23a的阱区22中，且于垂直方向上，本体区26位于上表面21a下并连接于上表面21a。本体区26具有第二导电型，形成本体区26的步骤，例如但不限于利用由微影工艺步骤形成光阻层26’为屏蔽，将第二导电型杂质掺杂至阱区22中，以形成本体区26。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入阱区22中，以形成本体区26。
接着，请参阅图12E，形成栅极27于半导体层21’的上表面21a上的操作区23a中，由俯视图图2B观察，栅极27大致为沿着宽度方向(如图2B中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向(如图12E中的虚线箭头方向所示意，下同)上，部分本体区26位于栅极27正下方并连接于栅极27，以提供高压元件200在导通操作中的反转电流通道。
请继续参阅图12E，例如在形成栅极27的相同工艺步骤中，形成子栅极27’于漂移氧化区24上的操作区23a中。由俯视图图2B观察，子栅极27’大致为沿着宽度方向而延伸的长方形并与栅极27平行排列。且于垂直方向上，子栅极27’位于漂移氧化区24上且连接漂移氧化区24。在本实施例中，高压元件200例如包含两个子栅极27’。根据本发明的高压元件，可以包含一个或多个子栅极。
接着，请参阅图12F，于垂直方向上，形成源极28与漏极29于上表面21a下并连接于上表面21a的操作区23a中，且源极28与漏极29分别位于栅极27在通道方向(如图12F中的实线箭头方向所示意，下同)的外部下方的本体区26中与远离本体区26侧的阱区22中，且于通道方向上，漂移区22a位于漏极29与本体区26之间，靠近上表面21a的阱区22中，用以作为高压元件200在导通操作中的漂移电流通道，且由俯视图图2B观察，在通道方向上，子栅极27’介于栅极27与漏极29之间，且于垂直方向(如图12F中的虚线箭头方向所示意，下同)上，源极28与漏极29位于上表面21a下并连接于上表面21a。源极28与漏极29具有第一导电型，形成源极28与漏极29的步骤，例如但不限于利用由微影工艺步骤形成光阻层28’为屏蔽，将第一导电型杂质分别掺杂至本体区26中与阱区22中，以形成源极28与漏极29。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入本体区26中与阱区22中，以形成源极28与漏极29。
接着，请参阅图12G，形成导电连接结构25以由栅极27与子栅极27’上方，电连接栅极27与子栅极27’，且导电连接结构25为导体。例如但不限于以半导体元件的工艺步骤中的形成金属导线(metal line)与导电插栓(conductive plug)的步骤，形成导电连接结构25，此为本领域技术人员所熟知，在此不予赘述。
在一种较佳的实施例中，如图12G所示，子栅极27’与栅极27由导电连接结构25连接，而不彼此连接。在一种较佳的实施例中，如图12G所示，子栅极27’包括子栅极导电层271以及子栅极间隔层272。在一种较佳的实施例中，如图12G所示，漂移氧化区24是完整连接的结构，并不分割为不同区块。
请参考图13A-图13F，其显示本发明的第十二个实施例。图13A-图13F显示高压元件700制造方法的剖视示意图。如图13A所示，首先形成半导体层71’于基板71上，半导体层71’于垂直方向(如图13A中的虚线箭头方向所示意，下同)上，具有相对的上表面71a与下表面71b。基板71例如但不限于为一P型或N型的半导体硅基板。半导体层71’例如以外延的步骤，形成于基板71上，或是以基板71的部分，作为半导体层71’。形成半导体层71’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图13A，接着，形成绝缘结构73于上表面71a上并连接于上表面71a，用以定义操作区73a。绝缘结构73并不限于如图所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。形成绝缘结构73的同时，例如以相同的工艺步骤形成漂移氧化区74于该上表面71a上并连接于上表面71a，且位于操作区73a中的漂移区72a(如图13B中虚线框所示意)上并连接于漂移区72a。接着，于垂直方向上，形成埋层71”于通道阱区76下方且与通道阱区76连接，且埋层71”于操作区73a内，完全覆盖通道阱区76下方。在垂直方向上，埋层71”例如形成于基板71与半导体层71’接面两侧，部分埋层71”位于基板71中，且部分埋层71”位于半导体层71’中。埋层71”具有第一导电型，例如可利用例如但不限于离子注入制成步骤，将第一导电型杂质，以加速离子的形式，注入基板71中，以形成埋层71”。
接着，请参阅图13B，形成漂移阱区72于半导体层71’的操作区73a中，且于垂直方向上，漂移阱区72位于上表面71a下并连接于上表面71a。漂移阱区72具有第一导电型，形成漂移阱区72的步骤，例如但不限于利用由微影工艺步骤形成光阻层72’为屏蔽，将第一导电型杂质掺杂至半导体层71’中，以形成漂移阱区72。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入半导体层71’中，以形成漂移阱区72。
接着，请参阅图13C，形成通道阱区76于上表面71a下的操作区73a中，且于垂直方向上，通道阱区76位于上表面71a下并连接于上表面71a。通道阱区76与漂移阱区72在通道方向(如图13C中的实线箭头方向所示意，下同)上邻接。通道阱区76具有第二导电型，形成通道阱区76的步骤，例如但不限于利用由微影工艺步骤形成光阻层76’为屏蔽，将第二导电型杂质掺杂至半导体层71’中，以形成通道阱区76。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入半导体层71’中，以形成通道阱区76。
接着，请参阅图13D，形成栅极77于半导体层71’的上表面71a上的操作区73a中，由俯视图观察，栅极77大致为沿着宽度方向(如图7B中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分通道阱区76位于栅极77正下方并连接于栅极77，以提供高压元件700在导通操作中的反转电流通道。
请继续参阅图13D，例如在形成栅极77的相同工艺步骤中，形成子栅极77’形成于漂移氧化区74上的操作区73a中。由俯视图图7B观察，子栅极77’大致为沿着宽度方向而延伸的长方形并与栅极77平行排列。且于垂直方向上，子栅极77’位于漂移氧化区74上且连接漂移氧化区74。在本实施例中，高压元件700例如包含两个子栅极77’。根据本发明的高压元件，可以包含一个或多个子栅极。
接着，请参阅图13E，于垂直方向上，形成源极78与漏极79具有第一导电型，源极78与漏极79于上表面71a下并连接于上表面71a的操作区73a中，且源极78与漏极79分别位于栅极77在通道方向的外部下方的通道阱区76中与远离通道阱区76侧的漂移阱区72中，且于通道方向上，漂移区72a位于漏极79与通道阱区76之间，靠近上表面71a的漂移阱区72中，用以作为高压元件700在导通操作中的漂移电流通道，且由俯视图图7B观察，在通道方向上，子栅极77’介于栅极77与漏极79之间，且于垂直方向上，源极78与漏极79位于上表面71a下并连接于上表面71a。源极78与漏极79具有第一导电型，形成源极78与漏极79的步骤，例如但不限于利用由微影工艺步骤形成光阻层78’为屏蔽，将第一导电型杂质分别掺杂至通道阱区76中与漂移阱区72中，以形成源极78与漏极79。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入通道阱区76中与漂移阱区72中，以形成源极78与漏极79。
接着，请参阅图13F，形成导电连接结构75，以由栅极77与子栅极77’上方，电连接栅极77与子栅极77’，且导电连接结构75为导体。例如但不限于以半导体元件的工艺步骤中的形成金属导线(metal line)与导电插栓(conductive plug)的步骤，形成导电连接结构75，此为本领域技术人员所熟知，在此不予赘述。
在一种较佳的实施例中，如图13F所示，子栅极77’与栅极77由导电连接结构75连接，而不彼此连接。在一种较佳的实施例中，如图13F所示，子栅极77’包括子栅极导电层771以及子栅极间隔层772。在一种较佳的实施例中，如图13F所示，漂移氧化区74是完整连接的结构，并不分割为不同区块。
图14A示出本发明与现有技术的导通操作时的崩溃防护电压的电性示意图。根据图14A所示，本发明的高压元件，相较于现有技术，具有大致上相等的导通操作时的崩溃防护电压。
图14B示出本发明相较于现有技术能够提高不导通操作时的崩溃防护电压的电性示意图。根据图14B所示，本发明的高压元件，相较于现有技术，具有明显较高的不导通操作时的崩溃防护电压。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深阱区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须实现所有的目的或优点，因此，权利要求的任一项也不应以此为限。

Claims (20)

1.一种高压元件，包含：
一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
一绝缘结构，形成于该上表面上并连接于该上表面，用以定义一操作区；
一漂移氧化区，形成于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；
一阱区，具有一第一导电型，形成于该半导体层的该操作区中，且于该垂直方向上，该阱区位于上表面下并连接于该上表面；
一本体区，具有一第二导电型，形成于该操作区的该阱区中，且于该垂直方向上，该本体区位于该上表面下并连接于该上表面；
一栅极，形成于该半导体层的该上表面上的该操作区中，由俯视图观察，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转电流通道；
至少一子栅极，形成于该漂移氧化区上的该操作区中，由俯视图观察，该子栅极大致为沿着该宽度方向而延伸的长方形，且该子栅极与该栅极平行排列，且于该垂直方向上，该子栅极位于该漂移氧化区上且连接该漂移氧化区；
一源极与一漏极，具有该第一导电型，于该垂直方向上，该源极与该漏极形成于该上表面下并连接于该上表面的该操作区中，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，且于一通道方向上，该漂移区位于该漏极与该本体区之间，靠近该上表面的该阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且由俯视图观察，该子栅极介于该栅极与该漏极之间，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；以及
一导电连接结构，用以由该栅极与该至少一子栅极上方，电连接该栅极与该至少一子栅极，且该导电连接结构为导体。
2.如权利要求1所述的高压元件，其中，该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构、一化学气相沉积氧化区、或一栅极氧化层。
3.如权利要求1所述的高压元件，其中，该子栅极与该栅极由该导电连接结构连接，而不彼此连接。
4.如权利要求1所述的高压元件，其中，该子栅极包括一子栅极导电层以及一子栅极间隔层。
5.如权利要求1所述的高压元件，其中，该漂移氧化区是一完整连接的结构。
6.一种高压元件制造方法，包含：
形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
形成一绝缘结构于该上表面上并连接于该上表面，用以定义一操作区；
形成一漂移氧化区于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；
形成一阱区于该半导体层的该操作区中，且于该垂直方向上，该阱区位于上表面下方并连接于该上表面，该阱区具有一第一导电型；
形成一本体区于该操作区的该阱区中，且于该垂直方向上，该本体区位于上表面下方并连接于该上表面，该本体区具有一第二导电型；
形成一栅极于该半导体层的该上表面上的该操作区中，由俯视图观察，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转电流通道；
形成至少一子栅极于该漂移氧化区上的该操作区中，由俯视图观察，该子栅极大致为沿着该宽度方向而延伸的长方形，且该子栅极与该栅极平行排列，且于该垂直方向上，该子栅极位于该漂移氧化区上且连接该漂移氧化区；
于该垂直方向上，形成一源极与一漏极于该上表面下并连接于该上表面的该操作区中，该源极与该漏极具有该第一导电型，且分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，且于一通道方向上，且该漂移区位于该漏极与该本体区间，靠近该上表面的该阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且由俯视图观察，该子栅极介于该栅极与该漏极之间，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；以及
形成一导电连接结构，用以由该栅极与该至少一子栅极上方，电连接该栅极与该至少一子栅极，且该导电连接结构为导体。
7.如权利要求6所述的高压元件制造方法，其中，该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构、一化学气相沉积氧化区、或一栅极氧化层。
8.如权利要求6所述的高压元件制造方法，其中，该子栅极与该栅极由该导电连接结构连接，而不彼此连接。
9.如权利要求6所述的高压元件制造方法，其中，该子栅极包括一子栅极导电层以及一子栅极间隔层。
10.如权利要求6所述的高压元件制造方法，其中，该漂移氧化区是一完整连接的结构。
11.一种高压元件，包含：
一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
一绝缘结构，形成于该上表面上并连接于该上表面，用以定义一操作区；；
一漂移氧化区，形成于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；
一漂移阱区，具有一第一导电型，形成于该上表面下该半导体层的该操作区中，且于该垂直方向上，该漂移阱区位于上表面下并连接于该上表面；
一通道阱区，具有该第二导电型，且于该垂直方向上，形成于该上表面下的该操作区中，该通道阱区与该漂移阱区在一通道方向上邻接；
一埋层，具有一第一导电型，于该垂直方向上，形成于该通道阱区下方且与该通道阱区连接，且该埋层于该操作区内，完全覆盖该通道阱区；
一栅极，于该垂直方向上，形成于该半导体层的该上表面上的该操作区中，由俯视图观察，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该通道阱区位于该栅极正下方，用以提供该高压元件在一导通操作中的一反转电流通道；
至少一子栅极，形成于该漂移氧化区上的该操作区中，由俯视图观察，该子栅极大致为沿着该宽度方向而延伸的长方形，且该子栅极与该栅极平行排列，且于该垂直方向上，该子栅极位于该漂移氧化区上且连接该漂移氧化区；
一源极与一漏极，具有该第一导电型，于该垂直方向上，且该源极与该漏极形成于该上表面下的该操作区中，且该源极与该漏极分别位于该栅极的外部下方的该通道阱区中与远离该通道阱区侧的该漂移阱区中，且于一通道方向上，该漂移区位于该漏极与该通道阱区之间，靠近该上表面的该漂移阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且由俯视图观察，该子栅极介于该栅极与该漏极之间，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；以及
一导电连接结构，用以由该栅极与该至少一子栅极上方，电连接该栅极与该至少一子栅极，且该导电连接结构为导体。
12.如权利要求11所述的高压元件，其中，该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构、一化学气相沉积氧化区、或一栅极氧化层。
13.如权利要求11所述的高压元件，其中，该子栅极与该栅极由该导电连接结构连接，而不彼此连接。
14.如权利要求11所述的高压元件，其中，该子栅极包括一子栅极导电层以及一子栅极间隔层。
15.如权利要求11所述的高压元件，其中，该漂移氧化区是一完整连接的结构。
16.一种高压元件制造方法，包含：
形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
形成一绝缘结构于该上表面上并连接于该上表面，用以定义一操作区；
形成一漂移氧化区于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；
形成一漂移阱区于该上表面下该半导体层的该操作区中，且于该垂直方向上，该漂移阱区位于上表面下并连接于该上表面，该漂移阱区具有一第一导电型；
于该垂直方向上，形成一通道阱区于该上表面下的该操作区中，该通道阱区具有该第二导电型，且与该漂移阱区在一通道方向上邻接；
于该垂直方向上，形成一埋层于该通道阱区下方且与该通道阱区连接，且该埋层于该操作区内，完全覆盖该通道阱区，该埋层具有一第一导电型；
于该垂直方向上，形成一栅极于该半导体层的该上表面上的该操作区中，由俯视图观察，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该通道阱区位于该栅极正下方，用以提供该高压元件在一导通操作中的一反转电流通道；
形成至少一子栅极于该漂移氧化区上的该操作区中，由俯视图观察，该子栅极大致为沿着该宽度方向而延伸的长方形，且该子栅极与该栅极平行排列，且于该垂直方向上，该子栅极位于该漂移氧化区上且连接该漂移氧化区；
于该垂直方向上，形成一源极与一漏极于该上表面下的该操作区中，该源极与该漏极具有该第一导电型，且分别位于该栅极的外部下方的该通道阱区中与远离该通道阱区侧的该漂移阱区中，且于一通道方向上，该漂移区位于该漏极与该通道阱区之间，靠近该上表面的该漂移阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且由俯视图观察，该子栅极介于该栅极与该漏极之间，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；以及
形成一导电连接结构，用以由该栅极与该至少一子栅极上方，电连接该栅极与该至少一子栅极，且该导电连接结构为导体。
17.如权利要求16所述的高压元件制造方法，其中，该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构、一化学气相沉积氧化区、或一栅极氧化层。
18.如权利要求16所述的高压元件制造方法，其中，该子栅极与该栅极由该导电连接结构连接，而不彼此连接。
19.如权利要求16所述的高压元件制造方法，其中，该子栅极包括一子栅极导电层以及一子栅极间隔层。
20.如权利要求16所述的高压元件制造方法，其中，该漂移氧化区是一完整连接的结构。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021232809A1 (zh) * 2020-05-21 2021-11-25 无锡华润上华科技有限公司 半导体器件

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11191624A (ja) * 1997-11-20 1999-07-13 Korea Electron Telecommun 高電圧電力素子の製造方法
US20040232522A1 (en) * 2003-05-20 2004-11-25 Mitsubishi Denki Kabushiki Kaisha Semiconductor device, method of manufacturing semiconductor device, and method of evaluating manufacturing process of semiconductor device
EP1624333A1 (en) * 2004-08-03 2006-02-08 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
US20060105528A1 (en) * 2004-11-17 2006-05-18 Young Kyun Cho High voltage mosfet having Si/SiGe heterojunction structure and method of manufacturing the same
US20070045675A1 (en) * 2005-08-30 2007-03-01 Hwi-Huang Chen High voltage metal oxide semiconductor transistor and fabricating method thereof
US20070069308A1 (en) * 2005-09-28 2007-03-29 Ko Choul J LDMOS device and method for manufacturing the same
US20070278565A1 (en) * 2006-05-30 2007-12-06 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions and method
US20100078715A1 (en) * 2008-10-01 2010-04-01 Sang-Yong Lee Lateral dmos transistor and method for fabricating the same
JP2010109322A (ja) * 2008-09-30 2010-05-13 Fuji Electric Systems Co Ltd 窒化ガリウム半導体装置およびその製造方法
US20120306014A1 (en) * 2011-06-01 2012-12-06 International Business Machines Corporation Stress enhanced ldmos transistor to minimize on-resistance and maintain high breakdown voltage
US20130277741A1 (en) * 2012-04-23 2013-10-24 Globalfoundries Singapore Pte Ltd Ldmos device with field effect structure to control breakdown voltage, and methods of making such a device
US20150008539A1 (en) * 2013-07-08 2015-01-08 Renesas Electronics Corporation Semiconductor device
CN104659094A (zh) * 2013-11-22 2015-05-27 立锜科技股份有限公司 横向双扩散金属氧化物半导体元件及其制造方法
CN106469755A (zh) * 2015-08-21 2017-03-01 立锜科技股份有限公司 横向双扩散金属氧化物半导体元件及其制造方法
US20170263761A1 (en) * 2016-03-11 2017-09-14 Mediatek Inc. Semiconductor device capable of high-voltage operation
US20170346476A1 (en) * 2016-05-24 2017-11-30 Maxim Integrated Products, Inc. LDMOS Transistors And Associated Systems And Methods
US9853099B1 (en) * 2016-09-22 2017-12-26 Richtek Technology Corporation Double diffused metal oxide semiconductor device and manufacturing method thereof
TW201814904A (zh) * 2016-09-22 2018-04-16 立錡科技股份有限公司 雙擴散金屬氧化物半導體元件及其製造方法

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11191624A (ja) * 1997-11-20 1999-07-13 Korea Electron Telecommun 高電圧電力素子の製造方法
US20040232522A1 (en) * 2003-05-20 2004-11-25 Mitsubishi Denki Kabushiki Kaisha Semiconductor device, method of manufacturing semiconductor device, and method of evaluating manufacturing process of semiconductor device
EP1624333A1 (en) * 2004-08-03 2006-02-08 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
US20060105528A1 (en) * 2004-11-17 2006-05-18 Young Kyun Cho High voltage mosfet having Si/SiGe heterojunction structure and method of manufacturing the same
US20070045675A1 (en) * 2005-08-30 2007-03-01 Hwi-Huang Chen High voltage metal oxide semiconductor transistor and fabricating method thereof
US20070069308A1 (en) * 2005-09-28 2007-03-29 Ko Choul J LDMOS device and method for manufacturing the same
US20070278565A1 (en) * 2006-05-30 2007-12-06 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions and method
JP2010109322A (ja) * 2008-09-30 2010-05-13 Fuji Electric Systems Co Ltd 窒化ガリウム半導体装置およびその製造方法
US20100078715A1 (en) * 2008-10-01 2010-04-01 Sang-Yong Lee Lateral dmos transistor and method for fabricating the same
US20120306014A1 (en) * 2011-06-01 2012-12-06 International Business Machines Corporation Stress enhanced ldmos transistor to minimize on-resistance and maintain high breakdown voltage
US20130277741A1 (en) * 2012-04-23 2013-10-24 Globalfoundries Singapore Pte Ltd Ldmos device with field effect structure to control breakdown voltage, and methods of making such a device
US20150008539A1 (en) * 2013-07-08 2015-01-08 Renesas Electronics Corporation Semiconductor device
CN104659094A (zh) * 2013-11-22 2015-05-27 立锜科技股份有限公司 横向双扩散金属氧化物半导体元件及其制造方法
CN106469755A (zh) * 2015-08-21 2017-03-01 立锜科技股份有限公司 横向双扩散金属氧化物半导体元件及其制造方法
US20170263761A1 (en) * 2016-03-11 2017-09-14 Mediatek Inc. Semiconductor device capable of high-voltage operation
US20170346476A1 (en) * 2016-05-24 2017-11-30 Maxim Integrated Products, Inc. LDMOS Transistors And Associated Systems And Methods
US9853099B1 (en) * 2016-09-22 2017-12-26 Richtek Technology Corporation Double diffused metal oxide semiconductor device and manufacturing method thereof
TW201814904A (zh) * 2016-09-22 2018-04-16 立錡科技股份有限公司 雙擴散金屬氧化物半導體元件及其製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021232809A1 (zh) * 2020-05-21 2021-11-25 无锡华润上华科技有限公司 半导体器件

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